JP4166426B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4166426B2 JP4166426B2 JP2000273784A JP2000273784A JP4166426B2 JP 4166426 B2 JP4166426 B2 JP 4166426B2 JP 2000273784 A JP2000273784 A JP 2000273784A JP 2000273784 A JP2000273784 A JP 2000273784A JP 4166426 B2 JP4166426 B2 JP 4166426B2
- Authority
- JP
- Japan
- Prior art keywords
- ion implantation
- region
- cell region
- field
- peripheral circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 34
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 238000005468 ion implantation Methods 0.000 claims description 242
- 238000000034 method Methods 0.000 claims description 154
- 230000008569 process Effects 0.000 claims description 103
- 230000002093 peripheral effect Effects 0.000 claims description 81
- 239000000758 substrate Substances 0.000 claims description 13
- 238000000926 separation method Methods 0.000 claims description 6
- 230000000903 blocking effect Effects 0.000 claims description 3
- 150000002500 ions Chemical class 0.000 description 47
- 238000002513 implantation Methods 0.000 description 17
- 229920002120 photoresistant polymer Polymers 0.000 description 17
- 239000012535 impurity Substances 0.000 description 16
- 239000010410 layer Substances 0.000 description 12
- 230000000694 effects Effects 0.000 description 10
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 8
- 238000007796 conventional method Methods 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 8
- 238000007254 oxidation reaction Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- 230000008859 change Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 235000012431 wafers Nutrition 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910021529 ammonia Inorganic materials 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 241000293849 Cordylanthus Species 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- -1 boron ions Chemical class 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000010884 ion-beam technique Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000009832 plasma treatment Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000005465 channeling Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 231100000614 poison Toxicity 0.000 description 1
- 230000007096 poisonous effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Power Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Element Separation (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関するものであり、より詳細には、周辺回路領域とセル領域に対するイオン注入の条件を調節することによって単純化された工程により製造される半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来より、コンピュータのような情報媒体の急速な普及によって半導体メモリー素子も飛躍的に発展している。その機能面において、半導体メモリー素子は高速で動作すると同時に大容量の貯蔵能力を有することが要求される。このような要求に相応して素子の集積度、信頼性及び応答速度などを向上させる方向に製造技術が発展されてきた。
半導体回路では、半導体基板の上部に形成されたトランジスター、ダイオード及び抵抗などのいろいろな素子を電気的に分離することが必要である。素子分離工程はあらゆる半導体製造工程段階において初期段階の工程として、活性領域のサイズ及び後続段階の工程マージンを左右するようになる。
【０００３】
ところが、素子の集積度は約３年ごとに４倍ずつ増加していることに比べてチップの面積は１.４倍の増加にすぎず、セル内の素子間ピッチは益益減少している。このように素子間ピッチが減少すれば、素子の絶縁性と成果リフレッシュ(refresh)特性を同時に満足する条件を確保することが益々難しくなる。限定されたセルアレイ内に適正なサイズの分離を具現することは、素子の高集積化において最も難しい技術のうち一つである。
【０００４】
LOCOS(local oxidation of silicon)分離工程は、小さなピッチサイズで活性パターンを形成可能なようにする技術として、一般に適用される工程である。ところが、形成されたフィールドオキサイドの側面に形成される鳥のクチバシ(bird's beak)によってプロファイルが歪曲され、これによってリフレッシュ特性が低下される。
【０００５】
これを改善するためにアンモニア(NH3)プラズマ工程を導入し、有効チャンネル長さ(effective channel length)を増加させてフィールドオキサイドの厚さを補償する方法が開示されている。これはフィールドオキサイドの形成時、アンモニアプラズマによる表面窒化(nitrification)反応を誘導することにより、横面酸化による鳥のクチバシ成長を最大限抑制するようにするものである。
【０００６】
アンモニアプラズマ処理による鳥のクチバシ成長の抑制は、表面部位を窒化することで側面酸化率を減少させ、これによりフィールドオキサイドの厚さを増加させるようにするものである。同一の長さのフィールドオキサイドを具現した場合、アンモニアプラズマ処理時、２００Å程度のフィールドオキサイド厚さの増加が可能で、これによって有効フィールド長さを１５０Å程度拡張することが可能である。ところが、この方法によれば素子間の分離に対する工程マージンは増加するが工程が複雑になるという難題がある。
【０００７】
これにより、活性領域の下部にチャンネルストップ用イオンを注入して素子間分離効果を増加させる方法が広く採用されている。イオン注入とは、原子イオンに目標物の固体表面をあけて入っていく程度の大きいエネルギーを供給し、イオンを固体内に注入することをいう。イオン注入の最も重要な長所は、不純物の原子数を正確に制御でき、接合深さを調節することができるということである。また、工程の温度が低くてフォトレジストを保護膜で使用することができ、注入された不純物の濃度がウェーハの表面でほとんど均一に分布される。ウェーハ表面の垂直面に対する側面への広がりは熱的拡散工程よりはるかに少ない。
【０００８】
シリコンウェーハの場合３価のホウ素(B)または５価の隣(P)、砒素(As)などの不純物を利用するが、これらは常温で気体ではないために分子化合物の気体を使用しなければならない。ホウ素を作るためにはBF3、BCl3を使用し、隣を作るためにはPH3を使用し、砒素を作るためにはAsH3などを使用する。BF3ガスを利用してホウ素イオンを注入する場合を例にしてイオン注入過程を概略的に説明すれば次のようである。まず、BF3ガス分子らがイオン注入装置のガス室内に入っていけば、加熱されたフィラメントから放出される熱電子と衝突し、このとき、BF3ガス分子などのイオン化率を高めるために熱電子を１００V程度の電位差で加速させると同時に、磁界を印加して衝突確率を高める。放出された熱電子とBF3分子とが衝突すれば、１０B+、F2 +、１１BF+、１１B+などのイオンに分解されて分類器内の適当な磁場によって、望みの１１B+イオンだけが選択されて加速される。前記各イオンにおいて、Bの前に記載された数字は原子量を意味する。
【０００９】
このイオンは、高い電圧で大きいエネルギーを受け加速されてウェーハ表面に走査されながら衝突するようになる。このとき、イオンが得たエネルギーの大きさは加速電圧の大きさによって結晶されるため、これにより接合深さ(junction depth)が形成される。イオン注入工程で不純物の濃度を調節するためには、注入されるイオンの単位面積当量(原子数／cm2)、すなわちドーズを調節しなければならない。不純物の深さを調節するためには、注入されるイオンの加速エネルギー(eV)を調節しなければならない。
【００１０】
このようなイオン注入工程の重要な欠点は、高いエネルギーイオンによる衝突の結果で、単結晶シリコン基板の結晶格子が損傷(damage)を受けるということである。このような損傷の除去と注入された不純物の活性化を図るためにイオン注入工程を終えた後、約９００〜１０００℃の温度で熱処理(annealing)工程を遂行している。これに加えて、高電圧を要して毒ガスを使用するというような短所もある。それにも拘わらず、前述したような長所によってP−ウェル及びN−ウェルの形成、臨界電圧の調節、ソース／ドレーン領域の形成などのための目的に多くが使われている。
【００１１】
イオン注入工程は、その他にもセル領域と周辺回路領域の相異な工程環境に起因する差異点を克服するための目的で使われることもある。例えば、Hwangによる米国特許第５,５７６,２２６号では、セル領域と周辺回路領域に酸化促進用イオンまたは酸化遅延用イオンを選択的に注入することにより、ゲート酸化膜の厚さを調節する方法を開示している。また、Koyamaによる米国特許第５,７８０,３１０号では、下部に第１不純物濃度領域を有する溝部(recess)間にセル領域を形成し、第２不純物濃度領域を有する周辺回路領域を形成してセル領域が周辺回路領域より低い所から形成されるようにする方法を開示している。
【００１２】
チャンネルストップ用イオン注入は主にN−ウェル及び／またはP−ウェルを形成してSi3N4／SiO2膜パターンを形成した後、前記Si3N4／SiO2膜パターンを利用してP−ウェルに対してはB+イオンを注入し、N−ウェルに対してはP+イオンを注入することにより遂行されるが、このような目的のイオン注入工程をフィールドイオン注入であるとも呼ぶ。
【００１３】
実務的に、セル領域と周辺回路領域のフィールドイオン注入工程は、各々に対し相異なマスクを使用して別途に進行されるが、同一のNMOS領域や同一のPMOS領域に対しても同様に別途に進行される。これは、セル領域のフィールドオキサイドの厚さ(例えば、１５００Å)と周辺回路領域のフィールドオキサイドの厚さ(例えば、２０００Å)が相異でイオン注入条件が相異であるためである。前記二領域に対し、同時にフィールドオキサイドを形成しても、セル領域の回路線間幅が周辺回路領域の回路線間幅より小さいために二領域のフィールドオキサイド間には厚さの差が生じるようになる。
【００１４】
いい換えれば、セル領域のNMOSと周辺回路領域のNMOSはフィールドイオン注入時、各々他のフォトマスクを使用して工程を進行している。これにより、一つのフォトマスクを使用してフォトレジストパターンを形成すれば、与えられた領域に対するイオン注入工程、例えば、ウェル形成工程、フィールドイオン注入工程及び臨界電圧調節のためのイオン注入工程を連続的に遂行し、以後他のフォトマスクを使用して次の領域に対するフォトレジストパターンを形成してこれを利用し、新しい領域に対するイオン注入工程を連続的に遂行する方式で工程が進行される。
【００１５】
以下、セル領域がNMOSで形成され、周辺回路領域がCMOSで形成される素子を例にして、イオン注入方法を詳細に説明する。
図１ないし図３に、従来の方法によってNMOSでなされるセル領域CNとCMOSでなされる第１及び第２周辺回路領域PN−１，PN−２にイオン注入する方法を示す。
【００１６】
図１に示すように、基板１０の上部に形成されてNMOSでなされるセル領域CNとPMOSでなされる第２周辺回路領域PN−２を遮断してNMOSでなされる第１周辺回路領域PN−１を露出させるフォトレジストパターン１１を形成してP−ウェル形成のためのイオン注入工程、フィールドイオン注入工程及び臨界電圧調節のためのイオン注入工程を遂行する。
【００１７】
図２に示すように、セル領域CN及び第１周辺回路領域PN−１を遮断して第２周辺回路領域PN−２を露出させるフォトレジストパターン１２を形成してN−ウェル形成のためのイオン注入工程、フィールドイオン注入工程及び臨界電圧調節のためのイオン注入工程を遂行する。
【００１８】
図３に示すように、第１及び第２周辺回路領域PN−１，PN−２を遮断してセル領域CNを露出させるためのフォトレジストパターン１３を形成してP−ウェル形成のためのイオン注入工程、フィールドイオン注入工程及び臨界電圧調節のためのイオン注入工程を遂行する。
【００１９】
図面を見れば、第１周辺回路領域PN−１とセル領域CNは同一のNMOSでなされるが、イオン注入工程は別途に遂行するということがわかる。PMOSでなされる第２周辺回路領域PN−２は説明を省略するが、前記第１周辺回路領域PN−１及びセル領域CNに対するイオン注入条件を注入されるイオンの種類、加えられるエネルギー、ドーズ量(原子数／cm2）の順序で記載すれば、例えば次の通りである。
【００２０】
まず、第１周辺回路領域でP−ウェル形成のためのイオン注入条件は１１B+、５００KeV、１．０E１３であり、フィールドイオン注入条件は１１B+、１２０KeV、９．０E１２であり、臨界電圧調節のための条件は１１B+、５０KeV、１．０E１２である。そして、セル領域に対してはP−ウェル形成のためのイオン注入条件は１１B+、５００KeV、１．０E１３であり、フィールドイオン注入条件は１１B+、１００KeV、７．５E１２であり、臨界電圧調節のための条件は４９BF2 +、５０KeV、６．２E１２である。適用されるイオンの１１B+で前に記載された数字１１はホウ素の原子量を意味し、４９BF2 +で数字４９はBF2 +の分子量を意味する。フィールドイオン注入条件がお互い異なる理由はフィールドオキサイドの厚さの差のためである。すなわち、周辺回路領域のフィールドオキサイドがセル領域のフィールドオキサイドよりさらに厚いため、さらに強い条件でイオン注入を遂行する。
【００２１】
結局、前記二領域において、ウェル形成のためのイオン注入条件は同一であるが、後続されるイオン注入工程の条件が違うため、これらを別途に遂行するしかない。このような従来の方法によれば、多数の工程数によって半導体装置の製造工程が面倒で時間が多く所要され、生産性が低いという問題がある。
【００２２】
【発明が解決しようとする課題】
【００２３】
本発明の目的は、前記したような従来技術の問題点を解決し、製造を容易にするためにイオン注入工程を改善して、工程数を減らすことにより生産性を高める半導体装置の製造方法を提供することにある。
【００２４】
【課題を解決するための手段】
前記した本発明の目的を達成するために本発明では、同一の目的のために注入されたイオン注入領域を各々含んで、同一の導電型MOS素子を有するセル領域及び周辺回路領域を備えた半導体装置の製造方法であって、
NMOS のセル領域と NMOS の周辺回路領域を同時に露出させるためのマスクを介在し、前記セル領域及び前記周辺回路領域に対して、前記周辺回路領域に必要なイオン注入領域を形成する条件でウェル形成、フィールドイオン注入及び臨界電圧調節用イオン注入のための第１のイオン注入工程を半導体基板に対し７゜の角度で連続して遂行する段階と、前記周辺回路領域は遮断して前記セル領域を露出させるためのマスクを介在し、前記セル領域に対して、前記第１のイオン注入工程により前記セル領域に形成されたイオン注入領域を、前記セル領域に必要なイオン注入領域に補償する条件でフィールドイオン注入工程及び臨界電圧調節用イオン注入工程を半導体基板に対し０゜の角度で連続して遂行する段階と、を含むことを特徴とする半導体装置の製造方法を提供する。
【００２５】
前記セル領域に必要なイオン注入領域に補償する条件で行った前記フィールドイオン注入工程は、前記第１イオン注入工程における前記フィールドイオン注入により形成されたイオン注入領域の上部にイオン注入領域を形成する工程であることが望ましい。
【００２６】
前記セル領域に必要なイオン注入領域に補償する条件で行った前記フィールドイオン注入工程で用いられるエネルギー値は、前記セル領域に必要なイオン注入領域を形成するために単独で行うフィールドイオン注入工程で要求されるエネルギー値の０．７から１倍の範囲であることが望ましく、０．８５から１倍の範囲であることが更に望ましい。
【００２７】
前記セル領域に必要なイオン注入領域に補償する条件で行った前記フィールドイオン注入工程で用いられるドーズ量と前記第１のイオン注入工程における前記フィールドイオン注入で用いられるドーズ量の合計は、前記セル領域に必要なイオン注入領域を形成するために単独で行うイオン注入工程で要求されるドーズ量の１から１．３倍の範囲であることが望ましい。
【００２８】
前記セル領域に必要なイオン注入領域に補償する条件で行った前記臨界電圧調節用イオン注入工程で用いられるドーズ量と前記第１のイオン注入工程における前記臨界電圧調節用イオン注入で用いられるドーズ量の合計は、前記セル領域に必要なイオン注入領域を形成するために単独で行うイオン注入工程で要求されるドーズ量の０．９５から１．０５倍の範囲であることが望ましい。
【００２９】
各素子を LOCOS または STI 法により分離することが望ましく、各素子を STI 法により分離する場合、前記セル領域に必要なイオン注入領域に補償する条件で行うフィールドイオン注入工程及び臨界電圧調節用イオン注入工程のうち、前記フィールドイオン注入工程を省略することが望ましい。
【００３０】
以上のような本発明の目的と別の特徴及び長所などは、次ぎに参照する本発明のいくつかの好適な実施例に対する以下の説明から明確になるであろう。
【００３１】
【発明の実施の形態】
以下、添付した図面を参照して本発明をより詳細に説明する。下記の実施例は、本発明の具現のための望ましい一態様を示すものであり、本発明がこれに限定されないことはもちろんのことである。
【００３２】
図４ないし図６には、本発明の方法によってセルのNMOS領域CNと周辺回路のNMOS領域PN−１と周辺回路のPMOS領域PN−２にイオンを注入する方法を示した。
【００３３】
図４を参考にすれば、基板２０の上部に形成されたセル領域CNと第１周辺回路領域PN−１は露出させて第２周辺回路領域PN−２は遮断するようにフォトレジストパターン２１を形成し、第１周辺回路領域PN−１のイオン注入条件に適合した条件でイオン注入する工程を示す。この段階では、P−ウェル形成のためのイオン注入工程、フィールドイオン注入工程及び臨界電圧調節のためのイオン注入工程などが遂行される。
【００３４】
図５を参考にすれば、第２周辺回路領域PN−２は露出させてセル領域CNと第１周辺回路領域PN−１は遮断するようにフォトレジストパターン２２を形成し、第２周辺回路領域PN−２に適合した条件でN−ウェル形成のためのイオン注入工程、フィールドイオン注入工程及び臨界電圧調節のためのイオン注入工程を遂行する。
【００３５】
図６を参考にすれば、セル領域CNは露出させて第１周辺回路領域PN−１及び第２周辺回路領域PN−２は遮断するようにフォトレジストパターン２３を形成し、セル領域CNに対するイオン注入時の条件を補償しながら遂行される後続イオン注入工程を示す。この段階では、図４に示されるように第１周辺回路領域PN−１に適合した条件で既にイオンが注入されているために、第１周辺回路領域のウェル形成条件と同一の条件で形成されるセル領域のP−ウェル形成工程は省略して、セル領域のフィールドイオン注入条件を補償するためのフィールドイオン注入及び臨界電圧調節用イオン注入工程が遂行される。
【００３６】
従来の方法を例示する図１ないし図３と比較するとき、このような本発明の方法によれば使われるマスクの数は同一であるが、セル領域にP−ウェルを形成するためのイオン注入工程が省略される。いい換えれば工程数が減って単純化される。また後続される補償工程では、単純に補償のための程度のイオンだけ注入すればよいためにイオン注入条件が緩和される。
【００３７】
図７には、本発明の方法を説明するために、エネルギー値によるイオン注入領域の変化を示した。図７では同一のNMOSで形成される周辺回路領域とセル領域のみに対して説明するようにして、相異なPMOS領域に対しては従来の方法と差異点がないために説明を省略する。同一のPMOSで形成される二領域に対しては、同一の方式で適用できるためにこれに対する説明も省略するようにする。
【００３８】
図７の素子は、周辺回路NMOS領域PN−１とセルのNMOS領域CNに分けられているが、周辺回路領域PN−１とセル領域CNには各々第１及び第２P−ウェル３１，３２、第１及び第２フィールドオキサイド５１，５２が形成されている。通常的に周辺回路領域PN−１のフィールドオキサイド５１は厚さが約２０００Åであり、セル領域CNのフィールドオキサイド５２は厚さが約１５００Åである。各フィールドオキサイド５１，５２間には約１００Å厚さの第１及び第２ゲートオキサイド７１，７２と第１及び第２ゲート電極６３，６４及び第１及び第２不純物ドーピング領域６１，６２が形成されている。
【００３９】
フィールドイオン注入工程を遂行すれば、図面に示すように、イオン注入ライン４０を中心とする領域に例えば、B+イオンが注入されて注入されたイオンは素子間分離効果を高める。各領域の各工程に対するイオン注入条件は次の通りである。
まず、周辺回路領域とセル領域でP−ウェル形成のためのイオン注入条件は、１１B+、５００KeV、１．０E１３で同一であるために、図４でのようなマスクを使用して周辺回路領域に対する条件に適合するようにウェル形成のためのイオン注入工程を遂行すれば、セル領域でも望みの形態でウェルが形成される。
【００４０】
反面、フィールドイオン注入条件を見れば、周辺回路領域では１１B+、１２０KeV、７．２E１２であるが、セル領域では１１B+、１００KeV、７．５E１２である。この点を考慮して、図４でのようなマスクを使用して周辺回路領域に適合した条件でフィールドイオン注入工程を遂行するようにするが、本実施例ではこの条件を１１B+、１１０KeV、７．２E１２とした。元来の条件と比較するとき、周辺回路領域に対するエネルギー値が１２０KeVで１１０KeVと低くしたが、セル領域に要求されるエネルギー値との差を減らす効果もあって本実施例の反復的な実験結果、周辺回路領域の素子分離効果に大きい差を持ってこないためにこのような値で設定したものである。以後、図６でのようなマスクを使用して、セル領域のフィールドイオン注入条件を補償しなければならないが、この条件は１１B+、９０KeV、１．５E１２とした。
【００４１】
臨界電圧調節のための条件は、周辺回路領域では１１B+、５０KeV、１．０E１２であり、セル領域では４９BF2 +、５０KeV、６．２E１２である。図４でのようなマスクを使用して二領域に対して１１B+、５０KeV、１．０E１２の条件でイオンを注入して、以後、図６でのようなマスクを使用したセル領域の補償工程はエネルギー値は同一にしてドーズ量だけ若干減らして４９BF2 +、５０KeV、６．０E１２程度で遂行した。
結局、周辺回路領域に対するウェル形成のためのイオン注入工程、周辺回路のフィールドイオン注入工程、周辺回路の臨界電圧調節のためのイオン注入工程、セル領域のフィールドイオン注入補償工程、セル領域の臨界電圧調節のための補償工程順に進行される。
【００４２】
従来の方法と比較するとき、セル領域のP−ウェル形成用イオン注入工程が省略され、後続されるフィールドイオン注入条件及び臨界電圧調節のための補償条件に差があることを分かる。このような条件を設定するようになった理由に対し、図７を参考にして詳細に説明する。
【００４３】
まず、周辺回路領域のフィールドイオン注入条件を見れば、図１では１１B+、１２０KeV、９．０E１２であることに比べて、図４及び対応される図７のイオン注入ライン４０を得るためには１１B+、１１０KeV、７．２E１２である。すなわち、エネルギー値が低くなると同時にドーズ量も少なくなったことを分かる。これは、セル領域のフィールドイオン注入条件を考慮して適合化された値として、イオン注入ライン４０を中心とする仮想された第２イオン注入領域４２を限定し、これより高いエネルギー値で注入された第１イオン注入領域４１、及びこれより低いエネルギー値で注入された第３イオン注入領域４３と比較してみる。
【００４４】
第１領域４１から不純物ドーピング領域、例えばソース領域６１までの距離d1はエネルギー値の大きさによって決定されるが、前記距離d1に対し適切な量のドーズ量がある。エネルギー値を低くして第２領域４２にイオンが注入されれば第２領域からソース領域６１までの距離がd2になるが、これはd1より短い。すなわち、第２領域４２にイオンが注入されればリフレッシュ特性が悪くなる。一方、同一の深さの領域にイオンが注入されても、ドーズ量が多くなれば絶縁効果は増加するが、不純物量が多くなってリフレッシュ特性は悪くなる。結局イオン注入領域とソース領域６１との間の距離が短ければドーズ量が少なくならなければならず、距離がながければドーズ量が多くなってこそ適切な絶縁効果とリフレッシュ特性を得ることができる。
【００４５】
図１では、１２０KeVのエネルギー値で９．０E１２のドーズ量をイオン注入したことに比べて、図４では、これより低い１１０KeVのエネルギー値を設定したため、ドーズ量は７．２E１２で低くして類似の絶縁効果及びリフレッシュ特性を得ることができるようにしたものである。
【００４６】
次に、セル領域のフィールドイオン注入補償条件に対し説明する。既存のセル領域に対するフィールドイオン注入条件は１１B+、１００KeV、７．５E１２である。ところが、図４でのようなマスクを使用して遂行された条件は、前記周辺回路領域に対する条件である１１B+、１１０KeV、７．２E１２であり、エネルギー値は減少したしドーズ量は増加されたことを分かる。すなわち、適切なイオン注入領域は、第３領域４３として不純物ドーピング領域６１までの距離がd3の領域であるが、実際には、イオン注入ライン４０を中心とする第２領域４２にイオンが注入されたため、望ましい領域よりさらに深い領域にイオンが注入されたものである。
【００４７】
したがって、適切な絶縁効果とリフレッシュ特性を得るため、望ましい領域より浅い領域である第４イオン注入領域４４にイオンを注入して補償することによって、第２領域にイオンが注入される効果を得るようにする必要がある。第４領域４４は、不純物ドーピング領域までの距離d4が非常に近いためにドーズ量をとても少ない量で設定した。
【００４８】
本実施例の反復的な実験結果前記補償する条件で遂行されるフィールドイオン注入工程で適用されるエネルギー値は、前記セル領域と前記周辺回路領域に対し別途にイオン注入工程を遂行時前記補償する条件で遂行される領域に要求されるエネルギー値の０．７から１倍のものが望ましく、０．８５から１倍とすることがより望ましいということが分かる。また、補償する条件で遂行されるフィールドイオン注入工程で適用されるドーズ量と、先行されるフィールドイオン注入工程で適用されるドーズ量との合計は、前記セル領域と前記周辺回路領域に対し別途にイオン注入工程を遂行するときに、前記補償する条件で遂行される領域に要求されるドーズ量の１から１．３倍のものが望ましい。本実施例では、９０KeVのエネルギー値と１．５E１２のドーズ量でフィールドイオン注入補償工程を遂行した。
【００４９】
臨界電圧調節のためのイオン注入工程では、フィールドイオン注入工程と類似の方式で遂行した。元来の条件は、周辺回路領域に対しては１１B+、５０KeV、１．０E１２であり、セル領域に対しては４９BF2 +、５０KeV、６．２E１２であるが、本実施例では、図４に示されたマスクを使用して前記周辺回路領域に対する条件で周辺回路領域とセル領域に対しイオン注入工程を遂行し、以後図６に示されたマスクを使用して４９BF2 +、５０KeV、６．０E１２の条件でセル領域に対する補償工程を遂行した。この工程は、同一のエネルギー値が適用されるためにドーズ量だけ若干調節する程度で遂行する。
【００５０】
補償する条件で遂行される臨界電圧調節用イオン注入工程で適用されるドーズ量と、先行される臨界電圧調節用イオン注入工程で適用されるドーズ量との合計は、前記セル領域と前記周辺回路領域に対し別途にイオン注入工程を遂行するときに前記補償する条件で遂行される領域に要求されるドーズ量の０．９５から１．０５倍のものが望ましい。
【００５１】
前記与えられた条件は、本発明者の反復的な実験により最適化された値であって前記値だけで本発明を限定しようということではないことはもちろんのことである。
【００５２】
以上のような方法でイオン注入工程を遂行すれば、同一であるかさらに優秀な特性を得ることができ、さらに簡略化された工程を遂行して半導体装置を製造できるようになる。
【００５３】
図８には、本発明の方法を遂行することにおいて、イオン注入角度によるイオン注入領域の変化をわかるための図面を示した。
小さなピッチでは、素子間の分離特性劣化を防止するためにフィールドオキサイド下部分に高濃度の不純物が必要である。このためには、詳述したようにフィールドイオン注入工程を遂行することである。シリコンの一定の格子構造は、イオン注入の角度によって濃度及びRp(projected range)が相対的に変わる性質があるが、酸化物は角度に対するRp値が大きい差を見せない。したがって、角度によってフィールド部分と活性領域上のRpの変化は活性領域とフィールド部位の境界面のジャンクション特性を変化させる。
【００５４】
表１には、セル領域の活性領域とフィールド部位にイオンを注入する場合注入角度が７゜と０゜の場合のET(electric test)データを比較して示した。イオン注入条件は１１B+、１００KeV、７．５E１２とした。
【００５５】
【表１】
【００５６】
表１で、Vthは臨界電圧(threshold voltage)を意味し、J_BVは境界面での降伏電圧(junction breakdown voltage)を意味し、C_Iso_BVは酸化物領域での降伏電圧(filed oxide breakdown voltage)を示す。J_BVとC_Iso_BVは互い他の変化様相を示す。
【００５７】
MOS素子では、ゲート電圧によって発生する電子層がn+のドレーン領域とソース領域間の電導チャンネルを形成する。このような電導チャンネルを発生させることに必要なゲート電圧を臨界電圧またはピンチオフ電圧という。
【００５８】
また、PN接合ダイオードに過度な逆方向電圧を加えたとき、ある限界を越えれば逆方向電流が急激に増加するようになるが、この現象を接合の降伏であるといい、この限界電圧を降伏電圧という。半導体素子にこの電圧を超過する電圧を加えれば素子が破壊される。
【００５９】
表を通じて、イオン注入角度を７゜で０゜に変えれば境界面での特性は改善されることに反して、フィールド領域での特性は劣化されるということを確認することができる。
【００６０】
シリコンと酸化物結晶構造の差によるプロファイルの変化を示すこのような特性を利用すれば、注入角度を調節することにより分離とリフレッシュ特性を同時に確保することが可能である。すなわち、注入角度を０゜に近く設定することにより、フィールドオキサイド下部のドーピング濃度を一定に維持しながら境界面部位のドーピング濃度は減少させることができる。
【００６１】
図９には、フィールドオキサイド領域でイオン注入時、エネルギーと注入角度によるイオン注入領域の変化をグラフで示し、図１０には、活性領域でイオン注入時、注入角度によるイオン注入領域の変化をグラフで示した。これを図８と比較して説明する。
【００６２】
１５００Å厚さを有するフィールド領域での変化を見れば、図９のグラフhは１２０KeVのエネルギー値と１.０E１３のドーズ量でイオン注入を遂行するものの注入角度を７゜として得られるドーピングプロファイルで、グラフiは１００KeVのエネルギー値と１．０E１３のドーズ量でイオン注入を遂行するものの注入角度を０゜として得られるドーピングプロファイルであり、グラフjは１００KeVのエネルギー値と１．０E１３のドーズ量でイオン注入を遂行するものの注入角度を７゜として得られるドーピングプロファイルであり、グラフkは８０KeVのエネルギー値と１．０E１３のドーズ量でイオン注入を遂行するものの注入角度を７゜として得られるドーピングプロファイルである。
【００６３】
エネルギー値が１２０KeV、１００KeV、８０KeVで低くなることによってイオン注入深さは益益浅くなり、図８に示された第１、第２及び第３イオン注入ライン(a、b、c)に各々対応されるように、イオン注入ラインが得られるようになる。反面、グラフi及びjと図８のフィールド下部の第５イオン注入領域８１から分かるように、同一のエネルギー値でイオン注入角度だけを変更させた場合には、ほとんど類似のイオン注入ラインが得られることを確認することができる。
【００６４】
１０３Å厚さの酸化膜が形成された活性領域でのドーピングプロファイルを示す図１０を参照すると、イオン注入条件は１００KeV、１．０E１３であり、イオン注入角度がグラフlは０゜であり、グラフmは１゜であり、グラフnは７゜である。活性領域ではイオン注入角度が０゜、１゜、７゜で大きくなることによって、第４、第５及び第６イオン注入ライン(d、e、f)のように益益深くなり、活性領域下部のイオン注入領域からソース領域６１までの距離がd5、d6、d7で益益短くなることを確認することができる。
【００６５】
結局、同一のイオン注入条件で角度を０゜に近くすることにより、さらに良いリフレッシュ特性を得ることができるという意味となる。ところが、入射されるイオンビームが結晶軸と同一な方向に整列されて注入されるとき、イオンのエネルギー損失が小さくなってRpが増加するようになる。すなわち、Rpはイオンビームと結晶軸の角度及びイオンドーズ量により相当な影響を受ける。このようなチャネリング効果を防止するために、入射ビームに対しウェーハを７゜傾けてイオン注入を遂行する。実際に工程に適用時若干の誤差値を有する角度でイオンが注入されるが、このような誤差値による全体工程での変位が０゜でより７゜で少なく現れる。したがって、実務的に特にドーズ量が多い条件では７゜を適用し、ドーズ量が少ない条件では０゜を適用することが効率的である。
【００６６】
本発明の場合、ドーズ量が多い先行フィールドイオン注入工程では７゜を適用してドーズ量が少ない後続補償工程では０゜を適用することが望ましい。
【００６７】
図１１には、本発明による半導体装置に形成されるイオン注入領域を示す。
NMOSの周辺回路領域PN−１には、下部から順に第１ウェル形成用イオン注入領域３３、第１フィールドイオン注入領域３５及び第１臨界電圧調節用イオン注入領域３８が形成されており、NMOSのセル領域CNには第２ウェル形成用イオン注入領域３４、第２フィールドイオン注入領域３６、補償フィールドイオン注入領域３７及び第２臨界電圧調節用イオン注入領域３９が形成されている。セル領域の第２臨界電圧調節用イオン注入領域３９は、補償されたイオンも周辺回路領域に対する条件で注入されたイオンと同一の深さで注入されるため、補償されたイオンが別の領域に形成されずに周辺回路領域に対する第１臨界電圧調節用イオン注入領域３８と同一の深さに形成される。１１B+イオンだけ存在する第１領域３８とは違い、１１B+イオン及び４９BF2 +イオンが共存する状態で得られるようになる。
【００６８】
以下、図１１に示された素子を例にして本発明による方法を詳細に説明する。セル領域はNMOSで形成して周辺回路領域はCMOSで形成するDRAM素子の場合を例にして説明する。
【００６９】
まず、n-型シリコン基板のセル領域とNMOSを形成するための周辺回路領域の上部に約４５０Å厚さで緩衝酸化(buffer oxidation)のために基板を酸化させた後、約１６００Å厚さでナイトライドを塗布して酸化膜と窒化膜を形成する。フォトレジストパターンを利用して窒化膜を蝕刻し、フォトレジストを除去した後、窒化膜パターンを利用してフィールド酸化を遂行する。これは、約９００℃の温度で遂行して得られるフィールド酸化膜の厚さはセル領域では約１５００Åになり、周辺回路領域では約２０００Åになる。
【００７０】
図４に示されたように、NMOSの周辺回路領域とNMOSのセル領域を露出させるフォトレジストパターンを形成する。１１B+、５００KeV、１．０E１３の条件でホウ素イオンを注入して、セル領域と周辺回路領域の一部にP−ウェルを形成する。これを約１０００℃の温度、窒素ガス雰囲気下で約６３０分間、以後、同一の温度の酸素ガス雰囲気下で約３０分間熱処理する。以後、同一のマスクを使用して１１B+、１１０KeV、７．２E１２のフィールドイオン注入条件で不純物を注入して、１１B+、５０KeV、１．０E１２の条件で臨界電圧調節のためのイオン注入工程を遂行する。
【００７１】
以後、図５に示されたようにPMOSの周辺回路領域を露出させるためのフォトレジストパターンを形成し、これに適合した条件は、ウェル形成のためのイオン注入工程、フィールドイオン注入工程及び臨界電圧調節のためのイオン注入工程を連続的に遂行する。
【００７２】
図６に示されたようにセル領域を露出させるためのフォトレジストパターンを形成し、以後、１１B+、９０KeV、１．５E１２の条件でセル領域にフィールドイオン注入補償工程を遂行する。同一のマスクを使用して４９BF2 +、５０KeV、６．２E１２の条件で臨界電圧調節のためのイオン注入補償工程を遂行する。
【００７３】
以後、通常的な方法によって半導体装置を製造する。すなわち、フィールド酸化膜により活性領域とフィールド領域で区分された半導体基板のうちから、活性領域上に熱酸化法を利用して第１酸化膜を形成する。次いで、ゲート電極を形成するための工程を遂行する。前記第１酸化膜が形成された基板上に不純物がドーピングされたポリシリコンのような伝導性物質を蒸着して第１導電層を形成し、これの上部にタングステン−シリサイド(WSix)のような物質で第２導電層を形成した後、窒化ケイ素(SiN)等でなされる第１絶縁層を形成する。前記第１絶縁層は、以後遂行される蝕刻工程及びイオン注入工程時前記第２導電層を保護する役割をする。前記第１絶縁層の上部に高温酸化物(high temperature oxide；HTO)になる第２酸化膜を形成する。前記第２酸化膜は、以後スペーサを形成するための蝕刻工程時エッチングストッパー(etching stopper)として作用する。
【００７４】
前記第２酸化膜の上部にフォトレジストパターンを形成し、これを利用して前記第２酸化膜、前記第１絶縁層、前記第２導電層、前記第１導電層及び前記第１酸化膜を順に異方性蝕刻してゲート電極を形成する。
【００７５】
露出された半導体基板の活性領域にイオン注入工程によりn-型の不純物を注入してトランジスターのソース／ドレーン拡散領域を形成する。イオン注入工程時、前記ゲート電極はマスク役割をする。
【００７６】
ゲート電極が形成された基板上にBPSG(borophosphosilicate glass)のような物質で層間絶縁膜を形成する。続けて、前記層間絶縁膜の上部にフォトレジストパターンを形成して露出された部分を蝕刻してコンタクトホールを形成し、これの上部に金属を蒸着してコーンタクトと配線を形成して本発明の方法による半導体装置を形成する。
【００７７】
以上のような本発明の方法は、セル領域のPMOSと周辺回路領域のPMOSにイオン注入領域を形成するときも同一の方式で適用できる。
【００７８】
これに加えて、LOCOS法によって素子分離された素子のみに対して説明したが、最近、多く適用される趨勢にあるSTI(shallow trench isolation)工程においても、同一の方法で注入エネルギー値及び注入角度を変更する方式と本発明の方法が適用され得る。
特に、STI工程では、周辺回路領域の蝕刻深さとセル領域の蝕刻深さがほとんど似ているので、この場合には二領域に対するフィールドイオン注入条件もほとんど似ている。フィールドイオン注入条件が類似の場合には、詳述した方法に準じて本発明の方法を適用でき、フィールドイオン注入条件が同一の場合には、セル領域に対するフィールドイオン注入補償工程を省略することもできる。
【００７９】
【発明の効果】
以上のように、本発明の方法によれば周辺回路領域とセル領域に対し、別途に遂行されたイオン注入工程をお互い連係して遂行するようになり、各々遂行されたイオン注入工程のステップ数を減らすことができるので、工程が簡略化されて半導体装置の製造が容易になり、生産性が向上される。また、後続される補償工程の遂行時には、イオン注入条件が緩和されるためにイオン注入角度を０゜で適用できるため、より向上された特性を有する半導体装置を製造できる。
【００８０】
本発明を実施例によって詳細に説明したが、本発明は実施例によって限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更することができる。
【図面の簡単な説明】
【図１】従来の方法によってセル領域と周辺回路領域にイオン注入する方法を示す図面である。
【図２】従来の方法によってセル領域と周辺回路領域にイオン注入する方法を示す図面である。
【図３】従来の方法によってセル領域と周辺回路領域にイオン注入する方法を示す図面である。
【図４】本発明の方法によってセル領域と周辺回路領域にイオン注入する方法を示す図面である。
【図５】本発明の方法によってセル領域と周辺回路領域にイオン注入する方法を示す図面である。
【図６】本発明の方法によってセル領域と周辺回路領域にイオン注入する方法を示す図面である。
【図７】本発明の方法を説明するためにエネルギー値によるイオン注入領域の変化を示す図面である。
【図８】本発明の方法を説明するためにイオン注入角度によるイオン注入領域の変化を示す図面である。
【図９】フィールドオキサイド領域でイオン注入時エネルギーと注入角度によるイオン注入領域の変化を示す図面である。
【図１０】活性領域でイオン注入時注入角度によるイオン注入領域の変化を示す図面である。
【図１１】本発明の一実施例によってイオンを注入した後形成されるイオン注入領域を示すための図面である。
【符号の説明】
３３ 第１ウェル形成用イオン注入領域
３４ 第２ウェル形成用イオン注入領域
３５ 第１フィールドイオン注入領域
３６ 第２フィールドイオン注入領域
３７ 補償フィールドイオン注入領域
３８ 第１臨界電圧調節用イオン注入領域
３９ 第２臨界電圧調節用イオン注入領域
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関するものであり、より詳細には、周辺回路領域とセル領域に対するイオン注入の条件を調節することによって単純化された工程により製造される半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来より、コンピュータのような情報媒体の急速な普及によって半導体メモリー素子も飛躍的に発展している。その機能面において、半導体メモリー素子は高速で動作すると同時に大容量の貯蔵能力を有することが要求される。このような要求に相応して素子の集積度、信頼性及び応答速度などを向上させる方向に製造技術が発展されてきた。
半導体回路では、半導体基板の上部に形成されたトランジスター、ダイオード及び抵抗などのいろいろな素子を電気的に分離することが必要である。素子分離工程はあらゆる半導体製造工程段階において初期段階の工程として、活性領域のサイズ及び後続段階の工程マージンを左右するようになる。
【０００３】
ところが、素子の集積度は約３年ごとに４倍ずつ増加していることに比べてチップの面積は１.４倍の増加にすぎず、セル内の素子間ピッチは益益減少している。このように素子間ピッチが減少すれば、素子の絶縁性と成果リフレッシュ(refresh)特性を同時に満足する条件を確保することが益々難しくなる。限定されたセルアレイ内に適正なサイズの分離を具現することは、素子の高集積化において最も難しい技術のうち一つである。
【０００４】
LOCOS(local oxidation of silicon)分離工程は、小さなピッチサイズで活性パターンを形成可能なようにする技術として、一般に適用される工程である。ところが、形成されたフィールドオキサイドの側面に形成される鳥のクチバシ(bird's beak)によってプロファイルが歪曲され、これによってリフレッシュ特性が低下される。
【０００５】
これを改善するためにアンモニア(NH3)プラズマ工程を導入し、有効チャンネル長さ(effective channel length)を増加させてフィールドオキサイドの厚さを補償する方法が開示されている。これはフィールドオキサイドの形成時、アンモニアプラズマによる表面窒化(nitrification)反応を誘導することにより、横面酸化による鳥のクチバシ成長を最大限抑制するようにするものである。
【０００６】
アンモニアプラズマ処理による鳥のクチバシ成長の抑制は、表面部位を窒化することで側面酸化率を減少させ、これによりフィールドオキサイドの厚さを増加させるようにするものである。同一の長さのフィールドオキサイドを具現した場合、アンモニアプラズマ処理時、２００Å程度のフィールドオキサイド厚さの増加が可能で、これによって有効フィールド長さを１５０Å程度拡張することが可能である。ところが、この方法によれば素子間の分離に対する工程マージンは増加するが工程が複雑になるという難題がある。
【０００７】
これにより、活性領域の下部にチャンネルストップ用イオンを注入して素子間分離効果を増加させる方法が広く採用されている。イオン注入とは、原子イオンに目標物の固体表面をあけて入っていく程度の大きいエネルギーを供給し、イオンを固体内に注入することをいう。イオン注入の最も重要な長所は、不純物の原子数を正確に制御でき、接合深さを調節することができるということである。また、工程の温度が低くてフォトレジストを保護膜で使用することができ、注入された不純物の濃度がウェーハの表面でほとんど均一に分布される。ウェーハ表面の垂直面に対する側面への広がりは熱的拡散工程よりはるかに少ない。
【０００８】
シリコンウェーハの場合３価のホウ素(B)または５価の隣(P)、砒素(As)などの不純物を利用するが、これらは常温で気体ではないために分子化合物の気体を使用しなければならない。ホウ素を作るためにはBF3、BCl3を使用し、隣を作るためにはPH3を使用し、砒素を作るためにはAsH3などを使用する。BF3ガスを利用してホウ素イオンを注入する場合を例にしてイオン注入過程を概略的に説明すれば次のようである。まず、BF3ガス分子らがイオン注入装置のガス室内に入っていけば、加熱されたフィラメントから放出される熱電子と衝突し、このとき、BF3ガス分子などのイオン化率を高めるために熱電子を１００V程度の電位差で加速させると同時に、磁界を印加して衝突確率を高める。放出された熱電子とBF3分子とが衝突すれば、１０B+、F2 +、１１BF+、１１B+などのイオンに分解されて分類器内の適当な磁場によって、望みの１１B+イオンだけが選択されて加速される。前記各イオンにおいて、Bの前に記載された数字は原子量を意味する。
【０００９】
このイオンは、高い電圧で大きいエネルギーを受け加速されてウェーハ表面に走査されながら衝突するようになる。このとき、イオンが得たエネルギーの大きさは加速電圧の大きさによって結晶されるため、これにより接合深さ(junction depth)が形成される。イオン注入工程で不純物の濃度を調節するためには、注入されるイオンの単位面積当量(原子数／cm2)、すなわちドーズを調節しなければならない。不純物の深さを調節するためには、注入されるイオンの加速エネルギー(eV)を調節しなければならない。
【００１０】
このようなイオン注入工程の重要な欠点は、高いエネルギーイオンによる衝突の結果で、単結晶シリコン基板の結晶格子が損傷(damage)を受けるということである。このような損傷の除去と注入された不純物の活性化を図るためにイオン注入工程を終えた後、約９００〜１０００℃の温度で熱処理(annealing)工程を遂行している。これに加えて、高電圧を要して毒ガスを使用するというような短所もある。それにも拘わらず、前述したような長所によってP−ウェル及びN−ウェルの形成、臨界電圧の調節、ソース／ドレーン領域の形成などのための目的に多くが使われている。
【００１１】
イオン注入工程は、その他にもセル領域と周辺回路領域の相異な工程環境に起因する差異点を克服するための目的で使われることもある。例えば、Hwangによる米国特許第５,５７６,２２６号では、セル領域と周辺回路領域に酸化促進用イオンまたは酸化遅延用イオンを選択的に注入することにより、ゲート酸化膜の厚さを調節する方法を開示している。また、Koyamaによる米国特許第５,７８０,３１０号では、下部に第１不純物濃度領域を有する溝部(recess)間にセル領域を形成し、第２不純物濃度領域を有する周辺回路領域を形成してセル領域が周辺回路領域より低い所から形成されるようにする方法を開示している。
【００１２】
チャンネルストップ用イオン注入は主にN−ウェル及び／またはP−ウェルを形成してSi3N4／SiO2膜パターンを形成した後、前記Si3N4／SiO2膜パターンを利用してP−ウェルに対してはB+イオンを注入し、N−ウェルに対してはP+イオンを注入することにより遂行されるが、このような目的のイオン注入工程をフィールドイオン注入であるとも呼ぶ。
【００１３】
実務的に、セル領域と周辺回路領域のフィールドイオン注入工程は、各々に対し相異なマスクを使用して別途に進行されるが、同一のNMOS領域や同一のPMOS領域に対しても同様に別途に進行される。これは、セル領域のフィールドオキサイドの厚さ(例えば、１５００Å)と周辺回路領域のフィールドオキサイドの厚さ(例えば、２０００Å)が相異でイオン注入条件が相異であるためである。前記二領域に対し、同時にフィールドオキサイドを形成しても、セル領域の回路線間幅が周辺回路領域の回路線間幅より小さいために二領域のフィールドオキサイド間には厚さの差が生じるようになる。
【００１４】
いい換えれば、セル領域のNMOSと周辺回路領域のNMOSはフィールドイオン注入時、各々他のフォトマスクを使用して工程を進行している。これにより、一つのフォトマスクを使用してフォトレジストパターンを形成すれば、与えられた領域に対するイオン注入工程、例えば、ウェル形成工程、フィールドイオン注入工程及び臨界電圧調節のためのイオン注入工程を連続的に遂行し、以後他のフォトマスクを使用して次の領域に対するフォトレジストパターンを形成してこれを利用し、新しい領域に対するイオン注入工程を連続的に遂行する方式で工程が進行される。
【００１５】
以下、セル領域がNMOSで形成され、周辺回路領域がCMOSで形成される素子を例にして、イオン注入方法を詳細に説明する。
図１ないし図３に、従来の方法によってNMOSでなされるセル領域CNとCMOSでなされる第１及び第２周辺回路領域PN−１，PN−２にイオン注入する方法を示す。
【００１６】
図１に示すように、基板１０の上部に形成されてNMOSでなされるセル領域CNとPMOSでなされる第２周辺回路領域PN−２を遮断してNMOSでなされる第１周辺回路領域PN−１を露出させるフォトレジストパターン１１を形成してP−ウェル形成のためのイオン注入工程、フィールドイオン注入工程及び臨界電圧調節のためのイオン注入工程を遂行する。
【００１７】
図２に示すように、セル領域CN及び第１周辺回路領域PN−１を遮断して第２周辺回路領域PN−２を露出させるフォトレジストパターン１２を形成してN−ウェル形成のためのイオン注入工程、フィールドイオン注入工程及び臨界電圧調節のためのイオン注入工程を遂行する。
【００１８】
図３に示すように、第１及び第２周辺回路領域PN−１，PN−２を遮断してセル領域CNを露出させるためのフォトレジストパターン１３を形成してP−ウェル形成のためのイオン注入工程、フィールドイオン注入工程及び臨界電圧調節のためのイオン注入工程を遂行する。
【００１９】
図面を見れば、第１周辺回路領域PN−１とセル領域CNは同一のNMOSでなされるが、イオン注入工程は別途に遂行するということがわかる。PMOSでなされる第２周辺回路領域PN−２は説明を省略するが、前記第１周辺回路領域PN−１及びセル領域CNに対するイオン注入条件を注入されるイオンの種類、加えられるエネルギー、ドーズ量(原子数／cm2）の順序で記載すれば、例えば次の通りである。
【００２０】
まず、第１周辺回路領域でP−ウェル形成のためのイオン注入条件は１１B+、５００KeV、１．０E１３であり、フィールドイオン注入条件は１１B+、１２０KeV、９．０E１２であり、臨界電圧調節のための条件は１１B+、５０KeV、１．０E１２である。そして、セル領域に対してはP−ウェル形成のためのイオン注入条件は１１B+、５００KeV、１．０E１３であり、フィールドイオン注入条件は１１B+、１００KeV、７．５E１２であり、臨界電圧調節のための条件は４９BF2 +、５０KeV、６．２E１２である。適用されるイオンの１１B+で前に記載された数字１１はホウ素の原子量を意味し、４９BF2 +で数字４９はBF2 +の分子量を意味する。フィールドイオン注入条件がお互い異なる理由はフィールドオキサイドの厚さの差のためである。すなわち、周辺回路領域のフィールドオキサイドがセル領域のフィールドオキサイドよりさらに厚いため、さらに強い条件でイオン注入を遂行する。
【００２１】
結局、前記二領域において、ウェル形成のためのイオン注入条件は同一であるが、後続されるイオン注入工程の条件が違うため、これらを別途に遂行するしかない。このような従来の方法によれば、多数の工程数によって半導体装置の製造工程が面倒で時間が多く所要され、生産性が低いという問題がある。
【００２２】
【発明が解決しようとする課題】
【００２３】
本発明の目的は、前記したような従来技術の問題点を解決し、製造を容易にするためにイオン注入工程を改善して、工程数を減らすことにより生産性を高める半導体装置の製造方法を提供することにある。
【００２４】
【課題を解決するための手段】
前記した本発明の目的を達成するために本発明では、同一の目的のために注入されたイオン注入領域を各々含んで、同一の導電型MOS素子を有するセル領域及び周辺回路領域を備えた半導体装置の製造方法であって、
NMOS のセル領域と NMOS の周辺回路領域を同時に露出させるためのマスクを介在し、前記セル領域及び前記周辺回路領域に対して、前記周辺回路領域に必要なイオン注入領域を形成する条件でウェル形成、フィールドイオン注入及び臨界電圧調節用イオン注入のための第１のイオン注入工程を半導体基板に対し７゜の角度で連続して遂行する段階と、前記周辺回路領域は遮断して前記セル領域を露出させるためのマスクを介在し、前記セル領域に対して、前記第１のイオン注入工程により前記セル領域に形成されたイオン注入領域を、前記セル領域に必要なイオン注入領域に補償する条件でフィールドイオン注入工程及び臨界電圧調節用イオン注入工程を半導体基板に対し０゜の角度で連続して遂行する段階と、を含むことを特徴とする半導体装置の製造方法を提供する。
【００２５】
前記セル領域に必要なイオン注入領域に補償する条件で行った前記フィールドイオン注入工程は、前記第１イオン注入工程における前記フィールドイオン注入により形成されたイオン注入領域の上部にイオン注入領域を形成する工程であることが望ましい。
【００２６】
前記セル領域に必要なイオン注入領域に補償する条件で行った前記フィールドイオン注入工程で用いられるエネルギー値は、前記セル領域に必要なイオン注入領域を形成するために単独で行うフィールドイオン注入工程で要求されるエネルギー値の０．７から１倍の範囲であることが望ましく、０．８５から１倍の範囲であることが更に望ましい。
【００２７】
前記セル領域に必要なイオン注入領域に補償する条件で行った前記フィールドイオン注入工程で用いられるドーズ量と前記第１のイオン注入工程における前記フィールドイオン注入で用いられるドーズ量の合計は、前記セル領域に必要なイオン注入領域を形成するために単独で行うイオン注入工程で要求されるドーズ量の１から１．３倍の範囲であることが望ましい。
【００２８】
前記セル領域に必要なイオン注入領域に補償する条件で行った前記臨界電圧調節用イオン注入工程で用いられるドーズ量と前記第１のイオン注入工程における前記臨界電圧調節用イオン注入で用いられるドーズ量の合計は、前記セル領域に必要なイオン注入領域を形成するために単独で行うイオン注入工程で要求されるドーズ量の０．９５から１．０５倍の範囲であることが望ましい。
【００２９】
各素子を LOCOS または STI 法により分離することが望ましく、各素子を STI 法により分離する場合、前記セル領域に必要なイオン注入領域に補償する条件で行うフィールドイオン注入工程及び臨界電圧調節用イオン注入工程のうち、前記フィールドイオン注入工程を省略することが望ましい。
【００３０】
以上のような本発明の目的と別の特徴及び長所などは、次ぎに参照する本発明のいくつかの好適な実施例に対する以下の説明から明確になるであろう。
【００３１】
【発明の実施の形態】
以下、添付した図面を参照して本発明をより詳細に説明する。下記の実施例は、本発明の具現のための望ましい一態様を示すものであり、本発明がこれに限定されないことはもちろんのことである。
【００３２】
図４ないし図６には、本発明の方法によってセルのNMOS領域CNと周辺回路のNMOS領域PN−１と周辺回路のPMOS領域PN−２にイオンを注入する方法を示した。
【００３３】
図４を参考にすれば、基板２０の上部に形成されたセル領域CNと第１周辺回路領域PN−１は露出させて第２周辺回路領域PN−２は遮断するようにフォトレジストパターン２１を形成し、第１周辺回路領域PN−１のイオン注入条件に適合した条件でイオン注入する工程を示す。この段階では、P−ウェル形成のためのイオン注入工程、フィールドイオン注入工程及び臨界電圧調節のためのイオン注入工程などが遂行される。
【００３４】
図５を参考にすれば、第２周辺回路領域PN−２は露出させてセル領域CNと第１周辺回路領域PN−１は遮断するようにフォトレジストパターン２２を形成し、第２周辺回路領域PN−２に適合した条件でN−ウェル形成のためのイオン注入工程、フィールドイオン注入工程及び臨界電圧調節のためのイオン注入工程を遂行する。
【００３５】
図６を参考にすれば、セル領域CNは露出させて第１周辺回路領域PN−１及び第２周辺回路領域PN−２は遮断するようにフォトレジストパターン２３を形成し、セル領域CNに対するイオン注入時の条件を補償しながら遂行される後続イオン注入工程を示す。この段階では、図４に示されるように第１周辺回路領域PN−１に適合した条件で既にイオンが注入されているために、第１周辺回路領域のウェル形成条件と同一の条件で形成されるセル領域のP−ウェル形成工程は省略して、セル領域のフィールドイオン注入条件を補償するためのフィールドイオン注入及び臨界電圧調節用イオン注入工程が遂行される。
【００３６】
従来の方法を例示する図１ないし図３と比較するとき、このような本発明の方法によれば使われるマスクの数は同一であるが、セル領域にP−ウェルを形成するためのイオン注入工程が省略される。いい換えれば工程数が減って単純化される。また後続される補償工程では、単純に補償のための程度のイオンだけ注入すればよいためにイオン注入条件が緩和される。
【００３７】
図７には、本発明の方法を説明するために、エネルギー値によるイオン注入領域の変化を示した。図７では同一のNMOSで形成される周辺回路領域とセル領域のみに対して説明するようにして、相異なPMOS領域に対しては従来の方法と差異点がないために説明を省略する。同一のPMOSで形成される二領域に対しては、同一の方式で適用できるためにこれに対する説明も省略するようにする。
【００３８】
図７の素子は、周辺回路NMOS領域PN−１とセルのNMOS領域CNに分けられているが、周辺回路領域PN−１とセル領域CNには各々第１及び第２P−ウェル３１，３２、第１及び第２フィールドオキサイド５１，５２が形成されている。通常的に周辺回路領域PN−１のフィールドオキサイド５１は厚さが約２０００Åであり、セル領域CNのフィールドオキサイド５２は厚さが約１５００Åである。各フィールドオキサイド５１，５２間には約１００Å厚さの第１及び第２ゲートオキサイド７１，７２と第１及び第２ゲート電極６３，６４及び第１及び第２不純物ドーピング領域６１，６２が形成されている。
【００３９】
フィールドイオン注入工程を遂行すれば、図面に示すように、イオン注入ライン４０を中心とする領域に例えば、B+イオンが注入されて注入されたイオンは素子間分離効果を高める。各領域の各工程に対するイオン注入条件は次の通りである。
まず、周辺回路領域とセル領域でP−ウェル形成のためのイオン注入条件は、１１B+、５００KeV、１．０E１３で同一であるために、図４でのようなマスクを使用して周辺回路領域に対する条件に適合するようにウェル形成のためのイオン注入工程を遂行すれば、セル領域でも望みの形態でウェルが形成される。
【００４０】
反面、フィールドイオン注入条件を見れば、周辺回路領域では１１B+、１２０KeV、７．２E１２であるが、セル領域では１１B+、１００KeV、７．５E１２である。この点を考慮して、図４でのようなマスクを使用して周辺回路領域に適合した条件でフィールドイオン注入工程を遂行するようにするが、本実施例ではこの条件を１１B+、１１０KeV、７．２E１２とした。元来の条件と比較するとき、周辺回路領域に対するエネルギー値が１２０KeVで１１０KeVと低くしたが、セル領域に要求されるエネルギー値との差を減らす効果もあって本実施例の反復的な実験結果、周辺回路領域の素子分離効果に大きい差を持ってこないためにこのような値で設定したものである。以後、図６でのようなマスクを使用して、セル領域のフィールドイオン注入条件を補償しなければならないが、この条件は１１B+、９０KeV、１．５E１２とした。
【００４１】
臨界電圧調節のための条件は、周辺回路領域では１１B+、５０KeV、１．０E１２であり、セル領域では４９BF2 +、５０KeV、６．２E１２である。図４でのようなマスクを使用して二領域に対して１１B+、５０KeV、１．０E１２の条件でイオンを注入して、以後、図６でのようなマスクを使用したセル領域の補償工程はエネルギー値は同一にしてドーズ量だけ若干減らして４９BF2 +、５０KeV、６．０E１２程度で遂行した。
結局、周辺回路領域に対するウェル形成のためのイオン注入工程、周辺回路のフィールドイオン注入工程、周辺回路の臨界電圧調節のためのイオン注入工程、セル領域のフィールドイオン注入補償工程、セル領域の臨界電圧調節のための補償工程順に進行される。
【００４２】
従来の方法と比較するとき、セル領域のP−ウェル形成用イオン注入工程が省略され、後続されるフィールドイオン注入条件及び臨界電圧調節のための補償条件に差があることを分かる。このような条件を設定するようになった理由に対し、図７を参考にして詳細に説明する。
【００４３】
まず、周辺回路領域のフィールドイオン注入条件を見れば、図１では１１B+、１２０KeV、９．０E１２であることに比べて、図４及び対応される図７のイオン注入ライン４０を得るためには１１B+、１１０KeV、７．２E１２である。すなわち、エネルギー値が低くなると同時にドーズ量も少なくなったことを分かる。これは、セル領域のフィールドイオン注入条件を考慮して適合化された値として、イオン注入ライン４０を中心とする仮想された第２イオン注入領域４２を限定し、これより高いエネルギー値で注入された第１イオン注入領域４１、及びこれより低いエネルギー値で注入された第３イオン注入領域４３と比較してみる。
【００４４】
第１領域４１から不純物ドーピング領域、例えばソース領域６１までの距離d1はエネルギー値の大きさによって決定されるが、前記距離d1に対し適切な量のドーズ量がある。エネルギー値を低くして第２領域４２にイオンが注入されれば第２領域からソース領域６１までの距離がd2になるが、これはd1より短い。すなわち、第２領域４２にイオンが注入されればリフレッシュ特性が悪くなる。一方、同一の深さの領域にイオンが注入されても、ドーズ量が多くなれば絶縁効果は増加するが、不純物量が多くなってリフレッシュ特性は悪くなる。結局イオン注入領域とソース領域６１との間の距離が短ければドーズ量が少なくならなければならず、距離がながければドーズ量が多くなってこそ適切な絶縁効果とリフレッシュ特性を得ることができる。
【００４５】
図１では、１２０KeVのエネルギー値で９．０E１２のドーズ量をイオン注入したことに比べて、図４では、これより低い１１０KeVのエネルギー値を設定したため、ドーズ量は７．２E１２で低くして類似の絶縁効果及びリフレッシュ特性を得ることができるようにしたものである。
【００４６】
次に、セル領域のフィールドイオン注入補償条件に対し説明する。既存のセル領域に対するフィールドイオン注入条件は１１B+、１００KeV、７．５E１２である。ところが、図４でのようなマスクを使用して遂行された条件は、前記周辺回路領域に対する条件である１１B+、１１０KeV、７．２E１２であり、エネルギー値は減少したしドーズ量は増加されたことを分かる。すなわち、適切なイオン注入領域は、第３領域４３として不純物ドーピング領域６１までの距離がd3の領域であるが、実際には、イオン注入ライン４０を中心とする第２領域４２にイオンが注入されたため、望ましい領域よりさらに深い領域にイオンが注入されたものである。
【００４７】
したがって、適切な絶縁効果とリフレッシュ特性を得るため、望ましい領域より浅い領域である第４イオン注入領域４４にイオンを注入して補償することによって、第２領域にイオンが注入される効果を得るようにする必要がある。第４領域４４は、不純物ドーピング領域までの距離d4が非常に近いためにドーズ量をとても少ない量で設定した。
【００４８】
本実施例の反復的な実験結果前記補償する条件で遂行されるフィールドイオン注入工程で適用されるエネルギー値は、前記セル領域と前記周辺回路領域に対し別途にイオン注入工程を遂行時前記補償する条件で遂行される領域に要求されるエネルギー値の０．７から１倍のものが望ましく、０．８５から１倍とすることがより望ましいということが分かる。また、補償する条件で遂行されるフィールドイオン注入工程で適用されるドーズ量と、先行されるフィールドイオン注入工程で適用されるドーズ量との合計は、前記セル領域と前記周辺回路領域に対し別途にイオン注入工程を遂行するときに、前記補償する条件で遂行される領域に要求されるドーズ量の１から１．３倍のものが望ましい。本実施例では、９０KeVのエネルギー値と１．５E１２のドーズ量でフィールドイオン注入補償工程を遂行した。
【００４９】
臨界電圧調節のためのイオン注入工程では、フィールドイオン注入工程と類似の方式で遂行した。元来の条件は、周辺回路領域に対しては１１B+、５０KeV、１．０E１２であり、セル領域に対しては４９BF2 +、５０KeV、６．２E１２であるが、本実施例では、図４に示されたマスクを使用して前記周辺回路領域に対する条件で周辺回路領域とセル領域に対しイオン注入工程を遂行し、以後図６に示されたマスクを使用して４９BF2 +、５０KeV、６．０E１２の条件でセル領域に対する補償工程を遂行した。この工程は、同一のエネルギー値が適用されるためにドーズ量だけ若干調節する程度で遂行する。
【００５０】
補償する条件で遂行される臨界電圧調節用イオン注入工程で適用されるドーズ量と、先行される臨界電圧調節用イオン注入工程で適用されるドーズ量との合計は、前記セル領域と前記周辺回路領域に対し別途にイオン注入工程を遂行するときに前記補償する条件で遂行される領域に要求されるドーズ量の０．９５から１．０５倍のものが望ましい。
【００５１】
前記与えられた条件は、本発明者の反復的な実験により最適化された値であって前記値だけで本発明を限定しようということではないことはもちろんのことである。
【００５２】
以上のような方法でイオン注入工程を遂行すれば、同一であるかさらに優秀な特性を得ることができ、さらに簡略化された工程を遂行して半導体装置を製造できるようになる。
【００５３】
図８には、本発明の方法を遂行することにおいて、イオン注入角度によるイオン注入領域の変化をわかるための図面を示した。
小さなピッチでは、素子間の分離特性劣化を防止するためにフィールドオキサイド下部分に高濃度の不純物が必要である。このためには、詳述したようにフィールドイオン注入工程を遂行することである。シリコンの一定の格子構造は、イオン注入の角度によって濃度及びRp(projected range)が相対的に変わる性質があるが、酸化物は角度に対するRp値が大きい差を見せない。したがって、角度によってフィールド部分と活性領域上のRpの変化は活性領域とフィールド部位の境界面のジャンクション特性を変化させる。
【００５４】
表１には、セル領域の活性領域とフィールド部位にイオンを注入する場合注入角度が７゜と０゜の場合のET(electric test)データを比較して示した。イオン注入条件は１１B+、１００KeV、７．５E１２とした。
【００５５】
【表１】
表１で、Vthは臨界電圧(threshold voltage)を意味し、J_BVは境界面での降伏電圧(junction breakdown voltage)を意味し、C_Iso_BVは酸化物領域での降伏電圧(filed oxide breakdown voltage)を示す。J_BVとC_Iso_BVは互い他の変化様相を示す。
【００５７】
MOS素子では、ゲート電圧によって発生する電子層がn+のドレーン領域とソース領域間の電導チャンネルを形成する。このような電導チャンネルを発生させることに必要なゲート電圧を臨界電圧またはピンチオフ電圧という。
【００５８】
また、PN接合ダイオードに過度な逆方向電圧を加えたとき、ある限界を越えれば逆方向電流が急激に増加するようになるが、この現象を接合の降伏であるといい、この限界電圧を降伏電圧という。半導体素子にこの電圧を超過する電圧を加えれば素子が破壊される。
【００５９】
表を通じて、イオン注入角度を７゜で０゜に変えれば境界面での特性は改善されることに反して、フィールド領域での特性は劣化されるということを確認することができる。
【００６０】
シリコンと酸化物結晶構造の差によるプロファイルの変化を示すこのような特性を利用すれば、注入角度を調節することにより分離とリフレッシュ特性を同時に確保することが可能である。すなわち、注入角度を０゜に近く設定することにより、フィールドオキサイド下部のドーピング濃度を一定に維持しながら境界面部位のドーピング濃度は減少させることができる。
【００６１】
図９には、フィールドオキサイド領域でイオン注入時、エネルギーと注入角度によるイオン注入領域の変化をグラフで示し、図１０には、活性領域でイオン注入時、注入角度によるイオン注入領域の変化をグラフで示した。これを図８と比較して説明する。
【００６２】
１５００Å厚さを有するフィールド領域での変化を見れば、図９のグラフhは１２０KeVのエネルギー値と１.０E１３のドーズ量でイオン注入を遂行するものの注入角度を７゜として得られるドーピングプロファイルで、グラフiは１００KeVのエネルギー値と１．０E１３のドーズ量でイオン注入を遂行するものの注入角度を０゜として得られるドーピングプロファイルであり、グラフjは１００KeVのエネルギー値と１．０E１３のドーズ量でイオン注入を遂行するものの注入角度を７゜として得られるドーピングプロファイルであり、グラフkは８０KeVのエネルギー値と１．０E１３のドーズ量でイオン注入を遂行するものの注入角度を７゜として得られるドーピングプロファイルである。
【００６３】
エネルギー値が１２０KeV、１００KeV、８０KeVで低くなることによってイオン注入深さは益益浅くなり、図８に示された第１、第２及び第３イオン注入ライン(a、b、c)に各々対応されるように、イオン注入ラインが得られるようになる。反面、グラフi及びjと図８のフィールド下部の第５イオン注入領域８１から分かるように、同一のエネルギー値でイオン注入角度だけを変更させた場合には、ほとんど類似のイオン注入ラインが得られることを確認することができる。
【００６４】
１０３Å厚さの酸化膜が形成された活性領域でのドーピングプロファイルを示す図１０を参照すると、イオン注入条件は１００KeV、１．０E１３であり、イオン注入角度がグラフlは０゜であり、グラフmは１゜であり、グラフnは７゜である。活性領域ではイオン注入角度が０゜、１゜、７゜で大きくなることによって、第４、第５及び第６イオン注入ライン(d、e、f)のように益益深くなり、活性領域下部のイオン注入領域からソース領域６１までの距離がd5、d6、d7で益益短くなることを確認することができる。
【００６５】
結局、同一のイオン注入条件で角度を０゜に近くすることにより、さらに良いリフレッシュ特性を得ることができるという意味となる。ところが、入射されるイオンビームが結晶軸と同一な方向に整列されて注入されるとき、イオンのエネルギー損失が小さくなってRpが増加するようになる。すなわち、Rpはイオンビームと結晶軸の角度及びイオンドーズ量により相当な影響を受ける。このようなチャネリング効果を防止するために、入射ビームに対しウェーハを７゜傾けてイオン注入を遂行する。実際に工程に適用時若干の誤差値を有する角度でイオンが注入されるが、このような誤差値による全体工程での変位が０゜でより７゜で少なく現れる。したがって、実務的に特にドーズ量が多い条件では７゜を適用し、ドーズ量が少ない条件では０゜を適用することが効率的である。
【００６６】
本発明の場合、ドーズ量が多い先行フィールドイオン注入工程では７゜を適用してドーズ量が少ない後続補償工程では０゜を適用することが望ましい。
【００６７】
図１１には、本発明による半導体装置に形成されるイオン注入領域を示す。
NMOSの周辺回路領域PN−１には、下部から順に第１ウェル形成用イオン注入領域３３、第１フィールドイオン注入領域３５及び第１臨界電圧調節用イオン注入領域３８が形成されており、NMOSのセル領域CNには第２ウェル形成用イオン注入領域３４、第２フィールドイオン注入領域３６、補償フィールドイオン注入領域３７及び第２臨界電圧調節用イオン注入領域３９が形成されている。セル領域の第２臨界電圧調節用イオン注入領域３９は、補償されたイオンも周辺回路領域に対する条件で注入されたイオンと同一の深さで注入されるため、補償されたイオンが別の領域に形成されずに周辺回路領域に対する第１臨界電圧調節用イオン注入領域３８と同一の深さに形成される。１１B+イオンだけ存在する第１領域３８とは違い、１１B+イオン及び４９BF2 +イオンが共存する状態で得られるようになる。
【００６８】
以下、図１１に示された素子を例にして本発明による方法を詳細に説明する。セル領域はNMOSで形成して周辺回路領域はCMOSで形成するDRAM素子の場合を例にして説明する。
【００６９】
まず、n-型シリコン基板のセル領域とNMOSを形成するための周辺回路領域の上部に約４５０Å厚さで緩衝酸化(buffer oxidation)のために基板を酸化させた後、約１６００Å厚さでナイトライドを塗布して酸化膜と窒化膜を形成する。フォトレジストパターンを利用して窒化膜を蝕刻し、フォトレジストを除去した後、窒化膜パターンを利用してフィールド酸化を遂行する。これは、約９００℃の温度で遂行して得られるフィールド酸化膜の厚さはセル領域では約１５００Åになり、周辺回路領域では約２０００Åになる。
【００７０】
図４に示されたように、NMOSの周辺回路領域とNMOSのセル領域を露出させるフォトレジストパターンを形成する。１１B+、５００KeV、１．０E１３の条件でホウ素イオンを注入して、セル領域と周辺回路領域の一部にP−ウェルを形成する。これを約１０００℃の温度、窒素ガス雰囲気下で約６３０分間、以後、同一の温度の酸素ガス雰囲気下で約３０分間熱処理する。以後、同一のマスクを使用して１１B+、１１０KeV、７．２E１２のフィールドイオン注入条件で不純物を注入して、１１B+、５０KeV、１．０E１２の条件で臨界電圧調節のためのイオン注入工程を遂行する。
【００７１】
以後、図５に示されたようにPMOSの周辺回路領域を露出させるためのフォトレジストパターンを形成し、これに適合した条件は、ウェル形成のためのイオン注入工程、フィールドイオン注入工程及び臨界電圧調節のためのイオン注入工程を連続的に遂行する。
【００７２】
図６に示されたようにセル領域を露出させるためのフォトレジストパターンを形成し、以後、１１B+、９０KeV、１．５E１２の条件でセル領域にフィールドイオン注入補償工程を遂行する。同一のマスクを使用して４９BF2 +、５０KeV、６．２E１２の条件で臨界電圧調節のためのイオン注入補償工程を遂行する。
【００７３】
以後、通常的な方法によって半導体装置を製造する。すなわち、フィールド酸化膜により活性領域とフィールド領域で区分された半導体基板のうちから、活性領域上に熱酸化法を利用して第１酸化膜を形成する。次いで、ゲート電極を形成するための工程を遂行する。前記第１酸化膜が形成された基板上に不純物がドーピングされたポリシリコンのような伝導性物質を蒸着して第１導電層を形成し、これの上部にタングステン−シリサイド(WSix)のような物質で第２導電層を形成した後、窒化ケイ素(SiN)等でなされる第１絶縁層を形成する。前記第１絶縁層は、以後遂行される蝕刻工程及びイオン注入工程時前記第２導電層を保護する役割をする。前記第１絶縁層の上部に高温酸化物(high temperature oxide；HTO)になる第２酸化膜を形成する。前記第２酸化膜は、以後スペーサを形成するための蝕刻工程時エッチングストッパー(etching stopper)として作用する。
【００７４】
前記第２酸化膜の上部にフォトレジストパターンを形成し、これを利用して前記第２酸化膜、前記第１絶縁層、前記第２導電層、前記第１導電層及び前記第１酸化膜を順に異方性蝕刻してゲート電極を形成する。
【００７５】
露出された半導体基板の活性領域にイオン注入工程によりn-型の不純物を注入してトランジスターのソース／ドレーン拡散領域を形成する。イオン注入工程時、前記ゲート電極はマスク役割をする。
【００７６】
ゲート電極が形成された基板上にBPSG(borophosphosilicate glass)のような物質で層間絶縁膜を形成する。続けて、前記層間絶縁膜の上部にフォトレジストパターンを形成して露出された部分を蝕刻してコンタクトホールを形成し、これの上部に金属を蒸着してコーンタクトと配線を形成して本発明の方法による半導体装置を形成する。
【００７７】
以上のような本発明の方法は、セル領域のPMOSと周辺回路領域のPMOSにイオン注入領域を形成するときも同一の方式で適用できる。
【００７８】
これに加えて、LOCOS法によって素子分離された素子のみに対して説明したが、最近、多く適用される趨勢にあるSTI(shallow trench isolation)工程においても、同一の方法で注入エネルギー値及び注入角度を変更する方式と本発明の方法が適用され得る。
特に、STI工程では、周辺回路領域の蝕刻深さとセル領域の蝕刻深さがほとんど似ているので、この場合には二領域に対するフィールドイオン注入条件もほとんど似ている。フィールドイオン注入条件が類似の場合には、詳述した方法に準じて本発明の方法を適用でき、フィールドイオン注入条件が同一の場合には、セル領域に対するフィールドイオン注入補償工程を省略することもできる。
【００７９】
【発明の効果】
以上のように、本発明の方法によれば周辺回路領域とセル領域に対し、別途に遂行されたイオン注入工程をお互い連係して遂行するようになり、各々遂行されたイオン注入工程のステップ数を減らすことができるので、工程が簡略化されて半導体装置の製造が容易になり、生産性が向上される。また、後続される補償工程の遂行時には、イオン注入条件が緩和されるためにイオン注入角度を０゜で適用できるため、より向上された特性を有する半導体装置を製造できる。
【００８０】
本発明を実施例によって詳細に説明したが、本発明は実施例によって限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更することができる。
【図面の簡単な説明】
【図１】従来の方法によってセル領域と周辺回路領域にイオン注入する方法を示す図面である。
【図２】従来の方法によってセル領域と周辺回路領域にイオン注入する方法を示す図面である。
【図３】従来の方法によってセル領域と周辺回路領域にイオン注入する方法を示す図面である。
【図４】本発明の方法によってセル領域と周辺回路領域にイオン注入する方法を示す図面である。
【図５】本発明の方法によってセル領域と周辺回路領域にイオン注入する方法を示す図面である。
【図６】本発明の方法によってセル領域と周辺回路領域にイオン注入する方法を示す図面である。
【図７】本発明の方法を説明するためにエネルギー値によるイオン注入領域の変化を示す図面である。
【図８】本発明の方法を説明するためにイオン注入角度によるイオン注入領域の変化を示す図面である。
【図９】フィールドオキサイド領域でイオン注入時エネルギーと注入角度によるイオン注入領域の変化を示す図面である。
【図１０】活性領域でイオン注入時注入角度によるイオン注入領域の変化を示す図面である。
【図１１】本発明の一実施例によってイオンを注入した後形成されるイオン注入領域を示すための図面である。
【符号の説明】
３３ 第１ウェル形成用イオン注入領域
３４ 第２ウェル形成用イオン注入領域
３５ 第１フィールドイオン注入領域
３６ 第２フィールドイオン注入領域
３７ 補償フィールドイオン注入領域
３８ 第１臨界電圧調節用イオン注入領域
３９ 第２臨界電圧調節用イオン注入領域
Claims (8)
- NMOSのセル領域とNMOSの周辺回路領域を同時に露出させるためのマスクを介在し、前記セル領域及び前記周辺回路領域に対して、前記周辺回路領域に必要なイオン注入領域を形成する条件でウェル形成、フィールドイオン注入及び臨界電圧調節用イオン注入のための第１のイオン注入工程を半導体基板に対し７゜の角度で連続して遂行する段階と、
前記周辺回路領域は遮断して前記セル領域を露出させるためのマスクを介在し、前記セル領域に対して、前記第１のイオン注入工程により前記セル領域に形成されたイオン注入領域を、前記セル領域に必要なイオン注入領域に補償する条件でフィールドイオン注入工程及び臨界電圧調節用イオン注入工程を半導体基板に対し０゜の角度で連続して遂行する段階と、
を含むことを特徴とする半導体装置の製造方法。 - 前記セル領域に必要なイオン注入領域に補償する条件で行った前記フィールドイオン注入工程は、前記第１イオン注入工程における前記フィールドイオン注入により形成されたイオン注入領域の上部にイオン注入領域を形成する工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記セル領域に必要なイオン注入領域に補償する条件で行った前記フィールドイオン注入工程で用いられるエネルギー値は、前記セル領域に必要なイオン注入領域を形成するために単独で行うフィールドイオン注入工程で要求されるエネルギー値の０．７から１倍の範囲であることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記セル領域に必要なイオン注入領域に補償する条件で行った前記フィールドイオン注入工程で用いられるエネルギー値は、前記セル領域に必要なイオン注入領域を形成するために単独で行うフィールドイオン注入工程で要求されるエネルギー値の０．８５から１倍の範囲であることを特徴とする請求項３に記載の半導体装置の製造方法。
- 前記セル領域に必要なイオン注入領域に補償する条件で行った前記フィールドイオン注入工程で用いられるドーズ量と前記第１のイオン注入工程における前記フィールドイオン注入で用いられるドーズ量の合計は、前記セル領域に必要なイオン注入領域を形成するために単独で行うイオン注入工程で要求されるドーズ量の１から１．３倍の範囲であることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記セル領域に必要なイオン注入領域に補償する条件で行った前記臨界電圧調節用イオン注入工程で用いられるドーズ量と前記第１のイオン注入工程における前記臨界電圧調節用イオン注入で用いられるドーズ量の合計は、前記セル領域に必要なイオン注入領域を形成するために単独で行うイオン注入工程で要求されるドーズ量の０．９５から１．０５倍の範囲であることを特徴とする請求項１に記載の半導体装置の製造方法。
- 各素子を LOCOS または STI 法により分離することを特徴とする請求項１に記載の半導体装置の製造方法。
- 各素子を STI 法により分離する場合、前記セル領域に必要なイオン注入領域に補償する条件で行うフィールドイオン注入工程及び臨界電圧調節用イオン注入工程のうち、前記フィールドイオン注入工程を省略することを特徴とする請求項７に記載の半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0038752A KR100513445B1 (ko) | 1999-09-10 | 1999-09-10 | 반도체 장치의 제조방법 |
| KR1999P38752 | 1999-09-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001135797A JP2001135797A (ja) | 2001-05-18 |
| JP4166426B2 true JP4166426B2 (ja) | 2008-10-15 |
Family
ID=19611056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000273784A Expired - Fee Related JP4166426B2 (ja) | 1999-09-10 | 2000-09-08 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6518149B1 (ja) |
| JP (1) | JP4166426B2 (ja) |
| KR (1) | KR100513445B1 (ja) |
| TW (1) | TW563188B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6812523B1 (en) * | 2001-09-21 | 2004-11-02 | Wei-Kan Chu | Semiconductor wafer with ultra thin doping level formed by defect engineering |
| KR100466193B1 (ko) * | 2002-07-18 | 2005-01-13 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 제조 방법 |
| KR102316160B1 (ko) | 2014-12-22 | 2021-10-26 | 삼성전자주식회사 | 반도체 소자 및 이를 제조하는 방법 |
| KR20170007928A (ko) * | 2015-07-13 | 2017-01-23 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 소자 제조 방법 |
| KR102443698B1 (ko) * | 2018-03-16 | 2022-09-15 | 삼성전자주식회사 | 집적회로 소자의 제조 방법 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2853426B2 (ja) | 1991-12-20 | 1999-02-03 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| KR0121992B1 (ko) * | 1993-03-03 | 1997-11-12 | 모리시다 요이치 | 반도체장치 및 그 제조방법 |
| KR0136935B1 (ko) | 1994-04-21 | 1998-04-24 | 문정환 | 메모리 소자의 제조방법 |
| KR100219533B1 (ko) * | 1997-01-31 | 1999-09-01 | 윤종용 | 임베디드 메모리소자 및 그 제조방법 |
| JPH10247725A (ja) * | 1997-03-05 | 1998-09-14 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH11265987A (ja) * | 1998-01-16 | 1999-09-28 | Oki Electric Ind Co Ltd | 不揮発性メモリ及びその製造方法 |
| JP3718058B2 (ja) * | 1998-06-17 | 2005-11-16 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
| KR100277873B1 (ko) * | 1998-12-01 | 2001-01-15 | 김영환 | 반도체 소자의 제조 방법 |
-
1999
- 1999-09-10 KR KR10-1999-0038752A patent/KR100513445B1/ko active IP Right Grant
-
2000
- 2000-06-26 TW TW089112523A patent/TW563188B/zh not_active IP Right Cessation
- 2000-09-07 US US09/657,185 patent/US6518149B1/en not_active Expired - Lifetime
- 2000-09-08 JP JP2000273784A patent/JP4166426B2/ja not_active Expired - Fee Related
-
2002
- 2002-08-29 US US10/230,284 patent/US6730952B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR100513445B1 (ko) | 2005-09-07 |
| US6518149B1 (en) | 2003-02-11 |
| JP2001135797A (ja) | 2001-05-18 |
| US20030011034A1 (en) | 2003-01-16 |
| US6730952B2 (en) | 2004-05-04 |
| TW563188B (en) | 2003-11-21 |
| KR20010027157A (ko) | 2001-04-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7071067B1 (en) | Fabrication of integrated devices using nitrogen implantation | |
| JP2663402B2 (ja) | Ｃｍｏｓ集積回路デバイスの製造方法 | |
| US7179703B2 (en) | Method of forming shallow doped junctions having a variable profile gradation of dopants | |
| US6365472B1 (en) | Semiconductor device and method of manufacturing the same | |
| US6413881B1 (en) | Process for forming thin gate oxide with enhanced reliability by nitridation of upper surface of gate of oxide to form barrier of nitrogen atoms in upper surface region of gate oxide, and resulting product | |
| JPH06275636A (ja) | 半導体装置の製造方法 | |
| KR20010023697A (ko) | 엔/피채널 트랜지스터 성능을 독립적으로 최적화하기위하여 제거 가능한 사이드월 스페이서를 적용한 씨모스제조방법 | |
| JP2957757B2 (ja) | トランジスタ製作方法 | |
| WO2002037561A2 (en) | Dual gate oxide process for uniform oxide thickness | |
| US6362062B1 (en) | Disposable sidewall spacer process for integrated circuits | |
| US5504024A (en) | Method for fabricating MOS transistors | |
| US6759296B2 (en) | Method of manufacturing a flash memory cell | |
| US6762103B2 (en) | Method of forming an isolation film in a semiconductor device | |
| JP4166426B2 (ja) | 半導体装置の製造方法 | |
| US6251744B1 (en) | Implant method to improve characteristics of high voltage isolation and high voltage breakdown | |
| US6780700B2 (en) | Method of fabricating deep sub-micron CMOS source/drain with MDD and selective CVD silicide | |
| US20040209433A1 (en) | Method for manufacturing and structure of semiconductor device with shallow trench collector contact region | |
| US6875676B2 (en) | Methods for producing a highly doped electrode for a field effect transistor | |
| JP2005026661A (ja) | リフレッシュタイムを改善させた半導体素子の製造方法 | |
| JP3328958B2 (ja) | 半導体装置の製造方法 | |
| JPH1050994A (ja) | 半導体装置の製造方法 | |
| KR100470393B1 (ko) | 듀얼게이트 반도체소자의 제조방법 | |
| US6927150B2 (en) | Method of manufacturing a semiconductor device | |
| KR100390901B1 (ko) | 에스램 소자의 트랜지스터 제조방법 | |
| US6369434B1 (en) | Nitrogen co-implantation to form shallow junction-extensions of p-type metal oxide semiconductor field effect transistors |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051003 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060612 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060912 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070912 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071211 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080208 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080508 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20080616 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080709 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080730 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4166426 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110808 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120808 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130808 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |