KR20010023697A - 엔/피채널 트랜지스터 성능을 독립적으로 최적화하기위하여 제거 가능한 사이드월 스페이서를 적용한 씨모스제조방법 - Google Patents

엔/피채널 트랜지스터 성능을 독립적으로 최적화하기위하여 제거 가능한 사이드월 스페이서를 적용한 씨모스제조방법 Download PDF

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KR20010023697A
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Abstract

엔/피 채널 트랜지스터의 특성들은 0.25㎛ 이하의 디자인 특성을 가진 씨모스 반도체 디바이스들에서 독립적으로 최적화된다. 제거 가능한 제 2사이드월 스페이서들은, 그 측면에 제 1사이드월 스페이서들을 가진 엔채널 트랜지스터 게이트전극 상에 형성된다. 엔형 중농도 또는 고농도로 도핑된 임플란트들을 형성하기 위해서 이온주입과 후속 활성열처리가 실시된다. 그 다음, 상기 제 2사이드월 스페이서는, 저농도 피형으로 도핑된 임플란트들에 대한 이온주입 마스크로 사용되는 제 1사이드월 스페이서는 그대로 두면서 피채널 트랜지스터로부터 제거된다. 그 다음, 제 3사이드월 스페이서들은 그 측면에 제 1사이드월 스페이서들을 가진 피채널 게이트 전극 상에 형성되고, 중농도 또는 고농도 피형으로 도핑된 임플란트들을 형성하기위해 이온주입과 후속 활성열처리가 실시된다. 실시예들은 상기 제 1, 제 2 그리고 제 3 사이드월 스페이서들의 두께를 다양하게 함으로써 엔/피채널 트랜지스터들의 채널길이들의 완전한 독립 제어가 가능하다.

Description

엔/피채널 트랜지스터 성능을 독립적으로 최적화하기 위하여 제거 가능한 사이드월 스페이서를 적용한 씨모스 제조방법{CMOS PROCESSING EMPLOYING REMOVABLE SIDEWALL SPACERS FOR INDEPENDENTLY OPTIMIZED N-AND P-CHANNEL TRANSISTOR PERFORMANCE}
극초대규모 집적회로(Ultra Large Scale Integration)반도체 디바이스들과 관련되어 높은 집적도와 성능에 대한 필요성들이 단계적으로 확대되는데, 이러한 필요성들은 0.25㎛ 이하의 디자인룰, 이를테면 0.18㎛ 이하의 디자인룰, 향상된 트랜지스터와 회로속도들, 높은 신뢰성 및 경쟁을 위한 생산성의 향상을 요구한다. 0.25㎛ 또는 그이하로 디자인룰을 줄인다는 것은 일반적인 반도체 제조방법 테크닉들의 한계에 대한 도전이다.
마스킹 공정같은 제조 공정들의 수를 줄임으로써 생산성을 향상시키기 위하여, 씨모스 반도체 디바이스의 엔채널과 피채널 트랜지스터들은 통상적으로 게이트전 극의 사이드월들을 형성하는 스페이서 구조 및 열처리같은 유사한 공정조건들에 노출된다. 전형적으로, 전체 반도체 웨이퍼는 반응로에 위치되어, 불순물 주입을 소스/드레인 영역으로 변환하기 위하여 활성 열처리된다. 동일한 비용에서 생산성의 향상은 경제적인 이득을 가져오지만 엔채널 트랜지스터와 피채널 트랜지스터의 성능특성들은 개별적으로 맞추어지거나 최적화 되어질 수 없다. 예를 들어, 붕소같은 피형 불순물 원자들의 확산계수들(diffusion coefficients)은 일반적으로 엔형 불순물 원자들의 확산 계수보다 크다. 상기한 바와 같이, 열처리 과정에서 얕고 약하게 도핑된 접합깊이(Junction Dept)(XJ)를 가진 피채널 트랜지스터를 형성하는 것은 어렵다. 그리고, 특히 서브마이크론의 디자인 특성을 가지는 반도체 디바이스들에서, 피채널 트랜지스터들의 짧은 채널 효과(Short Channel Effect)를 피하기 위해서 일반적으로 피채널 트랜지스터의 채널영역은 엔채널 트랜지스터 채널영역의 채널길이보다 더 긴 채널길이를 가지도록 형성하는 것이 바람직하다.
디자인룰이 약 0.25㎛ 이하로 줄어듬에 따라 동일한 공정에 의한 엔채널/ 피채널 씨모스 반도체 디바이스의 엔채널/ 피채널 트랜지스터들의 단점들은 더욱 심화된다. 예를 들어, 약 0.25 ㎛의 디자인 특성에서, XJ는 약 800Å이하로 크게 감소해야 한다. 이는 엔채널 트랜지스터와 피채널 트랜지스터 임플란트들(implants) 모두를 소스/드레인 영역들로 활성화하기 위한 활성 열처리를 포함하는 종래의 방법을 이용한 씨모스 디바이스의 피채널 트랜지스터에서는 말할것도 없이, 그 자체로써도 달성하기 어렵다.
씨모스 디바이스 제조에 대한 일반적인 방법론은 엔채널 트랜지스터의 게이트전극과, 피채널 트랜지스터의 게이트전극을 각각 마스크들로 이용하면서, 엔채널과 피채널의 저농도 임플란트들을 형성하기위한 이온 분리 주입공정(separately ion implanting)을 포함한다. 그리고, 절연 사이드월 스페이서들은 상기 양 게이트들의 측면들에 형성된다. 피채널 트랜지스터는 일반적으로 마스크되고, 그리고 이온주입은 엔형불순물들을 게이트전극과 그것에 붙은 절연 사이드월을 마스크로하여 반도체기판 상에 중농도에서 고농도로 주입되어진다. 그 다음, 엔채널 소스/드레인 영역들을 활성화하기위한 고온 활성 열처리는 일반적으로 약 1050℃에서 약 30초간, 즉 급속 열처리(Rapid Thermal Annealing)로 행해진다. 상기 활성 열처리 동안, 주입된 엔형 불순물들은 적당한 격자위치로 확산하고, 이온주입공정에 의한 손상(damage)은 감소하고, 이로인해 접합누설(junction leakage)이 감소한다. 일반적으로 엔형 불순물 임플란트들은 피채널에 임플란트들을 활성화하기위해 적용하는 것보다 더 높은 온도들에서 활성화 되고, 그러므로 엔채널 임플란트들은 일반적으로 피채널 소스/드레인 임플란트들에 비해 활성화 하기 어렵다. 그러나, 엔채널 소스/드레인 영역들을 형성하기 위한 고온 활성 열처리 시 저농도로 도핑된 피채널 임플란트들은, 일반적으로 피형 불순물들이 엔형 불순물들보다 월등히 빠르게 확산하므로, 넓은 범위로 확산한다. 그러므로, 엔채널 트랜지스터 영역은 마스크 되어지고, 피형 불순물들의 이온주입은 중농도에서 고농도로 도핑된 임플란트들을 형성하기위해 실시되어진다. 그다음, 활성 열처리는 피채널 소스/드레인영역들을 활성화 하기위해 약 1000℃에서 실시된다. 상기 일반적인 방법론의 실시에서, 저농도로 도핑된 피채널 임플란트들은 엔채널 활성열처리와 피채널 활성열처리 모두에 노출됨으로써, Xj가 바람직하지 못하게 최대 목표 두께인 800Å을 넘게 증가된다.
개별적인 스페이서들을 이용하여 엔채널과 피채널 트랜지스터 성능을 독립적으로 제어할 수 있는 씨모스 제조방법이 공동 계속 출원중인 08/924,360호에서 계시되었다. 상기 계시된 방법에서 피채널 트랜지스터 채널영역의 유효 길이는 게이트전극의 폭과 그 위에 있는 제 1 사이드월 스페이서들의 두께에 의해 결정된다. 그러나, 제 1사이드월 스페이서들의 두께는 또한 앤채널 트랜지스터 소스/드레인영역들의 저농도 부분(lightly doped portion)의 길이를 결정하므로, 엔채널 트랜지스터와 피채널 트랜지스터의 최적 특성들은 완전히 분리되지 않는다. 상기한 바와 같이, 반도체 제조방법에는 씨모스 디바이스의 엔채널과 피채널 트랜지스터 성능을 완전히 독립적으로 최적화하고, 특히, 개별적으로 엔채널과 피채널 트랜지스터들의 채널영역들의 길이들을 독립 최적화할 수 있는 반도체 제조방법론(semiconductor methodology)이 필요하다.
본 발명은 독립적으로 최적화된 트랜지스터 성능을 가진 씨모스 반도체 디바이스의 제조방법에 관한 것이다. 상기 발명은 0.25㎛(microns) 디자인 특성을 적용한 고집적 씨모스 반도체 디바이스의 제조공정에 대해 특정한 응용성을 가지고 있다.
도 1 내지 도 4는 본 발명 일 실시예에 따른 씨모스 반도체 디바이스 제조방법의 순차적인 과정들을 나타낸다.
본 발명의 목적은 엔채널과 피채널 트랜지스터 특성들을 독립적으로 제어할 수 있는 씨모스 반도체 디바이스의 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 0.25㎛ 이하의 디자인 특성에서 엔채널과 피채널 트랜지스터들의 채널 영역 길이를 독립적으로 제어할 수 있는 씨모스 반도체 소자의 제조방법을 제공하는데 있다.
본 발명의 부가적인 목적들, 효과들 및 다른 특징들은 다음의 설명에서 부분적으로 기술할 것이고, 이는 당 업계에서 일반적인 기술을 가진 당 업자가 다음을 검토함으로써 명확해질 것이고, 또는 본 발명의 실시예를 통해 알 수 있을 것이다. 본 발명의 목적들 및 효과들은 첨부된 청구범위에서 개별적으로 지적한 바와 같이 실현되고, 얻어질 수 있을것이다.
본 발명에 따르면, 상기 및 기타 목적들은 엔채널과 피채널 트랜지스터를 가진 반도체 디바이스의 제조방법에 의해 부분적으로 달성될 수 있다. 즉, 엔채널 트랜지스터와 피채널 트랜지스터를 포함하는 씨모스 반도체 디바이스를 제조하는 방법은: 반도체기판 표면에 유전막을 형성하는 과정; 상기 유전막 상부에 도전막을 형성하는 과정; 상기 형성한 도전막을 패터닝하여 엔채널 트랜지스터를 위한 제 1게이트전극 및 피채널 트랜지스터를 위한 제 2게이트전극을 각각 상부면 및 측면들을 가지도록 형성하는 과정; 상기 제 1게이트전극을 마스크로 이용하면서, 상기 반도체기판 상에 저농도로 도핑된 엔형 임플란트들을 형성하기위해 불순물들을 주입하는 과정; 상기 제 1게이트 및 제 2게이트 전극들의 측면들에 제 1절연물질로 이루어지고, 제 1두께를 가지는 제 1사이드월 스페이서들을 형성하는 과정; 상기 제 1게이트 및 제 2게이트 전극들의 측면에 있는 제 1사이드월 스페이서들에 제 2절연물질로 이루어지고, 제 2두께를 가지는 제 2사이드월을 형성하는 과정; 상기 제 1게이트전극과 그 측면의 제 1 및 제 2사이드월 스페이서들을 마스크로 이용하여 상기 반도체기판 상에 중농도 또는 고농도로 도핑된 엔형 임플란트들을 형성하기위해 불순물들을 주입하는 과정; 상기 저농도 엔형 및 중농도 또는 고농도 엔형으로 도핑된 영역들을 포함하는 엔채널 트랜지스터의 소스/드레인영역들을 형성하기 위하여 제 1온도에서 활성 열처리하여 상기 저농도 엔형 도핑 영역들을 상기 반도체기판의 표면 하부에서 제 1깊이에 이르도록 확장시키면서 상기 중농도 또는 고농도 엔형 도핑 영역들을 상기 제 1깊이보다 더 깊은 제 2깊이가 되도록 확장시키는 과정; 상기 제 2게이트전극에서 그 측면의 제 1 사이드월 스페이서들은 그대로 잔류 시키면서 제 2사이드월 스페이서들을 제거하는 과정; 상기 제 2게이트전극 및 그 측면의 제 1사이드월 스페이서들을 마스크로 이용하면서 상기 반도체기판상에 저농도로 도핑된 피형 임플란트들을 형성하기위해 불순물들을 주입하는 과정; 상기 제 2게이트전극 측면의 제 1사이드월 스페이서들 상에 제 3절연물질로 이루어지고, 제 3두께를 가지는 제 3사이드월 스페이서들을 형성하는 과정; 상기 제 2게이트전극과 그 측면의 제 1사이드월 스페이서들 및 제 3사이드월 스페이서들을 마스크로 이용하여 상기 반도체기판상에 중농도 또는 고농도로 도핑된 피형 임플란트들을 형성하기위해 불순물들을 주입하는 과정; 상기 저농도 피형 및 중농도 또는 고농도 피형으로 도핑된 영역들을 포함하는 피채널 트랜지스터의 소스/드레인영역들 형성하기 위하여 제 2온도에서 활성 열처리하여 상기 저농도 피형 도핑 영역들을 상기 반도체기판의 표면 하부에서 제 3깊이에 이르도록 확장시키면서 상기 중농도 또는 고농도 피형 도핑 영역들을 상기 제 3깊이보다 더 깊은 제 4깊이가 되도록 확장시키는 과정을 구비하는 것을 특징으로한다.
본 발명의 부가적인 목적 및 효과는 다음에 기술하는 상세한 설명을 통해 당 업자가 명확하게 알 수 있을 것이다. 상기에서는 단지 본 발명의 바람직한 실시예가 본 발명을 이끌어내기 위해 가장 잘 관찰 되는 예증을 드는 간단한 방식으로써 보여지고 설명된다. 알수 있는 바와 같이, 본 발명은 또다른, 그리고 상이한 예들로써 구현될 수 있으므로 그에 따라 다양하고 명백한 관점에서 본 발명의 취지를 벗어남없이 변경가능하다. 상기 설명한 바에 따라, 도면들 및 설명은 예시적인 것으로서 본 발명을 한정하고자 하는 것은 아니다.
본 발명은 높은 생산성을 유지하면서 씨모스 반도체 소자의 엔채널 및 피채널 트랜지스터의 특성들을 독립적으로 제어할 수 있는 방법론을 제공한다. 본 발명은 피채널 트랜지스터 및 엔채널 트랜지스터 채널영역의 채널길이를 독립적으로 제어할수 있도록 한 이점이 있다. 본 발명은 또한 공동 계속 출원 제08/924,360호와 같이 피채널 트랜지스터와 엔채널 트랜지스터의 저농도로 도핑된 접합깊이(XJ)를 독립적으로 조절할 수 있도록한 목적을 달성한다. 그러나, 본 발명은 상기 계시된 방법보다 훨씬 독립적인 제어, 즉 엔채널 트랜지스터의 채널길이가 피채널 트랜지스터의 채널길이에 대해 영향을 미치는 공정변수들을 완전히 분리할 수 있다.
구조물 사이에 위치하면서(intermediate) 제거 가능한 스페이서를 적용한 본 발명에 따라, 엔채널 트랜지스터와 피채널 트랜지스터의 성능, 특히 각 트랜지스터들의 채널길이들은 독립적으로 최적화된다. 본 발명과 공동 계속 출원 제08/924,360호에 계시된 바와 같이 제 1사이드월 스페이서는 엔채널 트랜지스터와 피채널 트랜지스터의 게이트전극들 측면에 증착된다. 따라서, 피채널 트랜지스터의 유효채널길이는 게이트전극의 폭과, 그 측면에 형성된 제 1사이드월 스페이서들의 폭에 의해 결정된다. 한편, 상기 제 1사이드월 스페이서의 폭은 엔채널 트랜지스터의 소스/드레인영역들의 저농도 도핑된 영역들의 길이또한 결정한다. 그래서, 엔채널 트랜지스터와 피채널 트랜지스터의 최적화는 완전히 분리되지 않는다. 본 발명은 구조물 사이에 위치하면서 제거가 가능한 사이드월 스페이서를 이용함으로써 엔채널 트랜지스터와 피채널 트랜지스터의 완전한 분리를 달성하여 채널길이의 독립적 최적화를 가능하게한다.
본 발명의 실시예에 따르면, 실리콘 산화막과 같은 게이트 유전막은 일반적으로 도핑된 단결정 실리콘인 반도체기판 상에 형성된다. 그 다음, 일반적으로 도핑된 폴리실리콘인 게이트 전극들은 엔채널 트랜지스터와 피채널 트랜지스터 영역들에서 형성된다. 본 발명의 이 실시예에 따라, 피채널 트랜지스터는 마스크 되고, 이온주입은 엔채널 트랜지스터의 게이트전극을 마스크로 사용하면서 반도체기판 상에 저농도로 도핑된 엔형 임플란트들을 형성하기위해 실시된다. 이온주입은 엔채널 트랜지스터의 성능을 최적화 하기위한 투입량과 에너지로 실시되는데, 불순물 농도는 약 5×1013/㎝-2에서 5×1014/㎝-2이고, 에너지는 대략 10KeV에서 30KeV이다.
본 발명 일실시예에 따라, 상기 제 1게이트전극 및 제 2게이트전극의 측면에 제 1절연물질로 이루어지고, 제 1두께를 가지는 제 1사이드월 스페이서들을 형성한다. 상기 제 1사이드월 스페이서들은 본발명에 적용하는 모든 사이드월 스페이서들과 마찬가지로 실리콘 산화막, 실리콘 질화막 또는 실리콘 질산화막 등의 절연물질을 화학기상증착방식(Chemical Vapor Deposition)으로 증착한 후 이를 이방성 식각함으로써 형성된다. 상기 제 1사이드월 스페이서들은 피채널 트랜지스터의 채널영역의 길이를 최적화 하기위해 설계된 두께로 형성된다. 상기 엔과 피채널 트랜지스터들의 각 게이트전극 측면에 형성한 제 1사이드월 스페이서들의 측면에 제거 가능한 제 2사이드월 스페이서들이 형성된다. 이때, 상기 "제거 가능한" 이라는 용어는 본 발명에서는 제 1사이드월 스페이서들같은 하부막은 실질적으로 손상시키지 않으면서, 식각과 같은 특정 수단에 의해 충분히 제거 가능한 사이드월 스페이서라는 것을 의미하기위해 사용된다. 상기 제거 가능한 제 2사이드월 스페이서들은 제 1절연물질과 상이한, 바람직한 식각특성들을 보이는 제 2절연물질로 이루어진다. 상기 제 2절연물질은 제 1절연물질과 다른것이 가장 바람직하다. 상기 제거 가능한 제 2사이드월 스페이서들은 엔채널 트랜지스터의 저농도 도핑영역의 길이를 최적화 하도록 디자인된 제 2두께를 가지도록 형성된다. 상기 제 2절연사이드월 스페이서 또한 실리콘 산화막, 실리콘 질화막 또는 실리콘 질산화막으로 이루어질 수 있고, 제 1절연물질과 다른 식각특성들을 가지는 상이한 물질인것이 바람직하다.
상기 엔채널 트랜지스터의 게이트전극과 그 측면의 제 1 및 제 2사이드월 스페이서들을 마스크로 이용하여 중농도 또는 고농도로 도핑된 도판트들을 형성하기위해 엔형 불순물들이 반도체기판상에 이온 주입된다. 상기 이온주입은 엔채널 트랜지스터의 성능을 최적화 하기위한 투입량과 에너지로 실시되는데, 불순물 농도는 약 5×1014/㎝-2에서 5×1015/㎝-2이고, 에너지는 대략 40KeV에서 60KeV이다.
사이드월 스페이서들을 형성함에 있어서, 이방성 식각은 게이트전극의 하부층의 일부를 잔류시켜 중농도 또는 고농도의 이온주입에 대한 산화막 스크린(screen)의 역할을 하도록 실시될 수 있다. 다른 방법으로, 열 산화 스크린층이 성장될 수 있으나, 본 발명과 공동 계속 출원중인 08/924,360호에 계시된 바와 같이 주입된 불순물들의 과도한 확산을 최소화 하기 위해서 산화막을 기상 증착방식으로 형성하는 것이 바람직하다.
상기와 같이 중농도 또는 고농도로 도핑된 임플란트들을 형성한 다음, 엔채널 트랜지스터의 소스/드레인 영역들을 형성하기 위해 약 1000℃에서 1100℃사이에서, 예를 들어 1050℃, 약 10초에서 45초사이로, 예를 들어 30초간, 처리하는 급속 고온 열처리(RTA) 같은 활성열처리가 실시된다. 본 발명의 효과중의 하나는 엔채널 소스/드레인 영역들을 형성하기 위한 활성열산화 후 까지는 피채널 트랜지스터영역의 반도체기판으로 피형 불순물 이온이 주입되지 않는다는 것이다. 따라서, 일반적인 예들과는 달리 저농도로 도핑된 피채널 임플란트들은 엔채널 트랜지스터의 소스/드레인 영역들을 형성하기위해 필요한 더 심한 활성열처리에도 영향을 받지 않는다.
상기 엔채널 소스/드레인 영역들을 형성하기위한 활성 열처리 후에, 상기 피채널 게이트전극 측면의 제 1사이드월 스페이서들은 그대로 두면서 제 2사이드월 스페이서들은 상기 게이트전극에서 제거된다. 이때, 상기 제 2사이드월 스페이서들의 제거는 일반적으로 습식식각을 통해 실시된다.
상기 피채널 트랜지스터의 게이트전극 및 그에 형성된 제 1사이드월 스페이서들을 마스크로 이용하면서, 엔채널 트랜지스터 영역을 마스크하고, 상기 반도체기판상에 저농도 도핑된 피채널 임플란트들을 형성하기위해 피형 불순물들이 이온주입된다. 그 다음, 상기 피채널 트랜지스터의 게이트전극에 형성된 제 1사이드월 스페이서들의 측면에 제 3절연물질로 이루어지고, 제 3두께를 가지는 제 3사이드월 스페이서들이 증착된다. 상기 엔채널 트랜지스터 영역을 마스킹하면서, 피채널 트랜지스터의 게이트전극과 그 측면에 형성된 제 1사이드월 스페이서들 및 제 3사이드월 스페이서들을 마스크로 이용하여 반도체기판 상에 중농도 또는 고농도로 도핑된 임플란트들을 형성하기 위해 피형 불순물들이 이온주입된다. 상기 제 3사이드월 스페이서의 제 3절연물질 또한 실리콘 산화막, 실리콘 질화막 또는 실리콘 질산화막으로 이루어질 수 있으며, 제 1절연물질과 유사할 수 있다. 상기 제 3사이드월 스페이서의 폭은 엔채널 트랜지스터의 소스/드레인 영역들을 형성한 후 트랜지스터의 피채널에서 저농도로 도핑된 영역의 길이를 최적화 하기위해서 독립적으로 선택되는 이점이 있다.
피채널 분순물들은 피채널 트랜지스터 성능을 최적화 하기위한 투입량과 에너지에서 저농도, 중농도 또는 고농도로 도핑된 임플란트들을 형성하기 위해서 이온주입된다. 예를 들어, 피형 불순물로 저농도 도핑된 임플란트들을 형성하기 위해서 이온주입은 약 5×1013/㎝-2에서 5×1014/㎝-2의 투입량으로, 에너지는 대략 5KeV에서 10KeV로 실시되는 한편, 중농도 또는 고농도로 도핑된 임플란트들을 형성하기 위해서 일반적으로 약 5×1014/㎝-2에서 5×1015/㎝-2의 투입량으로, 에너지는 대략 20eV에서 40KeV로 반도체 기판상에 피형 불순물들이 이온주입된다.
중농도 또는 고농도 피형으로 도핑된 임플란트들을 형성한 다음, 활성열처리는 저농도 피형으로 도핑되고 중농도 또는 고농도로 도핑된 영역들을 구비하는 피채널 트랜지스터의 소스/드레인 영역들을 형성하기위해서 제 2온도에서 실시된다. 상기 저농도 피형 도핑 영역들은 상기 반도체기판의 표면 하부에서 상기 중농도 또는 고농도 피형 도핑 영역들의 제 4깊이보다 얕은 제 3깊이까지 확장한다. 저농도 피형으로 도핑된 영역들의 깊이 즉, 접합깊이(XJ)는 일반적으로 약 600Å에서 약 800Å이다. 피채널 트랜지스터 소스/드레인 영역들의 형성을 위한 활성열처리는 약 900℃에서 약 1000℃, 예를 들어 1000℃,의 온도에서 약 10초 에서 45초, 예를 들어 30초, 동안이다.
본 발명에 따르면, 저농도 도핑된 피채널 임플란트들은 단일 활성 열처리공정에 노출되고, 그로인해 일반적인 실행들과 비교하여 피채널 트랜지스터 소스/드레인 영역들을 형성하기위한 활성 열처리와 마찬가지로 엔채널 트랜지스터 소스/드레인 영역들을 형성하기위한 고온 활성열처리가 가해지는 피채널 트랜지스터에서의 저농도 도핑된 임플란트들의 XJ를 조절한다. 그래서, 동시 계속 출원중인 08/324,960호에서와 같이; 엔채널 트랜지스터에 대한 XJ와 피채널 트랜지스터에 대한 XJ는 독립적으로 맞추어거나 최적화 될 수 있다. 하지만, 본 발명에 따르면, 피채널 트랜지스터와 엔채널 트랜지스터의 완전한 분리는 구조물 중간에 위치하는 제거 가능한 제 2 사이드월 스페이서의 적용함으로써 실시된다. 그래서, 본 발명은 피채널의 채널영역의 길이와 엔채널 트랜지스터의 채널영역의 길이를 완전히 분리할 수 있다.
본 발명의 일실시예는 도 1에서 4에 간략히 도시하는데, 여기서 비슷한 특징을가진 것들은 비슷한 참조숫자로 표기한다. 도 1에대해 언급하면, 게이트 유전막(11)은 도핑된 단결정실리콘 기판(10) 상에 형성되고, 피채널 트랜지스터 영역에 게이트 전극층(20)이 형성되면서, 엔채널 트랜지스터 영역의 상기 게이트 유전막(11) 상부에 도핑된 폴리실리콘 게이트전극(12)이 형성된다(도 3). 그 다음, 엔형 불순물들은 저농도 엔형으로 도핑된 임플란트들을 형성하기 위해, 화살표들(13)에 의해 나타내어지는 것처럼 반도체 기판상에 이온주입된다. 그 다음, 제 1절연 사이드월 스페이서들(20)은 게이트전극(12)의 측면 표면들과 게이트전극(30)의 측면 표면들에 형성된다(도 3). 제 1 절연 사이드월 스페이서들(20)은 실리콘 산화막같은 절연물질로, 피채널 트랜지스터 영역 채널길이의 최적화를 위해 선택된 두께로 형성된다. 그 다음, 제 2사이드월 스페이서들(21)은 도 2에서 보인바와 같이 게이트전극(12)의 제 1사이드월 스페이서(20)에 형성되고, 마찬가지로 게이트전극(30)의 제 1사이드월 스페이서들(20)(미도시)에도 형성된다. 마지막으로 형성되는 엔채널 트랜지스터의 소스/드레인 영역들에서 저농도 도핑영역의 길이를 최적화 하기위해서 제 2사이드월 스페이서들의 두께가 선택된다.
피채널 트랜지스터 영역은 마스크되고, 게이트전극(12)과 그의 제 1(20) 및 제 2(21) 사이드월 스페이서들을 마스크로써 사용하면서 반도체기판 상에 중농도 또는 고농도로 도핑된 임플란트들(23)을 형성하기 위해서 화살표들(22)이 나타내는 바와 같이 반도체기판으로 엔형 불순물들이 주입된다. 그 다음, 엔채널 트랜지스터의 소스/드레인 영역들을 형성하기위해 활성 열공정이 실시된다.
상기 실시예에 따라, 제 2절연 사이드월 스페이서는 제 1절연물질과는 다른 절연물질로 형성된다. 예를 들어, 실리콘 산화막으로 제 1사이드월 스페이서들이 형성되었다면, 제 2사이드월 스페이서(21)를 위한 절연물질은 질화막이다. 엔채널 트랜지스터 소스/드레인 영역들의 활성화 후, 제 2사이드월 스페이서들(21)은 게이트전극(30)의 제 1사이드월 스페이서(20)로부터 제거되는데, 게이트전극(30)의 측면표면들에 실제로 영향을 미치지않도록 제 1사이드월 스페이서들(20)은 그대로 두면서 질산에 의한 습식식각에의해 제거된다. 도 3에 보인바와 같이, 엔채널 트랜지스터 영역은 마스크되고, 게이트전극(30)과 그의 제 1사이드월 스페이서들(20)을 마스크로써 사용하면서 반도체기판 상에 저농도로 도핑된 임플란트들(32)을 형성하기 위해서 화살표들(31)이 나타내는 바와 같이 피채널 불순물들이 이온주입된다.
도 4에 대해 언급하면, 제 3사이드월 스페이서들(40)은 게이트전극(30)의 제 1사이드월 스페이서들(31) 상에 형성된다. 제 1사이드월 스페이서들(20)과 제 3사이드월 스페이서들(40)의 결합된 두께는 마지막으로 형성된 피채널 트랜지스터의 소스/드레인 영역들의 저농도로 도핑된 영역 길이를 독립적으로 결정한다. 제 3사이드월 스페이서들(40)의 폭이 제거가능한 제 2사이드월 스페이서들(21)의 폭에 대해 독립적으로 결정되므로, 엔채널 트랜지스터들의 채널길이는 피채널 트랜지스터의 채널길이에 대해 완전히 독립적으로 최적화된다.
도 4에 도시한 바와 같이, 제 1사이드월 스페이서들(20)의 절연물질과 유사한 절연물질로 이루어질 수 있는 제 3사이드월 스페이서들을 형성 하고, 마스크된 엔채널 트랜지스터를 마스킹하면서, 게이트전극(30)과 그것 상의 제 1사이드월 스페이서들(20) 및 제 3사이드월 스페이서들(24)을 마스크로써 사용하여 반도체기판 상에 중농도 또는 고농도로 도핑된 임플란트들(34)을 형성하기위해 화살표들(33)로 표시된것 처럼 피형 불순물들이 이온주입된다. 그 다음, 피채널 트랜지스터의 소스/드레인 영역들을 형성하기위해 활성열처리가 실시된다.
그러므로, 본 발명은 공동 계속 출원중인 08/924,360호에서 계시한 바와 같이 엔채널 트랜지스터와 피채널 트랜지스터의 XJ를 독립적으로 제어하는 이점들을 주장한다. 부가적으로, 본 발명에 따르면, 구조물 사이의 제 2사이드월 스페이서들(21)(도 2)과 제 3사이드월 스페이서들(40)(도 4)을 적용함으로써 엔채널 트랜지스터의 채널길이와 피채널 트랜지스터의 채널길이는 완전히 분리 되는데, 여기서 제 2사이드월 스페이서들(21)의 폭과 제 3사이드월 스페이서들(40)의 폭은 독립적으로 선택된다. (이온)주입과 활성열공정 조건들은 엔채널 트랜지스터와 피채널 트랜지스터 성능의 독립 최적화를 위해 선택된다.
본 발명은 다양한 종류의 반도체 디바이스들, 특히 0.25㎛ 이하의 서브마이크로의 디자인 특성, 고속 특성들과 향상된 신뢰성을 보이는 고집적 반도체 소자들의 생산에 적용할 수 있다. 본 발명은 비용적 측면에서 효과적이고, 일반적인 공정에 쉽게 통합될 수 있다.
상기 기술한 내용에서 구체적인 물질들, 구조들, 화학제품들, 공정들 등의 다수의 구체적인 세부사항들이 본 발명의 완전한 이해를 제공하기위해 기술되었다. 그러나, 당 업계에서 보통의 기술을가진 사람은 구체적으로 기술되어진 세부사항들에 의존하지 않고서도 본 발명을 실시할 수 있을 것이다. 다른 경우로, 본발명에 대한 불필요한 모호함을 피하기위해, 잘 알려진 공정구성은 세세히 서술하지않았다.
본 발표에서는 본 발명의 바람직한 실시예와 그 융통성에대한 몇가지 예제들만이 보여지고 설명되어진다. 상기 발명은 다양한 다른 조합들과 환경에서 사용 할 수 있고, 여기서 보인 바와 같은 본 발명 개념의 범위안에서 바뀌거나 변경될 수 있다.

Claims (19)

  1. 엔채널 트랜지스터와 피채널 트랜지스터를 구비한 씨모스 반도체 디바이스의 제조 방법에 있어서;
    반도체기판의 표면상에 유전층을 형성하는 과정;
    상기 유전층 상에 도전층을 형성하는 과정;
    상기 엔채널 트랜지스터를 위한 제 1게이트전극과 상기 피채널 트랜지스터를 위한 제 2게이트전극을 각 게이트 전극이 상부 표면 및 측면 표면들을 가지도록 상기 도전막을 패터닝하는 과정;
    상기 제 1게이트전극을 마스크로 이용하면서, 상기 반도체기판 상에 저농도로 도핑된 엔형 임플란트들을 형성하기위해 불순물들을 주입하는 과정;
    상기 제 1게이트 및 제 2게이트 전극들의 상기 측면들에 제 1절연물질로 이루어지고, 제 1두께를 가지는 제 1사이드월 스페이서들을 형성하는 과정;
    상기 제 1게이트 및 제 2게이트 전극들 상의 상기 제 1사이드월 스페이서들에 제 2절연물질로 이루어지고, 제 2두께를 가지는 제 2사이드월을 형성하는 과정;
    상기 제 1게이트전극과 그것 상의 제 1 및 제 2사이드월 스페이서들을 마스크로 이용하여 상기 반도체기판 상에 중농도 또는 고농도로 도핑된 엔형 임플란트들을 형성하기위해 불순물들을 주입하는 과정;
    저농도 엔형 및 중농도 또는 고농도 엔형으로 도핑된 영역들을 포함하는 상기 엔채널 트랜지스터의 소스/드레인영역들을 형성하기 위하여 제 1온도에서의 활성 열처리하여 상기 저농도 엔형 도핑 영역들을 상기 반도체기판의 상기 표면 하부에서 제 1깊이에 이르도록 확장하면서 상기 중농도 또는 고농도 엔형 도핑 영역들을 상기 제 1깊이보다 더 깊은 제 2깊이가 되도록 확장하는 과정;
    상기 제 2게이트전극에서 그것 상의 상기 제 1 사이드월 스페이서들은 그대로 두면서 상기 제 2사이드월 스페이서들을 제거하는 과정;
    상기 제 2게이트전극과 그것 상의 제 1사이드월 스페이서들을 마스크로 이용하면서 상기 반도체기판상에 저농도로 도핑된 피형 임플란트들을 형성하기위해 불순물들을 주입하는 과정;
    상기 제 2게이트전극 상의 상기 제 1사이드월 스페이서들 상에 제 3절연물질로 이루어지고, 제 3두께를 가지는 제 3사이드월 스페이서들을 형성하는 과정;
    상기 제 2게이트전극과 그것 상의 제 1 및 제 3사이드월 스페이서들을 마스크로 이용하여 상기 반도체기판상에 중농도 또는 고농도로 도핑된 피형 임플란트들을 형성하기위해 불순물들을 주입하는 과정; 및
    저농도 피형 및 중농도 또는 고농도 피형으로 도핑된 영역들을 포함하는 상기 피채널 트랜지스터의 소스/드레인영역들 형성하기 위하여 제 2온도에서 활성 열처리하여 상기 저농도 피형 도핑 영역들을 상기 반도체기판의 상기 표면 하부에서 제 3깊이에 이르도록 확장하면서 중농도 또는 고농도 피형 도핑 영역들을 상기 제 3깊이보다 더 깊은 제 4깊이가 되도록 확장하는 과정을 구비한것을 특징으로 하는 방법.
  2. 상기 제 1항에 있어서, 상기 제 1절연물질은 상기 제 2절연물질과 상이한 것을 특징으로 하는 방법.
  3. 상기 제 2항에 있어서, 상기 제 1절연물질은 산화막으로 이루어지고, 상기 제 2절연물질은 질화막으로 이루어지는 것을 특징으로 하는 방법.
  4. 상기 제 3항에 있어서, 상기 제 1절연물질은 실리콘 산화막으로 이루어지고, 상기 제 2절연물질은 실리콘 질화막으로 이루어지는 것을 특징으로하는 방법.
  5. 상기 제 4항에 있어서, 상기 제 1사이드월 스페이서들은 실제 영향이 없도록 그대로 두면서 상기 제 2사이드월 스페이서들을 제거하기 위한 식각을 포함하는 것을 특징으로 하는 방법.
  6. 상기 제 5항에 있어서, 상기 제 2사이드월 스페이서들을 제거하기 위하여 질산을 이용한 습식식각을 포함하는 것을 특징으로하는 방법.
  7. 상기 제 2항에 있어서, 상기 제 1과 제 3절연 물질들은 동일한 것을 특징으로하는 방법.
  8. 상기 제 1항에 있어서, 상기 반도체기판은 단결정 실리콘과 실리콘 산화막을 이용한 유전막으로 이루어진 것을 특징으로 하는 방법.
  9. 상기 제 8항에 있어서, 상기 도전막은 도핑된 폴리실리콘으로 이루어지는 것을 특징으로 하는 방법.
  10. 상기 제 1항에 있어서, 상기 저농도 엔형으로 도핑된 임플란트들을 형성하기 위하여 불순물들을 약 5×1013원자들/㎝-2에서 5×1014원자들/㎝-2의 투입량으로, 약 10KeV에서 30KeV의 에너지로 이온주입하는 것을 포함하는 것을 특징으로 하는 방법.
  11. 상기 제 10항에 있어서, 상기 중농도 또는 고농도 엔형으로 도핑된 임플란트들을 형성하기 위하여 불순물들을 약 5×1014원자들/㎝-2에서 5×1015원자들/㎝-2의 투입량으로, 약 40KeV에서 60KeV의 에너지로 이온주입하는 것을 포함하는 것을 특징으로 하는 방법.
  12. 상기 제 1항에 있어서, 상기 저농도 피형으로 도핑된 임플란트들을 형성하기 위하여 불순물들을 약 5×1013원자들/㎝-2에서 5×1014원자들/㎝-2의 투입량으로, 약 5KeV에서 10KeV의 에너지로 이온주입하는 것을 포함하는 것을 특징으로 하는 방법.
  13. 상기 제 12항에 있어서, 상기 중농도 또는 고농도 엔형으로 도핑된 임플란트들을 형성하기 위하여 불순물들을 약 5×1014원자들/㎝-2에서 5×1015원자들/㎝-2의 투입량으로, 약 20KeV에서 40KeV의 에너지로 이온주입하는 것을 포함하는 것을 특징으로 하는 방법.
  14. 상기 제 1항에 있어서, 상기 사이드월 스페이서들은 절연 물질층을 증착한 후 식각함으로써 형성되는 것을 특징으로 하는 방법.
  15. 상기 제 1항에 있어서, 상기 제 2온도는 상기 제 1온도보다 낮은 것을 특징으로 하는 방법.
  16. 상기 제 15항에 있어서, 상기 제 1온도는 약 1000℃에서 약 1100℃이고, 상기 제 2온도는 약 900℃에서 약 1000℃인 것을 특징으로 하는 방법.
  17. 상기 제 1항에 있어서, 상기 제 1깊이는 약 600Å에서 약 800Å이고, 상기 제 3깊이는 약 600Å에서 약 800Å인것을 특징으로 하는 방법.
  18. 상기 제 1항에 있어서, 상기 제 1, 제 2 그리고 제 3두께들은 상이한 것을 특징으로하는 방법.
  19. 상기 제 18항에 있어서, 상기 제 1두께는 약 300Å에서 약 500Å이고, 상기 제 2두께는 약 300Å에서 약 800Å이며, 상기 제 3두께는 약 500Å에서 약 1500Å인 것을 특징으로 하는 방법.
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