JPS60241256A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPS60241256A
JPS60241256A JP59096462A JP9646284A JPS60241256A JP S60241256 A JPS60241256 A JP S60241256A JP 59096462 A JP59096462 A JP 59096462A JP 9646284 A JP9646284 A JP 9646284A JP S60241256 A JPS60241256 A JP S60241256A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は良好なしきい値（Ｖｔｈ）　対チャンネル長（
Ｌｇ）特性をもつＭＯＳＦＥＴからなる半導体装置およ
びその製造方法に関するものである。
〔背景技術〕
ＭＯＳデバイスの短チヤネル化によりソース。
ドレイン領域間の電界が強くなるため、ホットキャリア
現象によりホットキャリアのゲート酸化膜への注入が行
なわれ、特性劣化が起き、さらには、Ｖｔｈ　ｖｓ　Ｌ
ｇ４？性の劣化も生ずることが問題となっている。これ
を防止するために最近オフセットゲート構造としてソー
ス、ドレイン領域間の電界緩和を図ることが提案されて
いる（雑誌「日経エレクトロニクス別冊マイクロデバイ
セズｊｐ８３など）。
しかしながら、オフセットゲート構造にすると、サイド
ウオールが必要となること、およびサイドウオールの形
成前とサイドウオールの形成後忙夫々イオン打込みを行
なう必要があることにより、従来のオフセットゲート構
造でないものに比べ工程数が増加し、コスト高となる。
また、ＣＭＯＳデバイスにオフセットゲート構造を適用
した場合＆Ｃは工程が更に複雑になる。
ＣＭＯＳデバイスにオフセットゲート構造を適用した場
合には、ＰチャネルＭＱＳＦＥＴ（Ｐ−ＭＯＳＦＥＴ）
とＮチャネルＭＯ８ＦＥＴ（Ｎ−ＭＯＳＦＥＴ）側で夫
々イオン打込み回数力′−１回増えるため、従来のオフ
セットゲート構造を適用しないものに比べ、ホトレジス
トによるマスクも２回増えることになり、サイドウオー
ルの形成工程の追加と併せプロセスがそれだけ複雑とな
りコスト高となる。更に実効チャンネル長力を極端に／
ｈさくなり、■ｔｈ−Ｌｇ　％性が悪くなると（・う問
題が生じることが本発明者によって明らかにされた。
〔発明の目的〕
本発明の目的はしきい値（■１．１）−チャンネル長（
Ｌｇ）％性の良好なものを得ることカーでき、更にＣＭ
ＯＳデバイスに適用してプロセスの簡略化、低コスト化
が可能となる半導体装置を提供すること九ある。
本発明の他の目的はｖｔｈ−Ｌｇ　特性の良好な単極性
ＭＯＳデバイス、ＣＭＯＳデノ（イスを得ることができ
、更に最近提案されて（・るオフセフ）ゲート構造のＭ
ＯＳデバイスよりもプロセスの簡略化、低コスト化が可
能となる半導体装置の製造方法を提案することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は本
明細書の記述および添付図面からあきらかになるであろ
う。
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
すなわち、ゲート電極の両端近傍に不純物層の境界面が
位置するようにソース、ドレイン領域を形成することに
より、ゲート長が短くても実効チャンネル長を大きくと
ることができ、ｖｔｈ−Ｌｇ特性の良好なＭＯＳデバイ
スを得ることができるものである。
またゲート電極の両側面にサイドウオールな形成し、こ
の後不純物イオン打込ろを行ない、前記ゲート電極の両
端近傍に不純物層の境界面が位置するように拡散させて
ソース、ドレイン領域を形成することにより、ゲート長
が短くても実効チャンネル長を太ぎくとることができ、
ｖｔｈ　−Ｌｇ　特性の良好なＭＯＳデバイスを得るこ
とができると共忙最近提案されているオフセットゲート
構造のＭＯＳデバイスよりもプロセスの簡略化、低コス
ト化を図ることができるものである。
〔実施例〕
第１図１ａｌ〜ｌｆｌは本発明をＣＭＯＳデバイス、特
にＰ−ＭＯ８ＦＥＴＩＩｌｌに適用した一実施例である
。
先ず第１図（ａ）に示す如く、Ｎ形シリコン半導体基板
１上にＰウェル２とＮウェル３を形成し、更にフィール
ド酸化膜４を形成して素子形成領域を形成すると共忙こ
の領域上に薄いシリコン酸化膜であるゲート酸化膜５を
形成する。そのゲート酸化膜５上に例えばＣＶＤ法によ
り多結晶シリコン層７を形成し、かつこれＫりんなどの
不純物をドープさせて低抵抗化させる。その上にＣＶＤ
法によってりんシリケートガラス（Ｐ　Ｓ　Ｇ）膜６を
形成する。次にホトレジストを利用した周知のホトリン
グラフィ工程により前記ＰＳＧ膜６、多結晶シリコン層
７をホトエツチング（パターニング）シ、ＰＳＧ膜６で
マスクされた多結晶シリコン層７で構成されるゲート電
極８を図示の如く形成する。
この後第２図１ｂ）Ｋ示す如くホトエツチング工程によ
りＰ−ＭＯＳＦＥＴの形成領域（Ｎ−ＭＯＳＦＥＴの形
成領域以外の領域をレジスト１４でマスクして、Ｎ−Ｍ
ＯＳＦＥＴの形成領域にたとえばＰ（りん）のイオン打
込みを行ない、浅い低濃度のＮ一層１５を形成する。そ
してレジスト１４をはく離する。
次に第２図１ｃｌに示す如く、全面にＣＶＤ法によりＳ
ｉｎ、膜１６を形成し、その後ＣＨＦ、を使用した反応
性イオンエツチング（ＲＩＥ）によりＳｊＯ。
膜１６を全面エツチングすれば、図示の如＜　５＋０２
膜１６はゲート電極８０両側面にサイドウオール１６−
ａとして残される。
そして第２図［ｄｌ　Ｉｃ示すようにホトエッチングエ
程によりＰ−ＭＯＳＦＥＴの形成領域（Ｎウェル３側）
上をレジスト１７でマスクしてＮ−ＭＯＳＦＥＴの形成
領域（Ｐウェル２）上にＡｓ　（ヒ素）のイオン打込み
を行ない、深い高濃度のＮ＋層１８を形成する。そして
この後レジスト１７をはく離する。
以上のようにしてＰウェル２側にオフセットゲート構造
としたソース領域、ドレイン領域１９゜２０を有するＮ
−ＭＯＳＦＥＴが形成される。
次に第２図１ｅｌに示す如（、ホトエツチング工程によ
りＮ９モル３側以外の全面をレジスト２１でマスクする
。そしてＮウェル３側のサイドウオール１６ａをマスク
としてＢ（ホウ素）のイオン打込ろを行なって深い高濃
度のＰ＋層２２を形成する。この場合Ｂ（ホウ素）は拡
散速度が速いため、このＰ＋拡散層２２の境界面はゲー
ト電極８０下部圧まで入り込むことになる。そしてオフ
セットゲート構造と同様の機能（電界緩和効果）を有す
るソース領域、ドレイン領域２３．２４が形成される。
この後レジストλ１をはく離して第２図げ）以上から、
このＣＭＯＳデバイスを構成するＮ−ＭＯＳＦＥＴのソ
ース、ドレイン領域１９．２０を浅いＮ一層１５と深い
Ｎ＋層１８からなるオフセットゲート構造としたことに
より、短チャンネル化してもソース、ドレイン間の電界
緩和効果を得ることができ、ホットキャリア現象による
特性劣化を防止できる。従°ろて高耐圧のＮ−ＭＯＳＦ
ＥＴを形成できる。
また、ＣＭＯＳデバイスを構成する他方のＰ−ＭＯＳＦ
ＥＴのソース、ドレイン領域２３．２４を、サイドウオ
ール１６ａの形成後にイオン打込みによるＰ＋拡散層２
２として形成し、そのＰ＋゛拡゛散層２２の先端の境界
面はゲート電極８の下部にまで入り込むようにしたもの
である。従って、ゲート長を短くしても、サイドウオー
ル１６ａの膜厚を大きくとれば実効チャンネル長を太ぎ
くとることができるので、良好な■ｔｈ−Ｌｇ特性を有
するＰ−ＭＯＳＦＥＴを得ることができる。更にこの場
合、Ｐ−ＭＯＳＦＥＴを第１図の如くオフセットゲート
構造とした場合のソース、ドレイン領域を形成するＰ一
層とＰ＋層の不純物濃度対深さの特性が、夫々深さ先端
の方において差異がきわめて少な（１ことおよびイオン
打込みに用いられるＢ（はう素）の拡散速度が速いこと
のため、Ｐ−ＭＯＳＦＥＴをオフセットゲート構造とせ
ず、−挙に本実施例の如くＰ一層を形成せずＰ＋拡散層
２２で代替できることになる。よって本実施例のＰ−Ｍ
ＯＳＦＥＴはオフセットゲート構造の第１図のＰ−ＭＯ
ＳＦＥＴと実質的に同様の効果、即ち電界緩和効果を得
ることができる。このように本実施例１７）Ｐ−ＭＯ８
ＦＥＴＦ！良好す■ｔｈ−Ｌｇ特性と電界緩和効果を得
ることができる。
このよう忙本発明は上記ＣＭＯＳデバイスを構成するＰ
−ＭＯＳＦＥＴに適用したもので、Ｐ−ＭＯＳＦＥＴと
して前述したようにオフセットゲート構造のものでは得
られない、良好なりｔｈ−Ｌｇ特性をもつものを得るこ
とができる。
また上記実施例のＣＭＯＳデバイスは、最近提案されて
いる第１図のオフセットゲート構造のＣＭＯＳデバイス
に比べて製造プロセス上ホトエツチング工程を１工程減
らすことができ、このプロセスの簡略化層より低コスト
にできる。しかもこのＣＭＯＳデバイスは良好なり１ｈ
−Ｌｇ％性をもつＰ−ＭＯＳＦＥＴを有することになる
。
〔効　果〕
ｏｕケ−）長を短くしても、ソース、ドレイン領域を形
成する不純物層の境界面の位置をゲート電極の両端近傍
の適度な位置にとることにより、実効チャンネル長を大
きくとることができ、従って良好な■ｔｈ−Ｌｇ特性を
得ることができる。特忙ゲート長を短（してもサイドウ
オールの膜厚を調整する（太き（とる）ことによりソー
ス、ドレイン領域を形成する拡散層よる不純物層の境界
面をゲート電極の両端近傍の適当な位置に調整し、実効
チャンネル長を大きくとることができるので、良好なり
ｔｈ−Ｌｇ　％−性を得ることができる。
（２）本発明をＰ−ＭＯ８ＦＥＴＫ適用した場合には、
上記（１）の効果の他に丈に前述した電界緩和効果を得
ることができる。この両効果はオフセットゲート構造で
は得ることができず、しかもオフセットゲート構造プロ
セスよりも簡単なプロセスで済ろ、コスト安にできる。
（３）上記（２）から判るように最近提案されているオ
フセットゲート構造のＣＭＯＳデバイスのＰ−ＭＯＳＦ
ＥＴに適用してプロセスの簡単化、低コスト化が可能と
なる。
＋４１　ＣＭＯＳデバイスを構成するＮ−ＭＯＳＦＥＴ
とＰ−ＭＯＳＦＥＴの両方に本発明を適用すると、簡単
なプロセスでかつ低コストで両方共■ｔｈ−Ｌｇ％性の
良好なものが得られる。
以上本発明者によってなされた発明を実施例にもとづき
具体重層説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば第１図のＣＭ
ＯＳデバイスを構成するＮ−ＭＯＳＦＥＴの方に本発明
を適用すると、Ｐ−ＭＯＳＦＥＴの方はオフセットゲー
ト構造によりソース、ドレイン間の電界緩和効果が得ら
れ高耐圧のトランジスタが形成でき、Ｎ−ＭＯＳＦＥＴ
の方は前述した電界緩和効果が得られないが良好なＶｔ
、　−Ｌｇ特性が得られる。この場合、Ｎ−ＭＯＳＦＥ
Ｔの方では電界緩和効果が得られないのは、オフセット
ゲート構造の場合のＮ一層とＮ＋層の不純物濃度対深さ
の特性が夫々全く異なり、このためＮ一層をＮ＋層で代
替できないからである。またＣＭＯＳデバイスを構成す
るＰ−ＭＯ８′！ＥＴ　、Ｎ−ＭＯＳＦＥＴの双方に本
発明を適用して本実施例のＰ−ＭＯＳＦＥＴの如くソー
ス。
ドレイン領域を形成すると、Ｐ−ＭＯＳＦＥＴの方は前
述の電界緩和効果と良好なＶｔｈ−Ｌｇ特性が得られ、
Ｎ−ＭＯＳＦＥＴの方は電界緩和効果が得られないが良
好な■ｔｈ−Ｌｇ　特性がｌれることはいうまでもない
。
〔利用分野〕
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＣＭＯＳデバイスに
適用した場合について説明したが、それに限定されるも
のではなく、単極性ＭＯ８ＦＥＴを有する一般の半導体
装置に適用できる。
【図面の簡単な説明】
第１図１ａｌ〜ｌｆ）は本発明を適用したＣＭＯＳデバ
イスの製造方法の一実施例を示す工程断面図である。 ８・・・ゲート電極、１６ａ・・・サイドウオール、２
２・・・Ｐ＋層（Ｐ＋拡散層）、２３・・ソース領域、
２４・・・ドレイン領域。 第　１　図

Claims (1)

  1. 【特許請求の範囲】 １、ゲート電極の両端近傍に不純物層の境界面が位置す
    るようにソース、ドレイン領域を形成してなることを特
    徴とする半導体装置。 ２　相補型ＭＯＳデバイスを構成する少なくとも一方の
    ＭＯ８型電界効果トランジスタの形成忙適用してなる特
    許請求の範囲第１項記載の半導体装置。 ８、ゲート電極の両側面にサイドウオールを形成し、こ
    の後不純物イオン打込みを行ない、前記ゲート電極の両
    端近傍に不純物層の境界面が位置するように拡散させて
    ソース、ドレイン領域を形成したことを特徴とする半導
    体装置の製造方法。 ４、相補形ＭＯＳデバイスを構成する少なくとも一方の
    ＭＯ８型電界効果トランジスタの形成に適用してなる特
    許請求の範囲第３項記載の半導体装置の製造方法。
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