KR930003456B1 - Misfet로 구성되는 반도체 장치의 제조방법 - Google Patents

Misfet로 구성되는 반도체 장치의 제조방법 Download PDF

Info

Publication number
KR930003456B1
KR930003456B1 KR1019850003089A KR850003089A KR930003456B1 KR 930003456 B1 KR930003456 B1 KR 930003456B1 KR 1019850003089 A KR1019850003089 A KR 1019850003089A KR 850003089 A KR850003089 A KR 850003089A KR 930003456 B1 KR930003456 B1 KR 930003456B1
Authority
KR
South Korea
Prior art keywords
region
semiconductor
channel misfet
forming
gate electrode
Prior art date
Application number
KR1019850003089A
Other languages
English (en)
Other versions
KR850008057A (ko
Inventor
미쓰마사 고야나기
Original Assignee
가부시끼가이샤 히다찌세이사꾸쇼
미다 가쓰시게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 히다찌세이사꾸쇼, 미다 가쓰시게 filed Critical 가부시끼가이샤 히다찌세이사꾸쇼
Publication of KR850008057A publication Critical patent/KR850008057A/ko
Application granted granted Critical
Publication of KR930003456B1 publication Critical patent/KR930003456B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

내용 없음.

Description

MISFET로 구성되는 반도체 장치의 제조방법
제 1a 내지 제 1f도는 본 발명을 적용한 CMOS디바이스의 제조방법의 1실시예를 도시한 공정 단면도.
본 발명은 양호한 스렛쉬 홀드(threshold) 전압(Vth)대 채널길이(channel length)특성을 갖는 MISFET로 구성되는 반도체 장치와 그 제조방법에 관한 것이다.
MOS디바이스(device)에 있어서 채널 길이를 짧게 하므로서 소오스(source)와 드레인(drain)영역 사이의 전계(electric field)가 강하여지기 때문에 핫트 캐리어(hot carrier)가 게이트(gate)의 산화막에 주입되게 되고, 이 결과 특성이 열화되고 나아가서 Vth대 Lg특성의 열화도 일어나는 것이 문제로 되고 있다. 이것을 방지하게 위해서 Lightly Doped Drain(LDD)구조에 의하여 소오스, 드레인 영역 사이의 전계를 완화시키고저 하는 것이 제안되어 있다.(잡지 "日經엘렉트로닉스" 별책 "마이크로 디바이스 p38등).
LDD구조로 하게 되면 사이드 월(side wall)이 필요하게 되고 또 사이드 월을 형성하기 전과 사이드 월을 형성한 후에 각각 이온 주입(ion implantation)을 할 필요가 있기 때문에 LDD구조를 적용하였을 경우에는 공정이 더욱 복잡해진다.
CMOS디바이스에다 LOD구조를 적용하였을 경우에는 P채널 MOSFET(Metel Oxide Semiconductor Field Effetct Transistor ; P-MOSFET)와 N채널 MOSFET(N-MOSFET)측에서 각각 이온 주입회수가 1회 증가한다. 이것 때문에 종래의 LDD구조를 적용하지 아니한 것에 비하여 포토레지스트 마스크(photorist mask)도 2회 증가하게 된다. 사이드 월의 형성 공정의 추가와 합쳐서 공정이 그만큼 복잡하게 되고 비용도 많아진다. 또한 실효 채널 길이가 극단적으로 작아져서 Vth- Lg특성이 나빠지게 된다는 문제가 발생하는 것을 본 발명인에 의하여 명백하게 되었다.
본 발명의 목적은 스렛쉬 홀드 전압 (Vth)-채널길이(Lg)특성이 양호한 것을 얻을 수가 있고 또 CMOS디바이스에 적용하여 공정을 간략화하고 비용을 적게 하는 것이 가능한 반도체 장치와 그의 제조 방법을 제공하는데 있다.
본 발명의 상기와 같은 목적과 기타의 목적 그리고 새로운 특징은 본 명세서의 설명과 첨부된 도면에 의하여 명백하게 될 것이다.
본 출원에 있어서 공개되는 발명 중에서 대표적인 것의 개략을 설명하면 다음과 같다.
즉 게이트 전극의 양쪽끝 근방에 반도체층의 접합이 위치하도록 소오스, 드레인 영역을 형성하므로서, 게이트 길이가 짧더라도 실효 채널 길이를 크게 잡을 수가 있고, Vth- Lg특성이 양호한 MOS디바이스를 얻을 수가 있는 것이다.
또 게이트 전극의 양쪽면에 사이드 월을 형성한 후에 불순물의 이온주입을 하므로서 소오스, 드레인 영역을 형성한다. 이에 의하여 CMOS 디바이스 제조 과정의 간략화와 제조 비용의 저감을 도모할 수가 있다.
제1a도∼제1f도는 본 발명을 CMOS디바이스에 적용시킨 1실시예이다.
우선 제 1a도에 도시한 것 것과 같이 주지의 방법에 의하여 N형 실리콘 반도체 기판 1의 위에다 N형의 웰(well) 3을 형성하고 뒤이어서 P형 웰 2를 형성한다. 기판 1은 5×1014/cm3의 불순물 농도이고, P형 웰 2는 이온 주입된 보론(boron ; 붕소)을 드라이브 인(drive in) 확산하여 2×1016/cm3의 불순물 농도이고, N형 웰 3은 이온 주입된 인(燐 ) 또는 비소(婢素)를 드라이브 인 확산을 하여 4×1016/cm3의 불순물 농도를 갖고 있다. 그리고 기판 1로서 P형의 실리콘 단결정(單結晶)을 사용하여도 좋으며 그의 불순물 농도는 1.5×1015/cm3하면 된다. 또한 제1a도에 도시한 것과 같이 기판 1의 열산화에 의하여 피일드(field)산화막 4를 형성하여 소자를 형성할 영역을 규정(規定)한다. 그리고 P형 웰 2내의 피일드 산화막 4의 아래에다 P+형의 채넬 스톱퍼(channel stopper)를 형성하여도 좋다. 소자의 형성 영역위의 기판 1의 열산화에 의하여 얇은 실리콘 산화막인 게이트 산화막 5를 형성한다. 게이트 산화막 5의 위에다가 예를들면 CVD(Chemical Vapor Deposition)법에 의하여 다결정 실리콘층 7을 형성하고 또 여기에다 인등의 불순물을 고농도로 도오프(dope)시켜서 저항을 낮아지게 한다. 그 위에다가 CVD법에 의하여 인 실리케이트 유리(phospho silicate glass ; PSG)막 6을 형성한다. 다음에 포토레지스트(photo-resist)를 이용한 주지의 포토리조그래피(photolithography)공정에 의하여 상기 PSG막 6과 다결정 실리콘층 7을 엣칭(패턴잉)하여서, PSG막 6으로 그 위쪽면이 마스크된 다결정 실리콘층 7로 구성되어 있는 게이트 전극 8을 도시한 것과 같이 형성한다.
그후에 제1b도에 도시한 것과 같이 P-MOSFET의 형성 영역(N-MOSFET의 형성 영역이외의 영역을 레지스트 14로 마스크하여 N-MOSFET의 형성 영역에다가 예를들면 P(인)의 이온 주입을 도오즈(dose)량이 1×1013/cm, 60KeV의 에너지로 주입하여서 얕은 농도의 이온 주입층 15를 형성한다. 레지스트 14를 벗겨버린 후에 어닐링(annealing)에 의하여 표면 농도가 1×1018/cm3정도의 N-층 15가 되게 한다.
다음에 제1c도에 도시한 것과 같이 기판 위의 전체 면에 CVD법에 의하여 SiO2막 16을 형성하고, 그후에 CHF3깨스를 사용하는 반응성 이온 엣칭(Reactive Ion Etching ; RIE)에 의하여 SiO2막 16을 전체면의 엣칭을 하다. 이 결과 도시한 것과 같이 SiO2막 16은 게이트 전극 8의 양쪽 측면에 사이드 월 16a로서 남아 있게 된다.
그리고 제1d도에 도시한 것과 같이 포토 엣칭(photo etching)공정에 의하여 P-MOSFET의 형성 영역(N형 웰 3)위를 레지스트 17로 마스크하여서 N-MOSFET의 형성영역(P형 웰 2)위에다 As(비소)의 이온 주입을, 도오즈량이 7×1015/cm2, 100KeV의 에너지로 주입하여 깊은 고농도의 이온 주입층 18을 형성한다. 레지스트 17을 벗겨버린 후에 어닐링에 의하여 표면 농도가 8×1020cm3인 N+층18을 형성한다.
이상과 같이 하여서 P형 웰 2측에 LDD구조로 된 소오스 영역, 드레인 영역 19,20을 갖는 N-MOSFET가 형성된다.
다음에 제 1e도에 도시한 것과 같이 N형 웰 3측이외의 전체면을 레지스트 21로 마스크한다. 그리고 N형 웰 3측의 사이드 월 16a를 마스크로 사용해서 B(붕소)의 이온주입을, 도오즈량이 2×1015/cm2, 25KeV의 에너지로 주입하여서 깊은 고농도의 이온 주입층 22를 형성한다. 레지스트 21을 벗겨버린 후에 어닐링에 의하여 표면 농도가 3×1025/cm2때문에 이 P-층 22를 형성한다. 이 어닐링에 의하여 B(붕소)는 확산속도가 빠르기 때문에 이 P+층 22의 경계면(境界面)은 제 1f 도에 도시한 것과 같이 게이트 전극 8의 아래측 부분까지 들어가게 된다. 그리고 LDD구조와 마찬가지의 전계를 완화하는 효과가 있는 한겹의 소오스 영역, 드레인 영역 23,24가 형성된다.
이상과 같이 본 CMOS디바이스를 구성하는 N-MOSFET의 소오스, 드레인 영역 19,20을 얕은 N-층 15와, 깊은 N+층 18로 구성되는 오프셋트 게이트(offset gate)구조로 하므로서 채널을 짧게 하여도 소오스, 드레인 사이의 전개를 완화할 수가 있고 핫트 캐리어에 의한 특성의 열화를 방지할 수 있다. 따라서 내압(耐壓)이 높은 N-MOSFET를 형성할 수 있다.
그리고 CMOS디바이스를 구성하는 다른쪽의 P-MOSFET의 소오스, 드레인 영역 23,24를 사이드 월 16a의 형성후에 이온 주입에 의한 한겹의 P+층 22(한겹의 드레인 구조)로서 형성하고 그 P+층 22의 앞쪽끝의 경계면은 게이트 전극 8의 아래축 부분까지 들어가게 한 것이다. 따라서 게이트 길이를 짧게 하여도 사이드 월 16a의 막의 두께를 크게 잡으면 실효 채널 길이를 크게 할 수가 있기 때문에 양호한 Vth-Lg특성을 갖는 P-MOSFET를 얻을 수가 있다. 또한 P-MOSFET를 LDD구조로 하였을 경우의 소오스, 드레인 영역을 형성하는 P-층과 P+층의 불순물 농도가 각각의 층의 앞쪽 끝부분에 있어서 그 차이가 대단히 적게 되는것, 그리고 붕소의 확산 속도가 빠른 것에 착안해서 P-MOSFET를 LDD구조로 하지 않고 단번에 본 실시예와 같이 P-층이 없는 P+층 22만의 구조(한겹의 드레인 구조)로 대치하고 있다. 그러므로 본 실시예의 P-MOSFET는 LDD구조의 P-MOSFET와 실질적으로 마찬가지의 효과 즉 전계 완화 효과를 얻을 수가 있다. 이와 같이 본 실시예의 P-MOSFET는 양호한 Vth-Lg특성과 전계 완화효과를 얻을 수가 있다.
이와 같이 본 발명은 P-MOSFET로서 상술한 바와 같이 LDD구조의 것에서는 얻을 수 없는 양호한 Vth-Lg특성을 갖는 것을 얻을 수가 있다.
그리고 상기 실시예의 CMOS디바이스는 P채널과 N채널의 양쪽의 MOSFET를 LDD구조로 한 CMOS디바이스에 비하여 제조과정에 있어서 포토 리조그래피 공정을 1공정 줄일 수가 있고 이 공정의 간략화에 의하여 제조 비용을 저감할 수가 있다. 게다가 본 CMOS디바이스는 양호한 Vth-Lg특성을 갖는 P-MOSFET를 갖게 된다.
본 발명에 의하면 다음과 같은 효과가 얻어진다.
(1) N-MOSFET와 P-MOSFET가 있는 CMOS디바이스에다 본 발명을 적용하게 되면 간단한 제조과정에다, 적은 비용으로 N-MOSFET와 P=MOSFET 모두 Vth-Lg특성이 양호한 것을 얻을 수가 있다.
(2) 게이트 길이를 짧게 하여도 소오소, 드레인 영역을 형성하는 접합의 위치를 게이트 전극의 양쪽끝 근방의 적합한 위치에다 자리잡게 하므로서 실효 채널 길이를 크게 할 수가 있고 따라서 양호한 Vth-Lg특성을 얻을 수가 있다. 특히 게이트 길이를 짧게 하여도 사이드 월의 막의 두께를 조정(크게 한다)하므로서 소오스, 드레인 영역을 형성하는 확산에 의한 불순물 층의 경계면을 게이트 전극의 양쪽끝 근방의 적절한 위치에 오게 조정하여 실효 채널 길이를 크게 취할 수 있으므로 양호한 Vth-Lg특성을 얻을 수가 있다.
(3) 본 발명을 P-MOSFET에 적용하였을 경우에는 상기 (1)의 효과 이외에 또 상술한 전계의 완화 효과를 얻을 수가 있다. 이것은 LDD구조의 P-MOSFET에서는 얻을 수 없는 일이며 게다가 P-MOSFET를 LDD구조로 하는 것보다도 간단한 과정으로 끝나기 때문에 비용을 저감하는 것이 가능하다.
(4) 상기의 설명에서 알 수있는 바와 같이 사이드 월을 같는 CMOS디바이스의 P-MOSFET에 적용하여서 공정의 간단화와 비용을 적게하는 것이 가능하다.
이상 본 발명인에 의하여 이루어진 발명을 실시예에 따라 구체적으로 설명하였지만 본 발명은 상기 실시예에 한정되는 것이 아니고 그 요지를 벗어나지 않는범위에서 여러가지 변경이 가능한 것은 물론이다.
예를들면 게이트 전극은 백금, 또는 고융점의 금속, 또는 이들의 실리싸이드(silicide), 또는 다결정 실리콘의 위에다가 백금 또는 고융점의 금속 또는 이들의 실리싸이드를 형성한 폴리싸이드(polyside)구조로 하여도 좋다.
그리고 게이트 절연막은 산화 실리콘막 뿐만 아니라 다른 절연막(실리콘 질화막 또는 이들을 겹친막)이라도 좋다. 본 발명은 MIS(Metal Insulator Semiconductor)FET에도 적용할 수 있다.
그리고 마스크 재료로서 레지스트 대신에 2산화 실리콘막이나 실리콘 질화막을 사용하여도 좋다.
또 사이드 월은 다른 절연재료 예를들면 실리콘 질화물 등으로 형성하여도 좋고 2산화 실리콘막과 실리콘 질화막을 조합시켜서(겹쳐서) 형성하여도 좋다.
또, PSG막 6은 형성하지 않아도 좋다.
그리고 웰 영역은 기판과 동일한 도전형인 한쪽의 웰 영역은 형성하지 않아도 좋다. 또한 기판의 도전형은 N형이든 P형이든 좋다.
그리고 소자 사이의 분리방법은 피일드 산화막 대신에 다른 방법 예를들면 기판에다 반응성 이온 엣칭(RIE)등으로 형성한 골에다 절연물을 매입( 埋 T1 )시킨 구조를 사용하여도 좋다.
그리고 소오스, 드레인 영역에 있어서 사이드 월로 덮혀 있지 않은 영역의 표면에다 백금 또는 고융점 금속의 실리싸이드 층을 얇게 형성하는 것도 가능하다.

Claims (25)

  1. 반도체 기판(1)내에 각각 P형 도전형을 갖는 제 1 의 반도체 영역과 N형 도전형을 갖는 제 2 의 반도체 영역에 형성된 LDD구조의 각각의 소오스와 드레인 영역을 갖는 N채널 MISFET와 각각의 단일 영역의 소오스와 드레인 영역을 갖는 P채널 MISFET를 갖는 반도체 장치의 제조방법에 있어서, (a) 각 N채널 MISFET의 게이트 전극(8)이 상기 반도체 기판내의 제 1 의 반도체 영역(2)위에 형성되고, 각 P채널 MISFET의 게이트 전극(8)이 상기 반도체 기판내의 제 2 의 반도체 영역(2)위에 형성되며, 각각의 상기 게이트 전극이 2개의 측면을 갖도록, 상기 N채널 MISFET와 P채널 MISFET의 각각에 대한 게이트 전극(8)을 형성하는 공정, (b) 상기 게이트 전극을 마스크로 사용하여 상기 N채널 MISFET가 형성될 제 1 의 반도체 영역으로 N형 불순물을 도입하여 제 1 의 영역(15)를 형성하는 공정, (c) 상기 N채널 MISFET와 상기 P채널 MISFET의 각각의 상기 게이트 전극의 각 측면상에 사이드 월 절연체(16a)를 형성하는 공정, (d) N채널 MISFET의 각각의 상기 게이트 전극의 양측면에서, 그 깊이가 상기 제 1의 영역보다 깊고, 그 불순물 농도가 상기 제 1 의 영역(15)보다 높으며, 상기 제 1 의 영역과 함께 상기 N채널 MISFET의 소오스 영여과 드레인 영역(19,20)을 형성하는 제 2 영역(18)을 형성하고, 상기 제 1 의 영역(15)와 상기 제 2 의 영역(18)이 상기 LDD구조를 형성하도록, 상기 게이트 전극(8)과 상기 사이드 월 절연체(16a)를 마스크로 사용하여 상기 N채널 MISFET가 형성될 제 1 의 반도체 영역으로 N형 불순물을 도입하여 제 2의 영역을 형성하는 공정, (e) P채널 MISFET의 각각의 상기 게이트 전극의 양측면에서, 그 끝이 상기 게이트 전극의 아래에 위치하도록 형성되고, 각각의 상기 P채널 MISFET의 소오스 영역과 드레인 영역(23,24)를 형성하는 제 3 의 단일 P형 영역(22)를 형성하는 것에 의해, 상기 P채널 MISFET의 소오스 영역과 드레인 영역이 상기 게이트전극과 사이드 월 절연체(16a)를 마스크로서 사용하여 형성된 단일 P형 영역이 되도록, 상기 게이트 전극과 상기 사이드 월 절연체를 마스크로 사용하여 상기 P채널 MISFET가 형성될 제 2 의 반도체 영역으로 P형 불순물을 도입하여 제 3 의 단일 P형 영역(22)를 형성하는 공정을 포함하는 반도체 장치의 제조방법.
  2. 특허청구의 범위 제 1 항에 있어서, 각각의 상기 제3의 영역(22)의 끝은 상기 게이트 전극(8)아래의 상기 반도체 기판내에 위치하는 반도체 장치의 제조방법.
  3. 특허청구의 범위 제 1 항에 있어서, 상기 제 3 의 영역(22)를 형성하기 위한 불순물은 붕소 이온인 반도체 장치의 제조방법.
  4. 특허청구의 범위 제 3 항에 있어서, 상기 제 3 의 영역(22)는 상기 제 2 의 반도체 영역(3)으로 상기 붕소 이온을 주입하고 어닐링하여 형성되는 반도체 장치의 제조방법.
  5. 특허청구의 범위 제 1 항에 있어서, 상기 제 3 의 영역(22)는 상기 제 2 의 반도체영역(3)으로 상기 불순물을 주입하고 어닐링하여 형성되는 반도체 장치의 제조방법.
  6. 특허청구의 범위 제 1 항에 있어서, 상기 제 1 의 영역(2)을 형성하기 위한 불순물은 인 이온인 반도체 장치의 제조방법.
  7. 특허청구의 범위 제 1 항에 있어서, 상기 제 2 의 영역(3)을 형성하기 위한 불순물은 비소 이온인 반도체 장치의 제조방법.
  8. 특허청구의 범위 제 1 항에 있어서, 제 1 및 제 2 의 반도체 영역(2,3)은 각각 p형 도전형과 N형 도전형의 웰 영역인 반도체 장치의 제조방법.
  9. 특허청구의 범위 제 1 항에 있어서, 각각의 게이트전극(8)의 각 측면에 사이드 월 절연체(16a)를 형성하는 공정은 상기 반도체 기판위와 그 양측면을 가지고 있는 상기 게이트 전극(8)위에 절연층(6)을 형성하는 부공정과 사이드 월 절연체가 N채널 MOSFET와 P채널 M-SFET의 각각의 상기 게이트 전극의 각각의 측면상에 있도록 반응성 이온 엣칭에 의해 상기 절연층을 엣칭하는 부공정으로 되는 반도체 장치의 제조방법.
  10. 특허청구의 범위 제 9 항에 있어서, 상기 절연층(6)은 CVD법에 의해 형성된 실리콘 산화층인 반도체 장치의 제조방법
  11. 특허청구의 범위 제 9 항에 있어서, 상기 제 1 의 영역(2)는 상기 게이트 전극을 마스크로 사용하여 N채널 MISFET의 각각의 상기 게이트 전극의 각각의 측면에 N형 불순물을 도입하여 형성되는 반도체 장치의 제조방법.
  12. 특허청구의 범위 제 11 항에 있어서, 상기 제 3 의 영역(22)를 형성하기 위한 P형 불순물은 붕소 이온인 반도체 장치의 제조방법.
  13. 특허청구의 범위 제 9 항에 있어서, 상기 제 3의 영역 (22)를 형성하기 위한 P형 불순물은 붕소이온인 반도체 장치의 제조방법.
  14. 특허청구의 범위 제 13 항에 있어서, 상기 P채널 MISFET의 각각의 상기 게이트 전극의 양측면에 제 3 의 단일 P형 영역(22)를 형성하기 위한 공정은 상기 소오스 영역과 드레인 영역의 끝이 제 2 의 반도체 영역내에서 게이트 전극의 아래에 위치하도록 붕소 불순물을 도입하는 공정과 그 다음의 어닐링 공정으로 되는 반도체 장치의 제조방법.
  15. 특허청구의 범위 제 1 항에 있어서, 상기 P채널 MISFET의 각각의 상기 게이트 전극의 양측면에 제 3 의 단일 P형 영역(22)를 형성하기 위한 공정은 상기 소오스 영역과 드레인 영역의 끝이 제 2 의 반도체 영역내에서 게이트 전극의 아래에 위치하도록 P형 불순물을 도입하는 공정과 그 다음의 어닐링 공정으로 되는 반도체 장치의 제조방법.
  16. 특허청구의 범위 제15항에 있어서, 상기 제 3 의 영역(22)를 형성하기 위한 P형 불순물은 붕소 이온인 반도체 장치의 제조방법.
  17. 특허청구의 범위 제 1 항에 있어서, 상기 제 1 의 반도체 영역(2)와 상기 제 2 의 반도체 영역(3)은 상기 반도체 기판내에서 서로 인접하고 있는 반도체 장치의 제조 방법.
  18. 특허청구의 범위 제17항에 있어서, 분리 영역이 상기 제 1 및 제 2 의 반도체 영역(2,3)사이에 마련되어, 상기 제 1 의 반도체 영역내에 형성된 N채널 MISFET와 상기 제 2 의 반도체 영역내에 형성된 P채널 MISFET가 분리되는 반도체 장치의 제조방법.
  19. 특허청구의 범위 제 18항에 있어서, 상기 분리 영역은 반도체 기판 위에 마련된 피일드 산화 영역인 반도체 장치의 제조방법.
  20. 특허청구의 범위 제 18항에 있어서, 상기 제 1 의 반도체 영역(2)내에 형성된 상기 N채널 MISFET와 상기 제 2 의 반도체 영역(3)내에 형성된 상기 P채널 MISFET는 함께 상기 반도체 장치의 CMOS구조를 형성하는 것에 의해 CMOS반도체 장치가 마련되는 반도체 장치의 제조방법.
  21. 특허청구의 범위 제20항에 있어서, 상기 P채널 MISFET의 각각의 상기 게이트 전극의 양측면에 제 3 의 단일 P형 영역(22)를 형성하기 위한 공정은 상기 소오스 영역과 드레인 영역의 끝이 제 2 의 반도체 영역내에서 게이트 전극의 아래에 위치하도록 P형 불순물을 도입하는 공정과 그 다음의 어닐링 공정으로 되는 반도체 장치의 제조방법.
  22. 특허청구의 범위 제 21항에 있어서, 상기 제 3의 영역(22)를 형성하기 위한 P형 불순물은 붕소이온인 반도체 장치의 제조방법.
  23. 특허청구의 범위 제 1 항에 있어서, 상기 제 1 의 반도체 영역(2)내에 형성된 상기 N채널 MISSFET와 상기 제 2 의 반도체 영역(3)내에 형성된 상기 P채널 MISFET는 함께 상기 반도체 장치의 CMOS구조를 형성하는 것에 의해 CMOS반도체 장치가 마련되는 반도체 장치의 제조방법.
  24. 특허청구의 범위 제23항에 있어서, 상기 P채널 MISFET의 각각의 상기 게이트 전극의 양측면에 제 3 의 단일 P형 영역(22)를 형성하기 위한 공정은 상기 소오스 영역과 드레인 영역의 끝이 제 2 의 반도체 영역내에서 게이트 전극의 아래에 위치하도록 P형 불순물을 도입하는 공정과 그 다음의 어닐링 공정으로 되는 반도체 장치의 제조방법.
  25. 특허청구의 범위 제24항에 있어서, 상기 제 3 의 영역(22)를 형성하기 위한 P형 불순물은 붕소 이온인 반도체 장치의 제조방법.
KR1019850003089A 1984-05-16 1985-05-07 Misfet로 구성되는 반도체 장치의 제조방법 KR930003456B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP59096462A JPS60241256A (ja) 1984-05-16 1984-05-16 半導体装置およびその製造方法
JP59-96462 1984-05-16

Publications (2)

Publication Number Publication Date
KR850008057A KR850008057A (ko) 1985-12-11
KR930003456B1 true KR930003456B1 (ko) 1993-04-29

Family

ID=14165693

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019850003089A KR930003456B1 (ko) 1984-05-16 1985-05-07 Misfet로 구성되는 반도체 장치의 제조방법

Country Status (6)

Country Link
US (1) US4891326A (ko)
EP (1) EP0166167B1 (ko)
JP (1) JPS60241256A (ko)
KR (1) KR930003456B1 (ko)
DE (1) DE3584644D1 (ko)
HK (1) HK141293A (ko)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5227319A (en) * 1985-02-08 1993-07-13 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device
DE3686035T3 (de) * 1985-12-04 1998-01-22 Advanced Micro Devices Inc Feldeffekttransistor.
JPS63266865A (ja) * 1987-04-24 1988-11-02 Toshiba Corp 半導体装置の製造方法
US5030582A (en) * 1988-10-14 1991-07-09 Matsushita Electric Industrial Co., Ltd. Method of fabricating a CMOS semiconductor device
US5110753A (en) * 1988-11-10 1992-05-05 Texas Instruments Incorporated Cross-point contact-free floating-gate memory array with silicided buried bitlines
US4956311A (en) * 1989-06-27 1990-09-11 National Semiconductor Corporation Double-diffused drain CMOS process using a counterdoping technique
US5010030A (en) * 1989-10-30 1991-04-23 Motorola, Inc. Semiconductor process using selective deposition
US5366922A (en) * 1989-12-06 1994-11-22 Seiko Instruments Inc. Method for producing CMOS transistor
US5296401A (en) * 1990-01-11 1994-03-22 Mitsubishi Denki Kabushiki Kaisha MIS device having p channel MOS device and n channel MOS device with LDD structure and manufacturing method thereof
US5045486A (en) * 1990-06-26 1991-09-03 At&T Bell Laboratories Transistor fabrication method
KR940004446B1 (ko) * 1990-11-05 1994-05-25 미쓰비시뎅끼 가부시끼가이샤 반도체장치의 제조방법
EP0495314B1 (en) * 1991-01-08 1999-03-10 Konica Corporation Processing of a photographic material having antistatic properties
EP0505877A2 (en) * 1991-03-27 1992-09-30 Seiko Instruments Inc. Impurity doping method with adsorbed diffusion source
US5338698A (en) * 1992-12-18 1994-08-16 International Business Machines Corporation Method of fabricating an ultra-short channel field effect transistor
US5563093A (en) * 1993-01-28 1996-10-08 Kawasaki Steel Corporation Method of manufacturing fet semiconductor devices with polysilicon gate having large grain sizes
US5409847A (en) * 1993-10-27 1995-04-25 Matsushita Electric Industrial Co., Ltd. Manufacturing method of CMOS transistor in which heat treatment at higher temperature is done prior to heat treatment at low temperature
US5529941A (en) * 1994-03-28 1996-06-25 Vlsi Technology, Inc. Method for making an integrated circuit structure
US5585299A (en) * 1996-03-19 1996-12-17 United Microelectronics Corporation Process for fabricating a semiconductor electrostatic discharge (ESD) protective device
US5686324A (en) * 1996-03-28 1997-11-11 Mosel Vitelic, Inc. Process for forming LDD CMOS using large-tilt-angle ion implantation
US6221709B1 (en) * 1997-06-30 2001-04-24 Stmicroelectronics, Inc. Method of fabricating a CMOS integrated circuit device with LDD N-channel transistor and non-LDD P-channel transistor
US5943565A (en) * 1997-09-05 1999-08-24 Advanced Micro Devices, Inc. CMOS processing employing separate spacers for independently optimized transistor performance
US5846857A (en) * 1997-09-05 1998-12-08 Advanced Micro Devices, Inc. CMOS processing employing removable sidewall spacers for independently optimized N- and P-channel transistor performance
JPH1197705A (ja) * 1997-09-23 1999-04-09 Semiconductor Energy Lab Co Ltd 半導体集積回路
JP4676069B2 (ja) * 2001-02-07 2011-04-27 パナソニック株式会社 半導体装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4366613A (en) * 1980-12-17 1983-01-04 Ibm Corporation Method of fabricating an MOS dynamic RAM with lightly doped drain
JPS57192063A (en) * 1981-05-20 1982-11-26 Fujitsu Ltd Manufacture of semiconductor device
US4443102A (en) * 1982-04-28 1984-04-17 Xerox Corporation Compact development system
JPS5952849A (ja) * 1982-09-20 1984-03-27 Fujitsu Ltd 半導体装置の製造方法
JPS5972759A (ja) * 1982-10-20 1984-04-24 Toshiba Corp 半導体装置の製造方法
US4519126A (en) * 1983-12-12 1985-05-28 Rca Corporation Method of fabricating high speed CMOS devices
JPH0693494B2 (ja) * 1984-03-16 1994-11-16 株式会社日立製作所 半導体集積回路装置の製造方法

Also Published As

Publication number Publication date
KR850008057A (ko) 1985-12-11
JPS60241256A (ja) 1985-11-30
DE3584644D1 (de) 1991-12-19
EP0166167B1 (en) 1991-11-13
EP0166167A2 (en) 1986-01-02
EP0166167A3 (en) 1987-01-28
US4891326A (en) 1990-01-02
HK141293A (en) 1993-12-31

Similar Documents

Publication Publication Date Title
KR930003456B1 (ko) Misfet로 구성되는 반도체 장치의 제조방법
US5677224A (en) Method of making asymmetrical N-channel and P-channel devices
KR930010124B1 (ko) 반도체 트랜지스터의 제조방법 및 그 구조
US6124610A (en) Isotropically etching sidewall spacers to be used for both an NMOS source/drain implant and a PMOS LDD implant
US5648286A (en) Method of making asymmetrical transistor with lightly doped drain region, heavily doped source and drain regions, and ultra-heavily doped source region
USH986H (en) Field effect-transistor with asymmetrical structure
JP3095564B2 (ja) 半導体装置及び半導体装置の製造方法
JP2663402B2 (ja) Ｃｍｏｓ集積回路デバイスの製造方法
JPH10335480A (ja) 半導体装置およびその製造方法
US6599782B1 (en) Semiconductor device and method of fabricating thereof
US5923982A (en) Method of making asymmetrical transistor with lightly and heavily doped drain regions and ultra-heavily doped source region using two source/drain implant steps
US5877050A (en) Method of making N-channel and P-channel devices using two tube anneals and two rapid thermal anneals
JP2000312002A (ja) 半導体装置とその製造方法
US6051459A (en) Method of making N-channel and P-channel IGFETs using selective doping and activation for the N-channel gate
EP0187260B1 (en) Process for fabricating a semiconductor integrated circuit device having misfets
US6027978A (en) Method of making an IGFET with a non-uniform lateral doping profile in the channel region
EP0019119A2 (en) Method of forming a short-channel field-effect transistor and field-effect transistor made by that method
KR940008729B1 (ko) 반도체장치 및 그 제조방법
KR100427959B1 (ko) 반도체디바이스및그제조방법
US4818719A (en) Method of manufacturing an integrated CMOS of ordinary logic circuit and of high voltage MOS circuit
KR920008120B1 (ko) Mos형 전계효과트랜지스터
JP3200231B2 (ja) 半導体装置の製造方法
US6051471A (en) Method for making asymmetrical N-channel and symmetrical P-channel devices
JPH11284178A (ja) 絶縁ゲートトランジスタ及びその製造方法並びに半導体集積回路装置
US6362034B1 (en) Method of forming MOSFET gate electrodes having reduced depletion region growth sensitivity to applied electric field

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20020422

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee