KR920008120B1 - Mos형 전계효과트랜지스터 - Google Patents

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Abstract

내용 없음.

Description

MOS형 전계효과트랜지스터
제1a도∼제1k도는 본 발명의 실시예에 따른 공정을 도시한 도면.
제2도 및 제3도는 본 발명에 따른 다른 실시예의 단면도.
제4도는 종래 MOS FET의 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
1 : 반도체기판 2,3 : 산화물층
5 : 드레인 6 : 소스
7 : 레지스트층 9 : 선택산화용 마스크
10 : 선택산화물층 11 : 다결정규소
12 : CVD 규소산화물층 13 : 드레인영역
14 : 소스영역 23 : 소자분리영역
[발명의 이용분야]
본 발명은 MOS형 전계효과트랜지스터에 관한 것으로, 특히 고내압 IC의 출력회로에 적용되는 MOS형 전계효과트랜지스터에 관한 것이다.
[종래의 기술 및 그 문제점]
최근 고내압이고 고속인 MOS FET에 LDD(Lightly Doped Drain)가 자주 이용되고 있는데, 고내압 N채널 디플리션형 MOS FET와 고내압 P채널 MOS FET를 모놀리틱으로 형성한 고내압 IC에 적용되는 상기 고내압 P채널 MOS FET의 구조는 제4도에 도시된 바와 같은 것이 알려져 있다.
이하, 간단히 그 구조와 제조법을 설명하는 바, 우선 준비된 N-도전형 반도체기판(50)에 이른바 P웰층(51)과 N웰층(52)을 선택적으로 형성하여 드레인영역 및 소스영역을 각각 형성하는데, 이 2개의 영역을 형성하기에 앞서 상기 반도체기판(50)의 표면에 통상의 방법으로 증기산화에 의해 산화막을 형성한다. 그리고 이 2개의 소자를 형성할 곳에 위치하는 산화막일부를 식각공정에 의해 두께 1000Å 정도로 얇게 만들고 나서 P웰층(51) 형성 예정위치에 붕소(B)를, N웰층(52)형성 예정위치에 인을 이온주입법으로 도입한 후, 상기 산화막을 녹여 제거하고 슬럼핑공정(Slumping 工程)을 실시하여 P웰층(51)과 N웰층(52)을 선택적으로 형성한다. 이어 1000Å두께의 게이트산화물층(53)을 반도체기판(50)의 모든 표면에 피복한다.
다음에 상기 2개의 웰층(51,52)의 중간에 위치하는 소위 필드부분에 상당하는 반도체기판(50) 표면부분의 반전전압을 높이기 위하여 P영역(54)을 형성하는 바, 이 공정에서는 상기 영역(54)을 제외한 반도체기판(50)의 표면부분에 레지스트층을 피복하여 마스크로 이용한다. 그런데 이 P영역(54)을 형성하기 전에 2개의 웰층(51,52)사이 또는 다른 필드층에 상당하는 반도체기판(51) 표면부분에 선택산화물층을 피복하는데, 이를 위해서 마스크로서 가능하는 질화규소층(도시생략)을 선택적으로 양 웰층 (51,52)의 표면에 적층하여 형성한후 통상적인 방법에 따라서 상기 선택산화물층을 형성한다. 그후 상기 질화규소마스크를 제거하고 양 웰층(51,52)에 얇은 게이트산화물층 (53)을 피복하고 다른 필드부분에는 두꺼운 산화물층(선택산화물층)을 피복하는 것을 상술한 바와 같다.
그리고 N웰층(52)과 이것을 덮는 얇은 게이트산화물층(53) 및 그것에 연속하여 형성된 두꺼운 산화물층에 걸쳐서 다결정규소층(56)을 형성하여 이른바 게이트층을 형성한다. 이것은 상술한 산화물층(53)이 피복된 반도체기판(50)에 다결정규소층 (56)을 퇴적한 후 패터닝공정을 거쳐 형성하는 것이 일반적이다. 이후에는 알루미늄 (A1)을 양 웰층에 접속하여 통상적인 방법으로 전극을 형성한다.
상기한 제조방법으로 얻어진 고내압 IC는 P영역(54)에 이온을 주입할 때 실시하는 열처리에 의해 제4도에 도시된 바와 같이 N웰층(52)과 P영역(54)의 단부(端部)가 접촉하기 때문에 그 접촉부에 전계가 집중되어 P영역(54)의 항복전압을 향상시키기가 매우 곤란하다.
[발명의 목적]
본 발명은 상기한 난점을 해결하여 새롭게 개선된 MOS형 전계효과트랜지스터를 제공하고자 하는 것으로, 특히 동일공엉에서 고내압 N채널 디플리션형 MOS FET와 고내압 P채널 MOS FET를 형성할 수 있도록 된 MOS형 전계효과트랜지스터를 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위해 본 발명에서는 P영역과 N웰영역을 불연속상태로 형성하는 방식을 채용한다. 이것을 P채널 MOS FET를 예로들면, P웰영역에 형성된 P층을 드레인영역으로 사용함과 더불어 N웰층에 포함된 P층을 소스영역으로 사용하고, 더욱이 양 웰층간의 필드부분에는 두꺼운 산화물층을 형성한다. 한편, 상기 2개의 P영역에 적층하는 게이트산화물층은 얇게 형성하고, 두꺼운 산화물층에 걸쳐서 다결정규소를 퇴적한다.
그리고 상기 드레인영역을 구성하는 P층에 연속하면서 두꺼운 산화물층에 연하여 이 P층보다 낮은 농도의 P층을 형성한다. 다만 그 단부(端部)는 소스영역을 둘러싸는 N웰층과는 불연속의 관계로 유지는데, 상술한 도전형과 역도전형으로 각 부품을 구성하여도 차이가 없음은 물론이다.
[발명의작용]
상기한 구조를 갖춘 MOS FET는 드레인영역을 구성하는 P층에 연속해서 그보다 낮은 농도의 P층이 두꺼운 산화물층에 연하여 형성되는 바, 이들은 N웰층과 불연속상태를 유지하고 있다. 따라서 전계집중을 방지할 수 있음과 더불어 이 MOS FET의 동작에 따라 N웰층에 발생되는 공핍층이 상기 P층을 거쳐서 드레인영역을 구성하는 P층에 도달하기까지 이 소자의 내압을 보장할 수 있게 된다. 결과적으로 LDD소자와 거의 같은 기능을 하는 외에 고내압에서 고속동작이 가능하게 된다.
[실시예]
이하, 예시도면에 의거 본 발명의 각 실시예에 상세히 설명한다.
우선, 제1a도∼제1k도 내지 제3도를 참조하면서 본 발명에 따른 1실시예를 대하여 상세히 설명한다.
먼저 불순물로서 인을 5x1014cm-3정도 포함한 N형기판(1)을 준비하고 이것을 약 1000℃의 증기분위기중에서 산화시켜 그 표면에 5000Å의 규소산화물층(2)을 제1a도와 같이 피복한다.
다음에 MOS형 전계효과트랜지스터(이하 FET라 기재함)의 필수 구성요소인 드레인 및 소스영역의 형성 예정위치에 대응되는 규소산화물층(2)의 일부에 개구부(도시생략)를 형성한 후, 약 1000Å의 증기분위기중에서 산화시켜 1000Å보다 얇은 규소산화물층(3)을 제1b도에 도시된 바와 같이 형성한다.
이어서 제1c도처럼 얇은 규소산화물층(3)을 통하여 드레인영역용 붕소이온과 소스영역용 인을 이온주입하는 바, 그 조건은 전자는 도우즈량 5x1012cm-2, 60keV이고 후자는 도우즈량 5x1012cm-2, 160keV이다. 이 공정에 있어서는 이온주입되지 않는 개구부를 레지스트층(도시생략)으로 막는다.
이어서 1200℃로 유지되는 질소분위기중에서 12시간 열처리하고, 반도체기판 (1) 표면에 피복된 모든 부분의 규소산화물층을 불산으로 박리(剝籬)한 다음 새롭게 1000℃에서 증기산화에 의해 1000Å의 규소산화물층(4)을 형성한다. 그 결과 제1d도에 도시된 바와같이 드레인영역용 P웰층(5)과 소스영역 N웰층(6)이 만들어진다.
다음에 드레인영역용 P웰층(5)에 연속하는 반도체기판(1) 표면부분을 제외하고 레지스트층(7)을 피복하여 소스영역용 N웰층(6)의 단부(端部)와의 사이에 어느 정도의 간격을 만든다. 이 상태에서 붕소이온을 도우즈량 2x1012cm-2, 80keV의 조건으로 주입한 후, 1100℃로 유지되는 질소분위기중에서 2시간 가열하여 드레인영역(5)보다 낮은 농도의 P영역(8)을 제1e도의 단면도처럼 형성한다.
그후 드레인영역용 P웰층(5) 및 소스영역용 N웰층(6)에 질화규소층을 데포지션한 후 패터닝하여 선택산화용 마스크(9)를 제1f도에 도시한 바와 같이 형성하고, 계속해서 1000℃에서 증기산화시켜서 7000Å의 선택산화물층(10)을 제1g도에 도시된 바와 같이 형성한다.
이어서 제1h도에 도시된 바와같이 상기 선택산화용 마스크(9)로서 가능하는 질화규소층을 드라이에칭법(Dry Etching)으로 제거한 후, 두께 5000Å의 다결정규소층 (11)을 퇴적하고 필요한 위치 이외는 패터닝공정으로 제거한다.
이어서 다결정규소층(10)을 마스크로 하고 상술한 게이트산화물층(4)을 통하여 붕소를 도우즈량 5x1015cm-2, 60keV로 이온주입한 후, 1000℃로 유지되는 산소분위기중에서 30분간 가열처리하여 CVD 규소산화물층(12)을 형성하여 제1i도에 그 단면구조가 도시된 바와 같은 드레인영역(13)과 소스영역(14)을 갖춘 MOS FET를 얻는다. 한편 상기 드레인영역(13)과 소스영역(14)을 구성하는 P영역의 깊이는 가능한한 0.8㎛ 정도로 얇게 하여 고속성을 갖도록 배려한다.
다음에 상기 CVD의 규소산화물층(12)에 통상의 PEP(Photo Engraving Process)공정으로 접촉용 개구를 형성한 후, 두께 2.0㎛의 알루미늄(A1;15)을 제1j도에 도시된 바와 같이 퇴적함과 더불어 pep 공정으로 제1k도와 같이 패턴닝한다. 그리고 450℃의 질소분위기중에서 30분간 신터링한후, PSG막(도시생략)을 CVD법으로 퇴적하여 P채널 MOS FET를 완성한다.
제2도는 상기 P채널 MOS FET와 N채널 디플리션형 MOS FET를 P형 반도체기판(20)에 모놀리틱으로 형성한 예를 도시한 것이다. 이 구조에서 P형 반도체기판 (20)은 불순물로서 붕소를 5x1014cm-3정도 함유하고 있는 바, 여기서는 제1도의 P채널 MOS FET와 같은 소자를 설치하므로 모두 동일한 것을 적용하고, 소자분리를 완전하게 하기 위하여 안티몬(Sb)를 1x1019cm-3정도 포함하는 N형 매립영역(21)을 일반적인 방법으로 형상한다.
상기한 것처럼 P형 반도체기판(20) 표면의 소정위치에 안티몬(Sb)을 도입하여 영역(21)을 형성한 후, 에피택셜성장법으로 N형 에피택셜층(22)을 형성한다. 더욱이 이 N형 에피택셜층(22)을 붕소확산층으로 관통하여 형성되는 소자분리영역(23)에 의해 섬영역을 형성한다. 이 섬영역중 한쪽 섬영역에는 P채널 MOS FET를, 다른쪽 섬영역에는 N채널 디플리션형 MOS FET를 형성하는 바, 전자는 제1도의 제조법 및 구조와 거의 동일하므로 그에 대한 상세한 설명은 생략한다.
상기 N채널 디플리선형 MOS FET에서는 인을 이용하여 깊은 N+층(25)을 형성하고, 그 N+층(25)의 내부에 설치되면서 접합단부가 상기 깊은 N+층(25) 표면에 노출되는 N+(26)을 설치함과 더불어 알루미늄(A1)을 퇴적시켜 드레인 및 소스단자(27)를 형성한다. 이러한 소자분리영역(23)에 의해 형성되는 섬영역에 구성되는 N형 에피택셜층(22)에 N채널 디플리선형 MOS FET를 형성하기 위해 P웰층(28,28')을 P채널 MOS FET의 P웰층(29,30)의 형성과 동시에 형성한다. 또 별도의 공정으로 P웰층 (28)내에 비소를 도입하여 N+영역(31)을 형성해서 제2도에 도시된 N채널 디플리션형 MOS FET를 완성한다. 한편 필요한 전극을 형성하는 공정은 일반적인 방법이므로 그에 대한 설명은 생략한다. 이러한 공정에서 제1도의 예와 다른 공정은 선택산화층에서는 없고 열산화막을 적용하는 점에 있다. 즉, 도면에 산화막을 평탄하게 표시하여 그 다른 공정을 나타냈다. 이런 공정은 공지의 수단을 채용하고 있으므로 그에 대한 상세한 설명은 생략한다.
제3도는 에피택셜성장층을 P형 반도체기판(32)의 특정위치에 형성하는 방식을 나타낸 것으로, 이 실리콘 P형 반도체기판(32)의 특정위치에 HNO₃-HF계 수용액에 의한 등방성식각공정으로 50㎛2정도의 구멍부를 2곳에 형성하고, 노출된 실리콘 P형 반도체기판(32)에 N형 매립영역(33)을 형성한다. 이 N형 매립영역(33)은 제2도에 도시된 매립영역(21)과 똑같이 형성한 다음에 인을 5x1014cm-3정도 함유한 에피택셜성장층(34)을 퇴적하여 섬영역을 형성한 후, 제2도와 같은 방법으로 N채널 디플리션형 MOS FET와 P채널 MOS FET를 모놀리틱으로 P형 반도체기판(32)에 형성한다.
더욱이 제2도와 제3도에 도시된 N채널 디플리션형 MOS FET용 P웰층의 농도는 붕소(B)를 1016cm-3정도 함유하고, N+층의 농도는 비소를 1020cm-3정도 함유하고 있다. 또한 N채널 디플리션형 MOS FET용 N형 매립영역(33)의 한쪽 끝에 N웰영역(35)을 형성하고 그 내부에 N형영역(36)을 형성하여 PN접합의 항복전압 저하분을 보상하게 한다.
[발명의 효과]
일반적으로, 소자의 내압을 높이는 수법으로는, ① 소자를 구성하는 각 확산층의 불순물농도를 낮추고, ② PN접합의 표면으로부터의 깊이(Xi)를 깊게하며, ③ 이른바 필드부분의 절연물 두께를 두껍게 하는 기술등이 알려져 있다. 그러나 상기 ①의 수법은 불순물농도의 제어가 어려우므로 원료대 제품비의 비율의 저하를 초래하게 되고, ②의 수법에 있어서는 열처리시간이 길어지게 되므로 공정의 생산고가 낮아지기 때문에 코스트가 높아지게 되며, ③의 수법에 있어서는 실리콘산화막이 두꺼워지면 실리콘기판간의 열팽창계수차 때문에 금(crack)이 발생되는 문제가 있다.
그러나 본 발명에 의하면, PN접합용 불순물 첨가영역의 농도 및 깊이(Xj)는 종래와 같지만, 상술한 P영역과 N웰층간의 불연속부의 거리를 P영역의 거리 20㎛ 내지 30㎛에 대해 그 1/10정도인 10㎛로 하는만큼 동작을 고속화할 수 있는 동시에 약 1000V의 내압을 갖는 MOS FET를 얻게 된다.

Claims (1)

  1. 제1도전형의 반도체층(1)과, 이 반도체층(1)내에 제2도전형의 고농도 불순물을 주입하여 형성되는 제1불순물영역(5), 이 제1불순물영역(5)으로부터 떨어져 위치하는 상기 제1도전형의 반도체층(1)내에 반대도전형인 제2도전형의 불순물을 주입하여 형성되는 제2불순물영역(6), 상기 제1불순물영역(5)에 같은 종류의 불순물을 보다 고농도로 주입하여 형성되는 제3불순물영역(13), 상기 제2불순물영역(6)내에 제1도전형의 불순물을 주입하여 헝성되는 제4불순물영역(14), 상기 제1불순물영역(5)에 연속함과 더불어 상기 제1도전형의 제2불순물영역(6)으로부터 떨어져 형성된 저농도의 제2도전형을 나타내는 제5불순물영역(8), 이 제5불순물영역(8)과 대향되게 형성되는 제1산화물층(10), 상기 제1 및 제2불순물영역(5,6)부분과 대향되게 각각 형성되고 상기 제1산화물층(10)보다 두께가 얇은 게이트산화물층(4), 상기 제2불순물영역(6)과 제5불순물영역(8) 사이에 위치하는 제1도전형의 반도체층(1)부분과 대향되는 제1산화물층(10) 및 상기 게이트산화물층(4)에 적층되어 배치되는 다결정규소층(11)을 구비하여 구성된 것을 특징으로 하는 MOS형 전계효과트랜지스터.
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