JPH1050860A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH1050860A JPH1050860A JP8199918A JP19991896A JPH1050860A JP H1050860 A JPH1050860 A JP H1050860A JP 8199918 A JP8199918 A JP 8199918A JP 19991896 A JP19991896 A JP 19991896A JP H1050860 A JPH1050860 A JP H1050860A
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- threshold voltage
- forming
- silicon film
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 しきい値電圧の異なる素子が同一チップ上に
混在するＭＯＳ型半導体装置をマスクの形成工程を少な
くして、低コストで製造することを目的とする。 【解決手段】 チャネル注入を行いゲート酸化膜９を形
成した後、多結晶シリコン膜１０を堆積する。次に、低
しきい値電圧のＮＭＯＳ領域５および高しきい値電圧の
ＰＭＯＳ領域６の多結晶シリコン膜１０に選択的に燐を
注入する。次に、高しきい値電圧のＮＭＯＳ領域および
低しきい値電圧のＰＭＯＳ領域の多結晶シリコンに膜１
０選択的に砒素を注入する。次に、全面にシリコン酸化
膜１１を堆積し、ゲート電極を形成した後、ソース／ド
レイン拡散層１２，１３を形成する。最後にランプアニ
ール１０００℃１０秒および電気炉アニール７５０℃３
０分を行う。
混在するＭＯＳ型半導体装置をマスクの形成工程を少な
くして、低コストで製造することを目的とする。 【解決手段】 チャネル注入を行いゲート酸化膜９を形
成した後、多結晶シリコン膜１０を堆積する。次に、低
しきい値電圧のＮＭＯＳ領域５および高しきい値電圧の
ＰＭＯＳ領域６の多結晶シリコン膜１０に選択的に燐を
注入する。次に、高しきい値電圧のＮＭＯＳ領域および
低しきい値電圧のＰＭＯＳ領域の多結晶シリコンに膜１
０選択的に砒素を注入する。次に、全面にシリコン酸化
膜１１を堆積し、ゲート電極を形成した後、ソース／ド
レイン拡散層１２，１３を形成する。最後にランプアニ
ール１０００℃１０秒および電気炉アニール７５０℃３
０分を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、しきい値電圧の異
なる素子が同一チップ上に混在するＭＯＳ型半導体装置
に関するものである。
なる素子が同一チップ上に混在するＭＯＳ型半導体装置
に関するものである。
【０００２】
【従来の技術】一般的に半導体装置においては、高駆動
力化と低消費電力化はトレードオフの関係にあり、高速
化と低消費電力化を同時に実現することは困難と言われ
ている。すなわち、低しきい値電圧のトランジスタは高
駆動力を有する反面、高オフリーク電流のため高消費電
力になってしまい、一方高しきい値電圧のトランジスタ
は、低消費電力である反面、低駆動力になってしまう。
力化と低消費電力化はトレードオフの関係にあり、高速
化と低消費電力化を同時に実現することは困難と言われ
ている。すなわち、低しきい値電圧のトランジスタは高
駆動力を有する反面、高オフリーク電流のため高消費電
力になってしまい、一方高しきい値電圧のトランジスタ
は、低消費電力である反面、低駆動力になってしまう。
【０００３】そこで近年、高駆動力化と低消費電力化を
両立する半導体装置として、異なる２種類のしきい値電
圧を有するトランジスタを有する半導体装置を用いるこ
とが重要視されている。この半導体装置においては、低
しきい値電圧のトランジスタで発生するオフリーク電流
を高しきい値電圧のトランジスタでカットすることによ
って、高駆動力化と低消費電力化を両立しようとするも
のである。
両立する半導体装置として、異なる２種類のしきい値電
圧を有するトランジスタを有する半導体装置を用いるこ
とが重要視されている。この半導体装置においては、低
しきい値電圧のトランジスタで発生するオフリーク電流
を高しきい値電圧のトランジスタでカットすることによ
って、高駆動力化と低消費電力化を両立しようとするも
のである。
【０００４】そこで以下に従来の半導体装置について図
面を参照しながら説明する。図４（ａ）〜（ｇ）は、従
来の半導体装置の製造工程断面図を示したものである。
面を参照しながら説明する。図４（ａ）〜（ｇ）は、従
来の半導体装置の製造工程断面図を示したものである。
【０００５】まず、図４（ａ）に示すように、半導体基
板１に素子分離領域２を形成し、Ｐチャネル領域となる
Ｎウェル３とＰチャネルトランジスタのパンチスルース
トッパとなる第２のＮ型不純物層１４をフォトレジスト
４をマスクとしてイオン注入法により形成する。
板１に素子分離領域２を形成し、Ｐチャネル領域となる
Ｎウェル３とＰチャネルトランジスタのパンチスルース
トッパとなる第２のＮ型不純物層１４をフォトレジスト
４をマスクとしてイオン注入法により形成する。
【０００６】次に、図４（ｂ）に示すように、Ｎチャネ
ル領域となるＰウェル７をフォトレジスト４をマスクと
してイオン注入法により形成する。
ル領域となるＰウェル７をフォトレジスト４をマスクと
してイオン注入法により形成する。
【０００７】次に、図４（ｃ）に示すように、高しきい
値電圧のＰチャネルトランジスタのしきい値電圧を決定
する、第３のＰ型不純物領域１５をフォトレジスト４を
マスクとしてイオン注入法により形成する。
値電圧のＰチャネルトランジスタのしきい値電圧を決定
する、第３のＰ型不純物領域１５をフォトレジスト４を
マスクとしてイオン注入法により形成する。
【０００８】次に、図４（ｄ）に示すように、低しきい
値電圧のＰチャネルトランジスタのしきい値電圧を決定
する、第４のＰ型不純物領域１６をフォトレジスト４を
マスクとしてイオン注入法により形成する。
値電圧のＰチャネルトランジスタのしきい値電圧を決定
する、第４のＰ型不純物領域１６をフォトレジスト４を
マスクとしてイオン注入法により形成する。
【０００９】次に、図４（ｅ）に示すように、高しきい
値電圧のＮチャネルトランジスタのしきい値電圧を決定
する、第５のＰ型不純物領域１７をフォトレジスト４を
マスクとしてイオン注入法により形成する。
値電圧のＮチャネルトランジスタのしきい値電圧を決定
する、第５のＰ型不純物領域１７をフォトレジスト４を
マスクとしてイオン注入法により形成する。
【００１０】次に、図４（ｆ）に示すように、低しきい
値電圧のＮチャネルトランジスタのしきい値電圧を決定
する、第６のＰ型不純物領域１８をフォトレジスト４を
マスクとしてイオン注入法により形成する。
値電圧のＮチャネルトランジスタのしきい値電圧を決定
する、第６のＰ型不純物領域１８をフォトレジスト４を
マスクとしてイオン注入法により形成する。
【００１１】最後に、図４（ｇ）に示すように、多結晶
シリコン膜（ゲート電極）１０を形成し、ＰＭＯＳソー
ス／ドレイン拡散層１２およびＮＭＯＳソース／ドレイ
ン拡散層１３を形成し、半導体装置を完成させる。
シリコン膜（ゲート電極）１０を形成し、ＰＭＯＳソー
ス／ドレイン拡散層１２およびＮＭＯＳソース／ドレイ
ン拡散層１３を形成し、半導体装置を完成させる。
【００１２】上記のように、従来の半導体装置におい
て、高しきい値と低しきい値のトランジスタを作成する
ためには、異なる不純物プロファイルを形成する必要性
があるため、例えば図４（ｃ）と（ｄ）の工程のよう
に、別々の工程において不純物を導入する必要性があっ
た。
て、高しきい値と低しきい値のトランジスタを作成する
ためには、異なる不純物プロファイルを形成する必要性
があるため、例えば図４（ｃ）と（ｄ）の工程のよう
に、別々の工程において不純物を導入する必要性があっ
た。
【００１３】
【発明が解決しようとする課題】しかしながら、従来の
半導体装置は工程が複雑になり高コストであるという問
題点を有していた。具体的には、図４に示すように、Ｎ
ウェル形成工程、Ｐウェル形成工程、高しきい値ＰＭＯ
Ｓの不純物導入工程、低しきい値ＰＭＯＳの不純物導入
工程、高しきい値ＮＭＯＳの不純物導入工程及び低しき
い値ＮＭＯＳの不純物導入工程というように６回のレジ
ストマスクを利用した不純物導入を行わなければならな
かった。そこで本発明は上記従来の課題を解決すべく、
容易に（レジストマスクの形成工程が少ない）不純物導
入しきい値電圧の異なる素子を同一チップ上に形成可能
な半導体装置およびその評価方法を提供することを目的
とする。
半導体装置は工程が複雑になり高コストであるという問
題点を有していた。具体的には、図４に示すように、Ｎ
ウェル形成工程、Ｐウェル形成工程、高しきい値ＰＭＯ
Ｓの不純物導入工程、低しきい値ＰＭＯＳの不純物導入
工程、高しきい値ＮＭＯＳの不純物導入工程及び低しき
い値ＮＭＯＳの不純物導入工程というように６回のレジ
ストマスクを利用した不純物導入を行わなければならな
かった。そこで本発明は上記従来の課題を解決すべく、
容易に（レジストマスクの形成工程が少ない）不純物導
入しきい値電圧の異なる素子を同一チップ上に形成可能
な半導体装置およびその評価方法を提供することを目的
とする。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置は、一導電型半導体装置に対
して少なくとも２種類の異なるしきい値電圧を有する半
導体装置であって、高しきい値電圧を有する第１の半導
体装置と低しきい値電圧を有する第２の半導体装置のゲ
ート電極に導入された不純物が異なる構成となってい
る。
めに、本発明の半導体装置は、一導電型半導体装置に対
して少なくとも２種類の異なるしきい値電圧を有する半
導体装置であって、高しきい値電圧を有する第１の半導
体装置と低しきい値電圧を有する第２の半導体装置のゲ
ート電極に導入された不純物が異なる構成となってい
る。
【００１５】そして上記の半導体装置を製造するにあた
っては、第１に半導体基板上に素子分離領域を形成する
工程と、ゲート絶縁膜を形成する工程と、ゲート絶縁膜
上に多結晶シリコン膜またはアモルファスシリコン膜を
形成する工程と、フォトレジストをマスクとして多結晶
シリコン膜またはアモルファスシリコン膜の一部に選択
的に砒素を導入する工程と、フォトレジストをマスクと
して多結晶シリコン膜またはアモルファスシリコン膜の
砒素が導入されない領域の少なくとも一部に燐を注入す
る工程と、全面に絶縁膜を形成する工程と、ゲート電極
を形成する工程と、ゲート電極をマスクとしてソース、
ドレイン活性領域を形成するとともに熱処理を行う工程
とを有する構成となっている。
っては、第１に半導体基板上に素子分離領域を形成する
工程と、ゲート絶縁膜を形成する工程と、ゲート絶縁膜
上に多結晶シリコン膜またはアモルファスシリコン膜を
形成する工程と、フォトレジストをマスクとして多結晶
シリコン膜またはアモルファスシリコン膜の一部に選択
的に砒素を導入する工程と、フォトレジストをマスクと
して多結晶シリコン膜またはアモルファスシリコン膜の
砒素が導入されない領域の少なくとも一部に燐を注入す
る工程と、全面に絶縁膜を形成する工程と、ゲート電極
を形成する工程と、ゲート電極をマスクとしてソース、
ドレイン活性領域を形成するとともに熱処理を行う工程
とを有する構成となっている。
【００１６】また第２に、半導体基板上にゲート絶縁膜
を形成する工程と、ゲート絶縁膜上に多結晶シリコン膜
またはアモルファスシリコン膜を形成する工程と、多結
晶シリコン膜またはアモルファスシリコン膜全面に砒素
を注入する工程と、フォトレジストをマスクとして多結
晶シリコン膜またはアモルファスシリコン膜の一部に燐
を注入する工程と、ゲート電極を形成する工程と、ゲー
ト電極をマスクとしてソース、ドレイン活性領域を形成
するとともに熱処理を行う工程とを有する構成となって
いる。
を形成する工程と、ゲート絶縁膜上に多結晶シリコン膜
またはアモルファスシリコン膜を形成する工程と、多結
晶シリコン膜またはアモルファスシリコン膜全面に砒素
を注入する工程と、フォトレジストをマスクとして多結
晶シリコン膜またはアモルファスシリコン膜の一部に燐
を注入する工程と、ゲート電極を形成する工程と、ゲー
ト電極をマスクとしてソース、ドレイン活性領域を形成
するとともに熱処理を行う工程とを有する構成となって
いる。
【００１７】そして上記の構成により、従来の半導体装
置と比較してフォト工程を２回削減することが可能とな
り、低コスト化が実現できる。
置と比較してフォト工程を２回削減することが可能とな
り、低コスト化が実現できる。
【００１８】
【発明の実施の形態】本発明者は、ランプアニールを行
った場合ゲート電極に導入された不純物種の違いによっ
て、ＭＯＳ型半導体装置のフラットバンド電圧が異なる
現象を新たに発見し、このことに基づいて本発明を完成
するに至ったわけであるが、まず以下では上記した現象
について詳細に説明する。
った場合ゲート電極に導入された不純物種の違いによっ
て、ＭＯＳ型半導体装置のフラットバンド電圧が異なる
現象を新たに発見し、このことに基づいて本発明を完成
するに至ったわけであるが、まず以下では上記した現象
について詳細に説明する。
【００１９】図１は、実験を行ったＭＯＳ型半導体装置
の容量−電圧特性を示したものである。実験は１０〜１
５ΩのＰ型半導体基板に７ｎｍのゲート酸化膜を形成し
た後、３３０ｎｍの多結晶シリコン膜を堆積し、更に下
記の条件での処理を行った３種類のサンプルを用いて行
った。
の容量−電圧特性を示したものである。実験は１０〜１
５ΩのＰ型半導体基板に７ｎｍのゲート酸化膜を形成し
た後、３３０ｎｍの多結晶シリコン膜を堆積し、更に下
記の条件での処理を行った３種類のサンプルを用いて行
った。
【００２０】まず第１のサンプルは、燐を多結晶シリコ
ン内に注入し、ランプアニールを１０００℃１０秒行っ
た後、電気炉熱処理を７５０℃３０分行ったものであ
る。
ン内に注入し、ランプアニールを１０００℃１０秒行っ
た後、電気炉熱処理を７５０℃３０分行ったものであ
る。
【００２１】次に第２のサンプルは、砒素を多結晶シリ
コン内に注入し、ランプアニールを１０００℃１０秒行
った後、電気炉熱処理を７５０℃３０分行ったものであ
る。
コン内に注入し、ランプアニールを１０００℃１０秒行
った後、電気炉熱処理を７５０℃３０分行ったものであ
る。
【００２２】最後に第３のサンプルは、砒素を多結晶シ
リコン内に注入し、電気炉熱処理を８５０℃３０分行っ
たものである。
リコン内に注入し、電気炉熱処理を８５０℃３０分行っ
たものである。
【００２３】図１に示されるように、ランプアニールを
１０００℃１０秒行った後、電気炉熱処理を７５０℃３
０分行った場合、燐を注入したサンプルと比較して砒素
を注入したサンプルは、フラットバンド電圧が約０．２
Ｖ程度プラス方向にシフトしている。また、電気炉熱処
理を８５０℃３０分行った場合は、砒素を注入してもフ
ラットバンドシフトは観測されていない。
１０００℃１０秒行った後、電気炉熱処理を７５０℃３
０分行った場合、燐を注入したサンプルと比較して砒素
を注入したサンプルは、フラットバンド電圧が約０．２
Ｖ程度プラス方向にシフトしている。また、電気炉熱処
理を８５０℃３０分行った場合は、砒素を注入してもフ
ラットバンドシフトは観測されていない。
【００２４】以上のように、フラットバンド電圧がプラ
ス方向にシフトする現象は、ゲートに砒素を注入した場
合でかつランプアニールによって急速加熱急速冷却を行
った場合にのみ発生していることが大きな特徴である。
これは、拡散係数が小さい砒素がゲートに注入された場
合、ランプアニールによる急速加熱急速冷却によって、
活性化された不純物がゲート電極の深さ方向にプロファ
イルを持つことにより、ゲート電極内でポテンシャルが
プロファイルを持つことが原因である。電気炉により長
時間加熱された場合や燐のように拡散係数が大きい不純
物を注入した場合は、ゲート電極内で活性化された不純
物がプロファイルを持たないため、理想通りのフラット
バンド電圧となる。このように、今回あらたに発見され
た現象は、限定された条件の場合にのみ起こるものであ
り、通常発見することが容易ではないと考えられる。
ス方向にシフトする現象は、ゲートに砒素を注入した場
合でかつランプアニールによって急速加熱急速冷却を行
った場合にのみ発生していることが大きな特徴である。
これは、拡散係数が小さい砒素がゲートに注入された場
合、ランプアニールによる急速加熱急速冷却によって、
活性化された不純物がゲート電極の深さ方向にプロファ
イルを持つことにより、ゲート電極内でポテンシャルが
プロファイルを持つことが原因である。電気炉により長
時間加熱された場合や燐のように拡散係数が大きい不純
物を注入した場合は、ゲート電極内で活性化された不純
物がプロファイルを持たないため、理想通りのフラット
バンド電圧となる。このように、今回あらたに発見され
た現象は、限定された条件の場合にのみ起こるものであ
り、通常発見することが容易ではないと考えられる。
【００２５】次に以下では、上記に示した知見に基づい
て成された本発明の実施の形態における半導体装置及び
その製造方法について、図面を参照しながら説明するこ
ととする。
て成された本発明の実施の形態における半導体装置及び
その製造方法について、図面を参照しながら説明するこ
ととする。
【００２６】（実施の形態１）図２は本発明実施の形態
１における半導体装置の製造工程断面図を示したもので
あり、以下では図２（ａ）〜（ｆ）に沿って本実施の形
態を説明する。
１における半導体装置の製造工程断面図を示したもので
あり、以下では図２（ａ）〜（ｆ）に沿って本実施の形
態を説明する。
【００２７】まず、図２（ａ）に示すように、半導体基
板１に素子分離領域２を形成し、Ｐチャネル領域となる
Ｎウェル３をＰ+、５４０ＫｅＶ、１×１０13個／ｃｍ2
でフォトレジスト４をマスクとしてイオン注入法により
形成する。続いて、同じフォトレジストをマスクとし
て、Ｐチャネルトランジスタのパンチスルーストッパと
なる第１のＮ型不純物層５及びしきい値電圧を決定する
第１のＰ型不純物領域６をそれぞれＡｓ+、１８０Ｋｅ
Ｖ、８×１０13個／ｃｍ2及びＢＦ2+、４０ＫｅＶ、
９．５×１０12個／ｃｍ2でイオン注入法により形成す
る。
板１に素子分離領域２を形成し、Ｐチャネル領域となる
Ｎウェル３をＰ+、５４０ＫｅＶ、１×１０13個／ｃｍ2
でフォトレジスト４をマスクとしてイオン注入法により
形成する。続いて、同じフォトレジストをマスクとし
て、Ｐチャネルトランジスタのパンチスルーストッパと
なる第１のＮ型不純物層５及びしきい値電圧を決定する
第１のＰ型不純物領域６をそれぞれＡｓ+、１８０Ｋｅ
Ｖ、８×１０13個／ｃｍ2及びＢＦ2+、４０ＫｅＶ、
９．５×１０12個／ｃｍ2でイオン注入法により形成す
る。
【００２８】次に、図２（ｂ）に示すように、Ｎチャネ
ル領域となるＰウェル７をＢ+、３００ＫｅＶ、１×１
０13個／ｃｍ2でフォトレジスト４をマスクとしてイオ
ン注入法により形成する。続いて、同じフォトレジスト
をマスクとして、Ｎチャネルトランジスタのしきい値電
圧を決定する第２のＮ型不純物領域８をＢ+、３０Ｋｅ
Ｖ、５×１０12個／ｃｍ2、でイオン注入法により形成
する。
ル領域となるＰウェル７をＢ+、３００ＫｅＶ、１×１
０13個／ｃｍ2でフォトレジスト４をマスクとしてイオ
ン注入法により形成する。続いて、同じフォトレジスト
をマスクとして、Ｎチャネルトランジスタのしきい値電
圧を決定する第２のＮ型不純物領域８をＢ+、３０Ｋｅ
Ｖ、５×１０12個／ｃｍ2、でイオン注入法により形成
する。
【００２９】次に、図２（ｃ）に示すように、８００℃
の熱酸化によりゲート酸化膜９を形成した後、多結晶シ
リコン膜１０を減圧ＣＶＤ法により堆積する。
の熱酸化によりゲート酸化膜９を形成した後、多結晶シ
リコン膜１０を減圧ＣＶＤ法により堆積する。
【００３０】次に、図２（ｄ）に示すように、フォトレ
ジスト４をマスクとして、低しきい値電圧のＮＭＯＳ領
域および高しきい値電圧のＰＭＯＳ領域の多結晶シリコ
ンに選択的に燐をＰ+ ３０ＫｅＶ ５×１０15個／ｃ
ｍ2の条件で注入する。
ジスト４をマスクとして、低しきい値電圧のＮＭＯＳ領
域および高しきい値電圧のＰＭＯＳ領域の多結晶シリコ
ンに選択的に燐をＰ+ ３０ＫｅＶ ５×１０15個／ｃ
ｍ2の条件で注入する。
【００３１】次に、図２（ｅ）に示すように、フォトレ
ジスト４をマスクとして、高しきい値電圧のＮＭＯＳ領
域および低しきい値電圧のＰＭＯＳ領域の多結晶シリコ
ンに選択的に砒素をＡｓ+、３０ＫｅＶ、５×１０15個
／ｃｍ2の条件で注入する。
ジスト４をマスクとして、高しきい値電圧のＮＭＯＳ領
域および低しきい値電圧のＰＭＯＳ領域の多結晶シリコ
ンに選択的に砒素をＡｓ+、３０ＫｅＶ、５×１０15個
／ｃｍ2の条件で注入する。
【００３２】最後に、図２（ｆ）に示すように、全面に
シリコン酸化膜１１を減圧ＣＶＤ法により１００ｎｍ堆
積した後、フォトレジストをマスクとしてゲート電極を
形成し、ＰＭＯＳソース／ドレイン拡散層１２およびＮ
ＭＯＳソース／ドレイン拡散層１３を形成し、熱処理と
してのランプアニール１０００℃１０秒および電気炉ア
ニール７５０℃３０分を行えば、半導体装置が完成す
る。
シリコン酸化膜１１を減圧ＣＶＤ法により１００ｎｍ堆
積した後、フォトレジストをマスクとしてゲート電極を
形成し、ＰＭＯＳソース／ドレイン拡散層１２およびＮ
ＭＯＳソース／ドレイン拡散層１３を形成し、熱処理と
してのランプアニール１０００℃１０秒および電気炉ア
ニール７５０℃３０分を行えば、半導体装置が完成す
る。
【００３３】以上のように本実施の形態によれば、図４
に示す従来の半導体装置の製造においては６回のマスク
の形成が必要であったものを、ウェル注入としきい値電
圧を決定する注入を同一フォトマスクで行うことができ
るため、４回のマスク形成に抑えることが可能となり、
従来と比較してフォト工程を２回削減することが可能と
なる。
に示す従来の半導体装置の製造においては６回のマスク
の形成が必要であったものを、ウェル注入としきい値電
圧を決定する注入を同一フォトマスクで行うことができ
るため、４回のマスク形成に抑えることが可能となり、
従来と比較してフォト工程を２回削減することが可能と
なる。
【００３４】（実施の形態２）図３は本発明実施の形態
２における半導体装置の製造工程断面図を示したもので
あり、以下では図３（ａ）〜（ｅ）に沿って本実施の形
態を説明する。
２における半導体装置の製造工程断面図を示したもので
あり、以下では図３（ａ）〜（ｅ）に沿って本実施の形
態を説明する。
【００３５】まず、図３（ａ）に示すように、半導体基
板１に素子分離領域２を形成し、Ｐチャネル領域となる
Ｎウェル３をＰ+、５４０ＫｅＶ、１×１０13個／ｃｍ2
でフォトレジスト４をマスクとしてイオン注入法により
形成する。続いて、同じフォトレジストをマスクとし
て、Ｐチャネルトランジスタのパンチスルーストッパと
なる第１のＮ型不純物層５及びしきい値電圧を決定する
第１のＰ型不純物領域６をそれぞれＡｓ+、１８０Ｋｅ
Ｖ、８×１０13個／ｃｍ2及びＢＦ2+、４０ＫｅＶ、
９．５×１０12個／ｃｍ2でイオン注入法により形成す
る。
板１に素子分離領域２を形成し、Ｐチャネル領域となる
Ｎウェル３をＰ+、５４０ＫｅＶ、１×１０13個／ｃｍ2
でフォトレジスト４をマスクとしてイオン注入法により
形成する。続いて、同じフォトレジストをマスクとし
て、Ｐチャネルトランジスタのパンチスルーストッパと
なる第１のＮ型不純物層５及びしきい値電圧を決定する
第１のＰ型不純物領域６をそれぞれＡｓ+、１８０Ｋｅ
Ｖ、８×１０13個／ｃｍ2及びＢＦ2+、４０ＫｅＶ、
９．５×１０12個／ｃｍ2でイオン注入法により形成す
る。
【００３６】次に、図３（ｂ）に示すように、Ｎチャネ
ル領域となるＰウェル７をＢ+、３００ＫｅＶ、１×１
０13個／ｃｍ2でフォトレジスト４をマスクとしてイオ
ン注入法により形成する。続いて、同じフォトレジスト
をマスクとして、Ｎチャネルトランジスタのしきい値電
圧を決定する第２のＮ型不純物領域８をＢ+、３０Ｋｅ
Ｖ、５×１０12個／ｃｍ2でイオン注入法により形成す
る。
ル領域となるＰウェル７をＢ+、３００ＫｅＶ、１×１
０13個／ｃｍ2でフォトレジスト４をマスクとしてイオ
ン注入法により形成する。続いて、同じフォトレジスト
をマスクとして、Ｎチャネルトランジスタのしきい値電
圧を決定する第２のＮ型不純物領域８をＢ+、３０Ｋｅ
Ｖ、５×１０12個／ｃｍ2でイオン注入法により形成す
る。
【００３７】次に、図３（ｃ）に示すように、８００℃
の熱酸化によりゲート酸化膜９を形成した後、多結晶シ
リコン膜１０を減圧ＣＶＤ法により堆積する。
の熱酸化によりゲート酸化膜９を形成した後、多結晶シ
リコン膜１０を減圧ＣＶＤ法により堆積する。
【００３８】次に、図３（ｄ）に示すように、全面に砒
素をＡｓ+、３０ＫｅＶ、５×１０15個／ｃｍ2の条件で
注入した後、フォトレジスト４をマスクとして、低しき
い値電圧のＮＭＯＳ領域および高しきい値電圧のＰＭＯ
Ｓ領域の多結晶シリコンに選択的に燐をＰ+、３０Ｋｅ
Ｖ、５×１０15個／ｃｍ2の条件で注入する。
素をＡｓ+、３０ＫｅＶ、５×１０15個／ｃｍ2の条件で
注入した後、フォトレジスト４をマスクとして、低しき
い値電圧のＮＭＯＳ領域および高しきい値電圧のＰＭＯ
Ｓ領域の多結晶シリコンに選択的に燐をＰ+、３０Ｋｅ
Ｖ、５×１０15個／ｃｍ2の条件で注入する。
【００３９】最後に、図３（ｅ）に示すように、全面に
シリコン酸化膜を減圧ＣＶＤ法により１００ｎｍ堆積し
た後、フォトレジストをマスクとしてゲート電極１１を
形成し、ＰＭＯＳソース／ドレイン拡散層１２およびＮ
ＭＯＳソース／ドレイン拡散層１３を形成し、熱処理と
してのランプアニール１０００℃１０秒および電気炉ア
ニール７５０℃３０分を行えば、半導体装置が完成す
る。
シリコン酸化膜を減圧ＣＶＤ法により１００ｎｍ堆積し
た後、フォトレジストをマスクとしてゲート電極１１を
形成し、ＰＭＯＳソース／ドレイン拡散層１２およびＮ
ＭＯＳソース／ドレイン拡散層１３を形成し、熱処理と
してのランプアニール１０００℃１０秒および電気炉ア
ニール７５０℃３０分を行えば、半導体装置が完成す
る。
【００４０】本実施の形態は、多結晶シリコン堆積後に
全面に砒素を注入することにより、低しきい値電圧のＮ
ＭＯＳ領域および高しきい値電圧のＰＭＯＳ領域の多結
晶シリコンに砒素と燐が注入されている点が上記した実
施の形態１と異なる。
全面に砒素を注入することにより、低しきい値電圧のＮ
ＭＯＳ領域および高しきい値電圧のＰＭＯＳ領域の多結
晶シリコンに砒素と燐が注入されている点が上記した実
施の形態１と異なる。
【００４１】本実施の形態により、実施の形態１と比較
してさらに１回フォト工程を削減することができ、さら
なる低コスト化を実現することが可能となる。
してさらに１回フォト工程を削減することができ、さら
なる低コスト化を実現することが可能となる。
【００４２】以上本発明の実施の形態における半導体装
置及びその製造方法について説明を行ったが、本発明
は、図２及び図３の記載からも明らかなように、ゲート
電極に異なる不純物を導入することによってトランジス
タのしきい値を異ならしめており、通常のしきい値制御
用の不純物導入を複数回に分けて方法により得られる半
導体装置とは全く異なる新規なものである。
置及びその製造方法について説明を行ったが、本発明
は、図２及び図３の記載からも明らかなように、ゲート
電極に異なる不純物を導入することによってトランジス
タのしきい値を異ならしめており、通常のしきい値制御
用の不純物導入を複数回に分けて方法により得られる半
導体装置とは全く異なる新規なものである。
【００４３】なお、上記の例では、高しきい値電圧を有
するＮチャネル型半導体装置および低しきい値電圧を有
するＰチャネル型半導体装置のゲート電極に砒素を導入
し、一方、低しきい値電圧を有するＮチャネル型半導体
装置および高しきい値電圧を有するＰチャネル型半導体
装置のゲート電極に燐を導入した場合について説明を行
ったが、ゲートに導入される不純物によりトランジスタ
のしきい値が変化するものであればどのような組み合わ
せにおいても本発明の効果を得ることが可能である。ま
た、上記の例では、堆積された多結晶シリコンに対して
砒素や燐を導入したが多結晶シリコンの代わりにアモル
ファスシリコンを用いても同様の効果をえることができ
る。
するＮチャネル型半導体装置および低しきい値電圧を有
するＰチャネル型半導体装置のゲート電極に砒素を導入
し、一方、低しきい値電圧を有するＮチャネル型半導体
装置および高しきい値電圧を有するＰチャネル型半導体
装置のゲート電極に燐を導入した場合について説明を行
ったが、ゲートに導入される不純物によりトランジスタ
のしきい値が変化するものであればどのような組み合わ
せにおいても本発明の効果を得ることが可能である。ま
た、上記の例では、堆積された多結晶シリコンに対して
砒素や燐を導入したが多結晶シリコンの代わりにアモル
ファスシリコンを用いても同様の効果をえることができ
る。
【００４４】
【発明の効果】以上のように本発明は、しきい値電圧の
異なる素子が同一チップ上に存在する半導体装置を、従
来と比較してフォト工程を最大３回削減して形成するこ
とができる。よって本発明により、高駆動力化と低消費
電力化を両立した半導体装置を安価に実現できる。
異なる素子が同一チップ上に存在する半導体装置を、従
来と比較してフォト工程を最大３回削減して形成するこ
とができる。よって本発明により、高駆動力化と低消費
電力化を両立した半導体装置を安価に実現できる。
【図１】ゲート注入条件および熱処理条件を変化させた
場合におけるＭＯＳキャパシタの容量ー電圧特性を示す
図
場合におけるＭＯＳキャパシタの容量ー電圧特性を示す
図
【図２】本発明の実施の形態における半導体装置の工程
断面図
断面図
【図３】本発明の実施の形態における半導体装置の工程
断面図
断面図
【図４】従来の半導体装置の工程断面図
１ 半導体基板 ２ 素子分離領域 ３ Ｎウェル ４ フォトレジスト ５ 第１のＮ型不純物層（ＰＭＯＳパンチスルーストッ
パ） ６ 第１のＰ型不純物層（ＰＭＯＳしきい値制御） ７ Ｐウェル ８ 第２のＰ型不純物層（ＮＭＯＳしきい値制御） ９ ゲート酸化膜 １０ 多結晶シリコン膜 １１ シリコン酸化膜 １２ ＰＭＯＳソース／ドレイン拡散層 １３ ＮＭＯＳソース／ドレイン拡散層 １４ 第２のＮ型不純物層（従来例におけるＰＭＯＳパ
ンチスルーストッパ） １５ 第３のＰ型不純物層（従来例におけるＰＭＯＳ高
しきい値制御） １６ 第４のＰ型不純物層（従来例におけるＰＭＯＳ低
しきい値制御） １７ 第５のＰ型不純物層（従来例におけるＮＭＯＳ高
しきい値制御） １８ 第６のＰ型不純物層（従来例におけるＮＭＯＳ低
しきい値制御）
パ） ６ 第１のＰ型不純物層（ＰＭＯＳしきい値制御） ７ Ｐウェル ８ 第２のＰ型不純物層（ＮＭＯＳしきい値制御） ９ ゲート酸化膜 １０ 多結晶シリコン膜 １１ シリコン酸化膜 １２ ＰＭＯＳソース／ドレイン拡散層 １３ ＮＭＯＳソース／ドレイン拡散層 １４ 第２のＮ型不純物層（従来例におけるＰＭＯＳパ
ンチスルーストッパ） １５ 第３のＰ型不純物層（従来例におけるＰＭＯＳ高
しきい値制御） １６ 第４のＰ型不純物層（従来例におけるＰＭＯＳ低
しきい値制御） １７ 第５のＰ型不純物層（従来例におけるＮＭＯＳ高
しきい値制御） １８ 第６のＰ型不純物層（従来例におけるＮＭＯＳ低
しきい値制御）
Claims (7)
- 【請求項１】一導電型半導体装置に対して少なくとも２
種類の異なるしきい値電圧を有する半導体装置であっ
て、高しきい値電圧を有する第１の半導体装置と低しき
い値電圧を有する第２の半導体装置のゲート電極に導入
された不純物が異なることを特徴とする半導体装置。 - 【請求項２】高しきい値電圧を有するＮチャネル型半導
体装置および低しきい値電圧を有するＰチャネル型半導
体装置のゲート電極に砒素が導入されていることを特徴
とする請求項１に記載の半導体装置。 - 【請求項３】低しきい値電圧を有するＮチャネル型半導
体装置および高しきい値電圧を有するＰチャネル型半導
体装置のゲート電極に燐が導入されていることを特徴と
する請求項１に記載の半導体装置。 - 【請求項４】高しきい値電圧を有する第１の半導体装置
と低しきい値電圧を有する第２の半導体装置のチャネル
不純物プロファイルが同一であることを特徴とする請求
項１〜３いずれかに記載の半導体装置。 - 【請求項５】半導体基板上に素子分離領域を形成する工
程と、ゲート絶縁膜を形成する工程と、前記ゲート絶縁
膜上に多結晶シリコン膜またはアモルファスシリコン膜
を形成する工程と、フォトレジストをマスクとして前記
多結晶シリコン膜またはアモルファスシリコン膜の一部
に選択的に砒素を導入する工程と、フォトレジストをマ
スクとして前記多結晶シリコン膜またはアモルファスシ
リコン膜の砒素が導入されない領域の少なくとも一部に
燐を注入する工程と、全面に絶縁膜を形成する工程と、
ゲート電極を形成する工程と、前記ゲート電極をマスク
としてソース、ドレイン活性領域を形成するとともに熱
処理を行う工程とを有する半導体装置の製造方法。 - 【請求項６】半導体基板上にゲート絶縁膜を形成する工
程と、前記ゲート絶縁膜上に多結晶シリコン膜またはア
モルファスシリコン膜を形成する工程と、前記多結晶シ
リコン膜またはアモルファスシリコン膜全面に砒素を注
入する工程と、フォトレジストをマスクとして前記多結
晶シリコン膜またはアモルファスシリコン膜の一部に燐
を注入する工程と、ゲート電極を形成する工程と、前記
ゲート電極をマスクとしてソース、ドレイン活性領域を
形成するとともに熱処理を行う工程とを有する半導体装
置の製造方法。 - 【請求項７】熱処理として、ランプアニールを行った後
電気炉アニールを行うことを特徴とする請求項５または
６に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8199918A JPH1050860A (ja) | 1996-07-30 | 1996-07-30 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8199918A JPH1050860A (ja) | 1996-07-30 | 1996-07-30 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1050860A true JPH1050860A (ja) | 1998-02-20 |
Family
ID=16415773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8199918A Pending JPH1050860A (ja) | 1996-07-30 | 1996-07-30 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1050860A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001037333A1 (en) * | 1999-11-18 | 2001-05-25 | Intel Corporation | Method of fabrication dual threshold voltage n-channel and p-channel mosfets with a single extra masked implant operation |
| JP2002368126A (ja) * | 2001-06-12 | 2002-12-20 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JP2006108251A (ja) * | 2004-10-01 | 2006-04-20 | Rohm Co Ltd | 半導体装置の製造方法 |
| JP2006310602A (ja) * | 2005-04-28 | 2006-11-09 | Toshiba Corp | 半導体装置およびその製造方法 |
| CN1327511C (zh) * | 2002-08-28 | 2007-07-18 | 精工电子有限公司 | 半导体器件的制造方法 |
| JP2011194855A (ja) * | 2010-03-24 | 2011-10-06 | Oki Data Corp | 駆動装置、プリントヘッド及び画像形成装置 |
-
1996
- 1996-07-30 JP JP8199918A patent/JPH1050860A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001037333A1 (en) * | 1999-11-18 | 2001-05-25 | Intel Corporation | Method of fabrication dual threshold voltage n-channel and p-channel mosfets with a single extra masked implant operation |
| GB2373097A (en) * | 1999-11-18 | 2002-09-11 | Intel Corp | Method of fabrication dual threshold voltage n-channel and p-channel mosfets with a single extra masked implant operation |
| US6693331B2 (en) | 1999-11-18 | 2004-02-17 | Intel Corporation | Method of fabricating dual threshold voltage n-channel and p-channel MOSFETS with a single extra masked implant operation |
| US6803285B2 (en) | 1999-11-18 | 2004-10-12 | Intel Corporation | Method of fabricating dual threshold voltage n-channel and p-channel mosfets with a single extra masked implant operation |
| JP2002368126A (ja) * | 2001-06-12 | 2002-12-20 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| CN1327511C (zh) * | 2002-08-28 | 2007-07-18 | 精工电子有限公司 | 半导体器件的制造方法 |
| JP2006108251A (ja) * | 2004-10-01 | 2006-04-20 | Rohm Co Ltd | 半導体装置の製造方法 |
| JP2006310602A (ja) * | 2005-04-28 | 2006-11-09 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2011194855A (ja) * | 2010-03-24 | 2011-10-06 | Oki Data Corp | 駆動装置、プリントヘッド及び画像形成装置 |
| US8836743B2 (en) | 2010-03-24 | 2014-09-16 | Oki Data Corporation | Drive device, print head and image forming apparatus |
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