JPH1050860A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH1050860A
JPH1050860A JP8199918A JP19991896A JPH1050860A JP H1050860 A JPH1050860 A JP H1050860A JP 8199918 A JP8199918 A JP 8199918A JP 19991896 A JP19991896 A JP 19991896A JP H1050860 A JPH1050860 A JP H1050860A
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JP
Japan
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semiconductor device
threshold voltage
forming
silicon film
mask
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JP8199918A
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Masatoshi Arai
雅利 荒井
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Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】 (修正有) 【課題】 しきい値電圧の異なる素子が同一チップ上に
混在するMOS型半導体装置をマスクの形成工程を少な
くして、低コストで製造することを目的とする。 【解決手段】 チャネル注入を行いゲート酸化膜9を形
成した後、多結晶シリコン膜10を堆積する。次に、低
しきい値電圧のNMOS領域5および高しきい値電圧の
PMOS領域6の多結晶シリコン膜10に選択的に燐を
注入する。次に、高しきい値電圧のNMOS領域および
低しきい値電圧のPMOS領域の多結晶シリコンに膜1
0選択的に砒素を注入する。次に、全面にシリコン酸化
膜11を堆積し、ゲート電極を形成した後、ソース/ド
レイン拡散層12,13を形成する。最後にランプアニ
ール1000℃10秒および電気炉アニール750℃3
0分を行う。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、しきい値電圧の異
なる素子が同一チップ上に混在するMOS型半導体装置
に関するものである。
【0002】
【従来の技術】一般的に半導体装置においては、高駆動
力化と低消費電力化はトレードオフの関係にあり、高速
化と低消費電力化を同時に実現することは困難と言われ
ている。すなわち、低しきい値電圧のトランジスタは高
駆動力を有する反面、高オフリーク電流のため高消費電
力になってしまい、一方高しきい値電圧のトランジスタ
は、低消費電力である反面、低駆動力になってしまう。
【0003】そこで近年、高駆動力化と低消費電力化を
両立する半導体装置として、異なる2種類のしきい値電
圧を有するトランジスタを有する半導体装置を用いるこ
とが重要視されている。この半導体装置においては、低
しきい値電圧のトランジスタで発生するオフリーク電流
を高しきい値電圧のトランジスタでカットすることによ
って、高駆動力化と低消費電力化を両立しようとするも
のである。
【0004】そこで以下に従来の半導体装置について図
面を参照しながら説明する。図4(a)〜(g)は、従
来の半導体装置の製造工程断面図を示したものである。
【0005】まず、図4(a)に示すように、半導体基
板1に素子分離領域2を形成し、Pチャネル領域となる
Nウェル3とPチャネルトランジスタのパンチスルース
トッパとなる第2のN型不純物層14をフォトレジスト
4をマスクとしてイオン注入法により形成する。
【0006】次に、図4(b)に示すように、Nチャネ
ル領域となるPウェル7をフォトレジスト4をマスクと
してイオン注入法により形成する。
【0007】次に、図4(c)に示すように、高しきい
値電圧のPチャネルトランジスタのしきい値電圧を決定
する、第3のP型不純物領域15をフォトレジスト4を
マスクとしてイオン注入法により形成する。
【0008】次に、図4(d)に示すように、低しきい
値電圧のPチャネルトランジスタのしきい値電圧を決定
する、第4のP型不純物領域16をフォトレジスト4を
マスクとしてイオン注入法により形成する。
【0009】次に、図4(e)に示すように、高しきい
値電圧のNチャネルトランジスタのしきい値電圧を決定
する、第5のP型不純物領域17をフォトレジスト4を
マスクとしてイオン注入法により形成する。
【0010】次に、図4(f)に示すように、低しきい
値電圧のNチャネルトランジスタのしきい値電圧を決定
する、第6のP型不純物領域18をフォトレジスト4を
マスクとしてイオン注入法により形成する。
【0011】最後に、図4(g)に示すように、多結晶
シリコン膜(ゲート電極)10を形成し、PMOSソー
ス/ドレイン拡散層12およびNMOSソース/ドレイ
ン拡散層13を形成し、半導体装置を完成させる。
【0012】上記のように、従来の半導体装置におい
て、高しきい値と低しきい値のトランジスタを作成する
ためには、異なる不純物プロファイルを形成する必要性
があるため、例えば図4(c)と(d)の工程のよう
に、別々の工程において不純物を導入する必要性があっ
た。
【0013】
【発明が解決しようとする課題】しかしながら、従来の
半導体装置は工程が複雑になり高コストであるという問
題点を有していた。具体的には、図4に示すように、N
ウェル形成工程、Pウェル形成工程、高しきい値PMO
Sの不純物導入工程、低しきい値PMOSの不純物導入
工程、高しきい値NMOSの不純物導入工程及び低しき
い値NMOSの不純物導入工程というように6回のレジ
ストマスクを利用した不純物導入を行わなければならな
かった。そこで本発明は上記従来の課題を解決すべく、
容易に(レジストマスクの形成工程が少ない)不純物導
入しきい値電圧の異なる素子を同一チップ上に形成可能
な半導体装置およびその評価方法を提供することを目的
とする。
【0014】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置は、一導電型半導体装置に対
して少なくとも2種類の異なるしきい値電圧を有する半
導体装置であって、高しきい値電圧を有する第1の半導
体装置と低しきい値電圧を有する第2の半導体装置のゲ
ート電極に導入された不純物が異なる構成となってい
る。
【0015】そして上記の半導体装置を製造するにあた
っては、第1に半導体基板上に素子分離領域を形成する
工程と、ゲート絶縁膜を形成する工程と、ゲート絶縁膜
上に多結晶シリコン膜またはアモルファスシリコン膜を
形成する工程と、フォトレジストをマスクとして多結晶
シリコン膜またはアモルファスシリコン膜の一部に選択
的に砒素を導入する工程と、フォトレジストをマスクと
して多結晶シリコン膜またはアモルファスシリコン膜の
砒素が導入されない領域の少なくとも一部に燐を注入す
る工程と、全面に絶縁膜を形成する工程と、ゲート電極
を形成する工程と、ゲート電極をマスクとしてソース、
ドレイン活性領域を形成するとともに熱処理を行う工程
とを有する構成となっている。
【0016】また第2に、半導体基板上にゲート絶縁膜
を形成する工程と、ゲート絶縁膜上に多結晶シリコン膜
またはアモルファスシリコン膜を形成する工程と、多結
晶シリコン膜またはアモルファスシリコン膜全面に砒素
を注入する工程と、フォトレジストをマスクとして多結
晶シリコン膜またはアモルファスシリコン膜の一部に燐
を注入する工程と、ゲート電極を形成する工程と、ゲー
ト電極をマスクとしてソース、ドレイン活性領域を形成
するとともに熱処理を行う工程とを有する構成となって
いる。
【0017】そして上記の構成により、従来の半導体装
置と比較してフォト工程を2回削減することが可能とな
り、低コスト化が実現できる。
【0018】
【発明の実施の形態】本発明者は、ランプアニールを行
った場合ゲート電極に導入された不純物種の違いによっ
て、MOS型半導体装置のフラットバンド電圧が異なる
現象を新たに発見し、このことに基づいて本発明を完成
するに至ったわけであるが、まず以下では上記した現象
について詳細に説明する。
【0019】図1は、実験を行ったMOS型半導体装置
の容量−電圧特性を示したものである。実験は10〜1
5ΩのP型半導体基板に7nmのゲート酸化膜を形成し
た後、330nmの多結晶シリコン膜を堆積し、更に下
記の条件での処理を行った3種類のサンプルを用いて行
った。
【0020】まず第1のサンプルは、燐を多結晶シリコ
ン内に注入し、ランプアニールを1000℃10秒行っ
た後、電気炉熱処理を750℃30分行ったものであ
る。
【0021】次に第2のサンプルは、砒素を多結晶シリ
コン内に注入し、ランプアニールを1000℃10秒行
った後、電気炉熱処理を750℃30分行ったものであ
る。
【0022】最後に第3のサンプルは、砒素を多結晶シ
リコン内に注入し、電気炉熱処理を850℃30分行っ
たものである。
【0023】図1に示されるように、ランプアニールを
1000℃10秒行った後、電気炉熱処理を750℃3
0分行った場合、燐を注入したサンプルと比較して砒素
を注入したサンプルは、フラットバンド電圧が約0.2
V程度プラス方向にシフトしている。また、電気炉熱処
理を850℃30分行った場合は、砒素を注入してもフ
ラットバンドシフトは観測されていない。
【0024】以上のように、フラットバンド電圧がプラ
ス方向にシフトする現象は、ゲートに砒素を注入した場
合でかつランプアニールによって急速加熱急速冷却を行
った場合にのみ発生していることが大きな特徴である。
これは、拡散係数が小さい砒素がゲートに注入された場
合、ランプアニールによる急速加熱急速冷却によって、
活性化された不純物がゲート電極の深さ方向にプロファ
イルを持つことにより、ゲート電極内でポテンシャルが
プロファイルを持つことが原因である。電気炉により長
時間加熱された場合や燐のように拡散係数が大きい不純
物を注入した場合は、ゲート電極内で活性化された不純
物がプロファイルを持たないため、理想通りのフラット
バンド電圧となる。このように、今回あらたに発見され
た現象は、限定された条件の場合にのみ起こるものであ
り、通常発見することが容易ではないと考えられる。
【0025】次に以下では、上記に示した知見に基づい
て成された本発明の実施の形態における半導体装置及び
その製造方法について、図面を参照しながら説明するこ
ととする。
【0026】(実施の形態1)図2は本発明実施の形態
1における半導体装置の製造工程断面図を示したもので
あり、以下では図2(a)〜(f)に沿って本実施の形
態を説明する。
【0027】まず、図2(a)に示すように、半導体基
板1に素子分離領域2を形成し、Pチャネル領域となる
Nウェル3をP+、540KeV、1×1013個/cm2
でフォトレジスト4をマスクとしてイオン注入法により
形成する。続いて、同じフォトレジストをマスクとし
て、Pチャネルトランジスタのパンチスルーストッパと
なる第1のN型不純物層5及びしきい値電圧を決定する
第1のP型不純物領域6をそれぞれAs+、180Ke
V、8×1013個/cm2及びBF2+、40KeV、
9.5×1012個/cm2でイオン注入法により形成す
る。
【0028】次に、図2(b)に示すように、Nチャネ
ル領域となるPウェル7をB+、300KeV、1×1
013個/cm2でフォトレジスト4をマスクとしてイオ
ン注入法により形成する。続いて、同じフォトレジスト
をマスクとして、Nチャネルトランジスタのしきい値電
圧を決定する第2のN型不純物領域8をB+、30Ke
V、5×1012個/cm2、でイオン注入法により形成
する。
【0029】次に、図2(c)に示すように、800℃
の熱酸化によりゲート酸化膜9を形成した後、多結晶シ
リコン膜10を減圧CVD法により堆積する。
【0030】次に、図2(d)に示すように、フォトレ
ジスト4をマスクとして、低しきい値電圧のNMOS領
域および高しきい値電圧のPMOS領域の多結晶シリコ
ンに選択的に燐をP+ 30KeV 5×1015個/c
m2の条件で注入する。
【0031】次に、図2(e)に示すように、フォトレ
ジスト4をマスクとして、高しきい値電圧のNMOS領
域および低しきい値電圧のPMOS領域の多結晶シリコ
ンに選択的に砒素をAs+、30KeV、5×1015個
/cm2の条件で注入する。
【0032】最後に、図2(f)に示すように、全面に
シリコン酸化膜11を減圧CVD法により100nm堆
積した後、フォトレジストをマスクとしてゲート電極を
形成し、PMOSソース/ドレイン拡散層12およびN
MOSソース/ドレイン拡散層13を形成し、熱処理と
してのランプアニール1000℃10秒および電気炉ア
ニール750℃30分を行えば、半導体装置が完成す
る。
【0033】以上のように本実施の形態によれば、図4
に示す従来の半導体装置の製造においては6回のマスク
の形成が必要であったものを、ウェル注入としきい値電
圧を決定する注入を同一フォトマスクで行うことができ
るため、4回のマスク形成に抑えることが可能となり、
従来と比較してフォト工程を2回削減することが可能と
なる。
【0034】(実施の形態2)図3は本発明実施の形態
2における半導体装置の製造工程断面図を示したもので
あり、以下では図3(a)〜(e)に沿って本実施の形
態を説明する。
【0035】まず、図3(a)に示すように、半導体基
板1に素子分離領域2を形成し、Pチャネル領域となる
Nウェル3をP+、540KeV、1×1013個/cm2
でフォトレジスト4をマスクとしてイオン注入法により
形成する。続いて、同じフォトレジストをマスクとし
て、Pチャネルトランジスタのパンチスルーストッパと
なる第1のN型不純物層5及びしきい値電圧を決定する
第1のP型不純物領域6をそれぞれAs+、180Ke
V、8×1013個/cm2及びBF2+、40KeV、
9.5×1012個/cm2でイオン注入法により形成す
る。
【0036】次に、図3(b)に示すように、Nチャネ
ル領域となるPウェル7をB+、300KeV、1×1
013個/cm2でフォトレジスト4をマスクとしてイオ
ン注入法により形成する。続いて、同じフォトレジスト
をマスクとして、Nチャネルトランジスタのしきい値電
圧を決定する第2のN型不純物領域8をB+、30Ke
V、5×1012個/cm2でイオン注入法により形成す
る。
【0037】次に、図3(c)に示すように、800℃
の熱酸化によりゲート酸化膜9を形成した後、多結晶シ
リコン膜10を減圧CVD法により堆積する。
【0038】次に、図3(d)に示すように、全面に砒
素をAs+、30KeV、5×1015個/cm2の条件で
注入した後、フォトレジスト4をマスクとして、低しき
い値電圧のNMOS領域および高しきい値電圧のPMO
S領域の多結晶シリコンに選択的に燐をP+、30Ke
V、5×1015個/cm2の条件で注入する。
【0039】最後に、図3(e)に示すように、全面に
シリコン酸化膜を減圧CVD法により100nm堆積し
た後、フォトレジストをマスクとしてゲート電極11を
形成し、PMOSソース/ドレイン拡散層12およびN
MOSソース/ドレイン拡散層13を形成し、熱処理と
してのランプアニール1000℃10秒および電気炉ア
ニール750℃30分を行えば、半導体装置が完成す
る。
【0040】本実施の形態は、多結晶シリコン堆積後に
全面に砒素を注入することにより、低しきい値電圧のN
MOS領域および高しきい値電圧のPMOS領域の多結
晶シリコンに砒素と燐が注入されている点が上記した実
施の形態1と異なる。
【0041】本実施の形態により、実施の形態1と比較
してさらに1回フォト工程を削減することができ、さら
なる低コスト化を実現することが可能となる。
【0042】以上本発明の実施の形態における半導体装
置及びその製造方法について説明を行ったが、本発明
は、図2及び図3の記載からも明らかなように、ゲート
電極に異なる不純物を導入することによってトランジス
タのしきい値を異ならしめており、通常のしきい値制御
用の不純物導入を複数回に分けて方法により得られる半
導体装置とは全く異なる新規なものである。
【0043】なお、上記の例では、高しきい値電圧を有
するNチャネル型半導体装置および低しきい値電圧を有
するPチャネル型半導体装置のゲート電極に砒素を導入
し、一方、低しきい値電圧を有するNチャネル型半導体
装置および高しきい値電圧を有するPチャネル型半導体
装置のゲート電極に燐を導入した場合について説明を行
ったが、ゲートに導入される不純物によりトランジスタ
のしきい値が変化するものであればどのような組み合わ
せにおいても本発明の効果を得ることが可能である。ま
た、上記の例では、堆積された多結晶シリコンに対して
砒素や燐を導入したが多結晶シリコンの代わりにアモル
ファスシリコンを用いても同様の効果をえることができ
る。
【0044】
【発明の効果】以上のように本発明は、しきい値電圧の
異なる素子が同一チップ上に存在する半導体装置を、従
来と比較してフォト工程を最大3回削減して形成するこ
とができる。よって本発明により、高駆動力化と低消費
電力化を両立した半導体装置を安価に実現できる。
【図面の簡単な説明】
【図1】ゲート注入条件および熱処理条件を変化させた
場合におけるMOSキャパシタの容量ー電圧特性を示す
【図2】本発明の実施の形態における半導体装置の工程
断面図
【図3】本発明の実施の形態における半導体装置の工程
断面図
【図4】従来の半導体装置の工程断面図
【符号の説明】
1 半導体基板 2 素子分離領域 3 Nウェル 4 フォトレジスト 5 第1のN型不純物層(PMOSパンチスルーストッ
パ) 6 第1のP型不純物層(PMOSしきい値制御) 7 Pウェル 8 第2のP型不純物層(NMOSしきい値制御) 9 ゲート酸化膜 10 多結晶シリコン膜 11 シリコン酸化膜 12 PMOSソース/ドレイン拡散層 13 NMOSソース/ドレイン拡散層 14 第2のN型不純物層(従来例におけるPMOSパ
ンチスルーストッパ) 15 第3のP型不純物層(従来例におけるPMOS高
しきい値制御) 16 第4のP型不純物層(従来例におけるPMOS低
しきい値制御) 17 第5のP型不純物層(従来例におけるNMOS高
しきい値制御) 18 第6のP型不純物層(従来例におけるNMOS低
しきい値制御)

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】一導電型半導体装置に対して少なくとも2
    種類の異なるしきい値電圧を有する半導体装置であっ
    て、高しきい値電圧を有する第1の半導体装置と低しき
    い値電圧を有する第2の半導体装置のゲート電極に導入
    された不純物が異なることを特徴とする半導体装置。
  2. 【請求項2】高しきい値電圧を有するNチャネル型半導
    体装置および低しきい値電圧を有するPチャネル型半導
    体装置のゲート電極に砒素が導入されていることを特徴
    とする請求項1に記載の半導体装置。
  3. 【請求項3】低しきい値電圧を有するNチャネル型半導
    体装置および高しきい値電圧を有するPチャネル型半導
    体装置のゲート電極に燐が導入されていることを特徴と
    する請求項1に記載の半導体装置。
  4. 【請求項4】高しきい値電圧を有する第1の半導体装置
    と低しきい値電圧を有する第2の半導体装置のチャネル
    不純物プロファイルが同一であることを特徴とする請求
    項1〜3いずれかに記載の半導体装置。
  5. 【請求項5】半導体基板上に素子分離領域を形成する工
    程と、ゲート絶縁膜を形成する工程と、前記ゲート絶縁
    膜上に多結晶シリコン膜またはアモルファスシリコン膜
    を形成する工程と、フォトレジストをマスクとして前記
    多結晶シリコン膜またはアモルファスシリコン膜の一部
    に選択的に砒素を導入する工程と、フォトレジストをマ
    スクとして前記多結晶シリコン膜またはアモルファスシ
    リコン膜の砒素が導入されない領域の少なくとも一部に
    燐を注入する工程と、全面に絶縁膜を形成する工程と、
    ゲート電極を形成する工程と、前記ゲート電極をマスク
    としてソース、ドレイン活性領域を形成するとともに熱
    処理を行う工程とを有する半導体装置の製造方法。
  6. 【請求項6】半導体基板上にゲート絶縁膜を形成する工
    程と、前記ゲート絶縁膜上に多結晶シリコン膜またはア
    モルファスシリコン膜を形成する工程と、前記多結晶シ
    リコン膜またはアモルファスシリコン膜全面に砒素を注
    入する工程と、フォトレジストをマスクとして前記多結
    晶シリコン膜またはアモルファスシリコン膜の一部に燐
    を注入する工程と、ゲート電極を形成する工程と、前記
    ゲート電極をマスクとしてソース、ドレイン活性領域を
    形成するとともに熱処理を行う工程とを有する半導体装
    置の製造方法。
  7. 【請求項7】熱処理として、ランプアニールを行った後
    電気炉アニールを行うことを特徴とする請求項5または
    6に記載の半導体装置の製造方法。
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