JPS638622B2 - - Google Patents

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JPS638622B2
JPS638622B2 JP51002057A JP205776A JPS638622B2 JP S638622 B2 JPS638622 B2 JP S638622B2 JP 51002057 A JP51002057 A JP 51002057A JP 205776 A JP205776 A JP 205776A JP S638622 B2 JPS638622 B2 JP S638622B2
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film
well layer
effect transistor
insulated gate
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Koichi Nagasawa
Yasunobu Osa
Satoshi Meguro
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Description

【発明の詳細な説明】 本発明は、LOCOS構造のCMIS半導体装置の
製造方法に関する。
従来のLOCOS構造のCMIS半導体装置の使用
電圧は、素子活性領域のしきい値電圧Vthとフイ
ールド酸化膜領域の寄生MOSトランジスタのし
きい値電圧Vthによつて規定されているために、
その使用電圧を高めようとすると基板の不純物濃
度やこの基板内の基板とは反対導電型のウエル層
の不純物濃度を変化させる必要がある。しかしな
がら、これらの不純物濃度は、CMIS半導体装置
の他の諸電気特性より決定されるために、結局、
CMIS半導体装置の使用電圧の範囲は限られたも
のとなると共に、その値は非常に低いものであつ
た。
しかるに、現状のCMIS半導体装置の適用され
る範囲は、広範囲のものでありそれらにおけるそ
れぞれの製品仕様によつてその使用電圧はばらば
らであるのが実状である。そのため、これらの多
品種多仕様の製品に適用できるCMIS半導体装置
を同一製造プロセスによつて製作し、広範囲の使
用電圧を満足すべきCMIS半導体装置が要求され
ている。そのためには、CMIS半導体装置の素子
活性領域のしきい値電圧Vthやフイールド酸化膜
領域の寄生MOSトランジスタのしきい値電圧
Vthを所定の値にコントロールすることができる
CMIS半導体装置の製造方法が必要となる。
本発明は、上述した要求に対してなされたもの
であり、その目的とするところは、素子活性領域
のしきい値電圧Vthとは無関係にフイールド酸化
膜領域の寄生MOSトランジスタのしきい値電圧
Vthを設定することができ、もつて使用電圧の値
とその範囲を広くとれるCMIS半導体装置の製造
方法を提供することにある。
このような目的を達成するために、半導体基板
の一つのウエル層内にＰチヤンネルあるいはＮチ
ヤンネルの一方の絶縁ゲート電界効果トランジス
タ素子を複数形成してなる、本発明の相補型絶縁
ゲート電界効果トランジスタの製造方法において
は、下記(イ)〜(ヘ)の一連の工程を具備してなること
を特徴としている。
(イ) 前記一方のチヤンネル導電型の複数の絶縁ゲ
ート電界効果トランジスタ素子を形成すべき一
つの第１導電型のウエル層と、他方のチヤンネ
ル導電型の複数の絶縁ゲート電界効果トランジ
スタ素子を形成すべき前記第１導電型と反対の
第２導電型である半導体領域であつて、前記ウ
エル層の主表面に連続する主表面を有する他の
半導体領域とを具備する半導体基板を形成する
工程と、 (ロ) 前記ウエル層の主表面の選択された、前記複
数の絶縁ゲート電界効果トランジスタ素子を形
成すべき複数の表面領域と、前記他の半導体領
域の主表面の選択された、前記他方の複数の絶
縁ゲート電界効果トランジスタ素子を形成すべ
き複数の表面領域とを覆うように、前記半導体
基板の主表面上に選択的に耐酸化膜を被覆する
工程、 (ハ) 前記耐酸化膜が形成された前記他の半導体領
域の表面部および前記耐酸化膜が形成されなか
つた前記他の半導体領域の表面部を除き、前記
耐酸化膜によつて被覆されなかつた前記ウエル
層内の前記複数の耐酸化膜によつて被覆されな
かつた表面領域部に、イオン注入によつて前記
第１導電型の不純物を導入する工程、 (ニ) 前記耐酸化膜によつて被覆されなかつた前記
半導体基板の部分を選択的に酸化し、これによ
つて、ウエル層内の前記耐酸化膜によつて被覆
された複数の表面領域および他の半導体領域内
の前記耐酸化膜によつて被覆された複数の表面
領域を取囲むように厚いフイールド酸化膜を形
成する工程、 (ホ) 前記半導体基板から前記耐酸化膜を除去する
工程、および (ヘ) 前記厚いフイールド酸化膜によつて取囲まれ
た前記ウエル層の前記選択された複数の表面領
域のそれぞれに、絶縁ゲート電界効果トランジ
スタのソースおよびドレイン領域を形成するた
めに、その表面を取囲む厚い酸化膜をマスクの
一部として第２導電型の不純物を導入する工
程。
以下、本発明にかかる実施例を用いて具体的に
説明する。
第１図〜第６図は、本発明の一実施例である
LOCOS構造のCMOS ICおよびその製造方法を
工程順に示す断面図である。
同図を用いて、本発明にかかるLOCOS構造の
CMOS ICおよびその製造方法を工程順に詳細に
説明する。
(イ) Ｎ型シリコン基板１表面の一部を限つてその
厚さ６〜8μm程度のＰ型ウエル層２を形成した
のち、これを含む基板１表面を熱酸化して700
Å程度の膜厚の酸化シリコン（SiO2）膜３を
形成する。ついでこのSiO2膜３全面に気相反
応による窒化シリコン（Si3N4）膜４を1000Å
程度形成する（第１図）。
(ロ) フイールド酸化膜を形成する領域の上記
Si3N4膜４およびこの膜下のSiO2膜３をフオト
レジスト膜５をマスクにしてエツチオフする。
ついで、ＰチヤンネルMOS素子を形成する領
域の基板１上面をフオトレジスト膜６によつて
被覆し、ＮチヤンネルMOS素子のフイールド
酸化膜を形成する領域の基板１表面にボロン(B)
等のアクセプタ不純物７をイオン注入する（第
２図）。
(ハ) 前記フオトレジスト膜５，６を除去したの
ち、ＰチヤンネルMOS素子を形成する領域の
基板１上面に新らたなフオトレジスト膜８を形
成する。ついで、ＰチヤンネルMOS素子のフ
イールド酸化膜を形成する領域の基板１表面に
リン（Ｐ）等のドナー不純物９をイオン注入す
る（第３図）。
(ニ) 上記フオトレジスト膜８を除去したのち、湿
潤酸素中、高温で酸化し、LOCOS構造の選択
酸化シリコン（SiO2）膜１０を1.4μm程度形成
する（第４図）。このとき、Si3N4膜４でカバ
ーされた部分にはSi3N4膜４の酸素に対するマ
スク効果のために酸化シリコン（SiO2）膜は
形成されない。ついで、上記選択酸化マスクで
あるSi3N4膜４およびこのSi3N4膜４下の薄い
SiO2膜３を除去する（第４図）。
なお、上記LOCOS構造の厚いSiO2膜１０を
形成するための加熱処理によつて、この厚い
SiO2膜１０下には、前工程でイオン注入した
不純物が活性化されて拡散し、P+型フイール
ド拡散層７ａ、N+型フイールド拡散層９ａが
形成される（第４図）。
(ホ) 基板１表面に清浄なゲート酸化膜１１を成長
し、ついでこのゲート酸化膜１１表面に多結晶
シリコン層１２を形成し、フオトエツチングに
よりゲート電極以外をエツチオフする。この残
された多結晶シリコン層１２をマスクとしてふ
たたびエツチングを行ない、ソース、ドレイン
領域にあたるゲート酸化膜１１を除去する。そ
してフオトレジスト膜等をマスクにした選択拡
散法によりそれぞれのMOS素子のドレイン層
１３，１４、ソース層１３ａ，１４ａを形成す
る（第５図）。
(ヘ) ゲート電極Ｇ用多結晶シリコン層１２等を絶
縁するために、基板１上面にシランの熱分解で
酸化シリコン（SiO2）膜１５を成長させる
（第６図）。
ついで、コンタクト窓を開けたのち、アルミ
ニウム（Al）を真空蒸着し、フオトエツチン
グにより必要なアルミニウム配線およびソース
電極Ｓおよびドレイン電極Ｄを形成する（第６
図）。
(ト) 以上によりウエーハ処理工程を終了するわけ
で、その後は、通常行なわれるように、チツプ
に切断し、組立工程を経てデバイスが完了す
る。
上述したような本発明にかかるLOCOS構造の
CMOS ICおよびその製造方法は、下記に示すよ
うな諸特長を有するものである。
(1) フイールド酸化膜である厚いSiO2膜１０下
に基板１あるいはＰ型ウエル層２よりも高不純
物濃度でしかもそれらの不純物濃度とは無関係
に設定した不純物濃度を有するフイールド拡散
層７ａ９ａを有するために、フイールド酸化膜
１０領域の寄生MOSトランジスタのしきい値
電圧Vthを不純物７，９のイオン注入量によつ
て任意の値に設定できると共に、この寄生
MOSトランジスタのしきい値電圧Vthは、基
板１およびＰ型ウエル層２のそれぞれのしきい
値電圧Vthとは無関係に設定することができ
る。したがつて、本発明によれば、使用電圧が
それぞれ異なるような種々の製品のCMOS IC
を、同一製造プロセスによつて製作し、広範囲
の使用電圧を満足するCMOS ICを得ることが
できる。
このとき、ウエル層はフイールド酸化膜の形
成前に予め形成されるので、フイールド拡散層
７ａ，９ａは、ウエル層の形成とは無関係に所
定の不純物濃度で薄く形成することができる。
このため、フイールド拡散層７ａ，９ａが素子
形成領域において、ソース、ドレイン領域と重
なり合う領域を少なくできるので、ソース、ド
レイン領域の占有面積を小さくできる。しか
も、このとき、次に述べるように、フイールド
拡散層７ａ，９ａは、ソース、ドレイン領域と
自己整合されるから、フイールド拡散層とソー
ス、ドレイン領域との重なり合う領域を著しく
減少することができ、これによつて、ソース、
ドレイン領域の占有面積を一層減少することが
できる。
(2) また、上記のフイールド拡散層７ａ，９ａの
形成には、選択熱酸化による厚いフイールド酸
化シリコン膜１０を形成するためのマスクであ
るSi3N4膜４をそのまま用いている。したがつ
て、このフイールド拡散層７ａ，９ａは、フイ
ールド酸化シリコン膜１０および素子のソー
ス、ドレインと自己整合でき、集積度を高める
ことができると共に、極めて単純な作業工程を
もつて本発明にかかる半導体装置を得ることが
できる。
さらに、本発明によれば、フイールド拡散層
形成のための不純物イオンの注入を行なう際の
マスク（耐酸化膜）と、フイールド酸化の際の
マスクを共用するので、フイールド拡散層とフ
イールド酸化膜を整合させることができるた
め、素子相互間に延在する素子分離領域の幅を
小さくすることができる。
さらに、本発明によれば、ウエル層のフイー
ルド拡散層（チヤンネルストツパ）７ａをイオ
ン注入によつて形成する際、基板領域側にはそ
の不純物がイオン注入されることはないので、
ウエル層のフイールド拡散層７ａは基板領域の
フイールド拡散層９ａと独立して形成できる。
そして、チヤンネルストツパ７ａ，９ａを形成
すべき領域にイオン注入された不純物を活性化
させるための熱処理工程は、フイールド酸化の
工程と同一工程で行なうことができる。
また、本発明によれば、一つのウエル層内に
多数のMOSトランジスタを形成できるために、
ウエル電圧供給配線のレイアウトが容易とな
り、コンタクトの数も少なくでき、結果的に、
集積度を向上させることができる。
(3) LOCOS構造のCMIS半導体装置であるため
に、微細加工ができ、しかも高速動作、低消費
電力特性等の高性能なデバイスとなり、本発明
にかかるCMIS半導体装置は、種々の製品に適
用できるものである。
また、本発明は、上述した実施例に限定される
ことなく、種々の態様のゲート電極やゲート絶縁
膜を用いたLOCOS構造のCMIS半導体装置に適
用できるものである。
【図面の簡単な説明】
第１図〜第６図は、本発明の一実施例である
LOCOS構造のCMOS ICおよびその製造方法を
工程順に示す断面図である。 １……Ｎ型シリコン基板、２……Ｐ型ウエル
層、３……薄いSiO2膜、４……窒化シリコン膜、
５，６，８……フオトレジスト膜、７……アクセ
プタ不純物、７ａ……P+型拡散層、９……ドナ
ー不純物、９ａ……N+型拡散層、１０……フイ
ールド酸化シリコン膜、１１……ゲート酸化膜、
１２……多結晶シリコン層、１３，１３ａ……
N+型層、１４，１４ａ……P+型層、１５……
SiO2膜、Ｄ……ドレイン電極、Ｓ……ソース電
極。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体基板の一つのウエル層内にＰチヤンネ
    ルあるいはＮチヤンネルの一方の絶縁ゲート電界
    効果トランジスタ素子を複数形成してなる、次の
    工程を具備してなることを特徴とする相補型絶縁
    ゲート電界効果トランジスタの製造方法： (イ) 前記一方のチヤンネル導電型の複数の絶縁ゲ
    ート電界効果トランジスタ素子を形成すべき一
    つの第１導電型のウエル層と、他方のチヤンネ
    ル導電型の複数の絶縁ゲート電界効果トランジ
    スタ素子を形成すべき前記第１導電型と反対の
    第２導電型である半導体領域であつて、前記ウ
    エル層の主表面に連続する主表面を有する他の
    半導体領域とを具備する半導体基板を形成する
    工程と、 (ロ) 前記ウエル層の主表面の選択された、前記複
    数の絶縁ゲート電界効果トランジスタ素子を形
    成すべき複数の表面領域と、前記他の半導体領
    域の主表面の選択された、前記他方の複数の絶
    縁ゲート電界効果トランジスタ素子を形成すべ
    き複数の表面領域とを覆うように、前記半導体
    基板の主表面上に選択的に耐酸化膜を被覆する
    工程、 (ハ) 前記耐酸化膜が形成された前記他の半導体領
    域の表面部および前記耐酸化膜が形成されなか
    つた前記他の半導体領域の表面部を除き、前記
    耐酸化膜によつて被覆されなかつた前記ウエル
    層内の前記複数の耐酸化膜によつて被覆されな
    かつた表面領域部に、イオン注入によつて前記
    第１導電型の不純物を導入する工程、 (ニ) 前記耐酸化膜によつて被覆されなかつた前記
    半導体基板の部分を選択的に酸化し、これによ
    つて、ウエル層内の前記耐酸化膜によつて被覆
    された複数の表面領域および他の半導体領域内
    の前記耐酸化膜によつて被覆された複数の表面
    領域を取囲むように厚いフイールド酸化膜を形
    成する工程、 (ホ) 前記半導体基板から前記耐酸化膜を除去する
    工程、および (ヘ) 前記厚いフイールド酸化膜によつて取囲まれ
    た前記ウエル層の前記選択された複数の表面領
    域のそれぞれに、絶縁ゲート電界効果トランジ
    スタのソースおよびドレイン領域を形成するた
    めに、その表面を取囲む厚い酸化膜をマスクの
    一部として第２導電型の不純物を導入する工
    程。
JP205776A 1976-01-12 1976-01-12 Production of complimentary isolation gate field effect transistor Granted JPS5286083A (en)

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