JPS63146A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63146A JPS63146A JP62146384A JP14638487A JPS63146A JP S63146 A JPS63146 A JP S63146A JP 62146384 A JP62146384 A JP 62146384A JP 14638487 A JP14638487 A JP 14638487A JP S63146 A JPS63146 A JP S63146A
- Authority
- JP
- Japan
- Prior art keywords
- well region
- type well
- semiconductor device
- mask
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に係わるものであり、詳しくは導電
型の異なる２種類のウェル領域を有する構造の半導体装
置に関する。
型の異なる２種類のウェル領域を有する構造の半導体装
置に関する。
従来のウェル領域を有する構造の半導体装置について、
第１図ａ −ｙ ｄを用いて以下に説明する。
第１図ａ −ｙ ｄを用いて以下に説明する。
第１図ａは、単結晶シリコン基板１にシリコン酸化膜２
を形成した半導体装置の断面図である。次に、Ｎ型ウェ
ル領域を形成するための窓をシリコン酸化膜２にホトエ
ッチにより開け、レジスト４等をマスクとしてＮ型を形
成するイオン５をイオン注入しＮ型ウェル領域６を形成
して第１図すとなる。このＮ型ウェル領域を形成した後
、レジスト４を剥離し、そして第１図Ｃのように再度シ
リコン酸化膜７を形成する。シリコン酸化膜７は残存す
るシリコン酸化膜３の上にも形成される。その後、パタ
ーン化されたホトレジスト９をマスクとしてエツチング
することにより、Ｐ型ウェル領域を形成するための窓を
酸化膜８に開けた、次に、レジスト９等をマスクとして
Ｐ型を形成するイオン１０をイオン注入する。このよう
にして、第１図ｄに示すようにＰ型ウェル領域１１を形
成する。以上のように、従来の方法はＮ型ウェル領域及
びＰ型ウェル領域のそれぞれの表面は同一の高さであり
、Ｎ型ウェル領域及びＰ型ウェル領域の表面には凹凸が
ない。
を形成した半導体装置の断面図である。次に、Ｎ型ウェ
ル領域を形成するための窓をシリコン酸化膜２にホトエ
ッチにより開け、レジスト４等をマスクとしてＮ型を形
成するイオン５をイオン注入しＮ型ウェル領域６を形成
して第１図すとなる。このＮ型ウェル領域を形成した後
、レジスト４を剥離し、そして第１図Ｃのように再度シ
リコン酸化膜７を形成する。シリコン酸化膜７は残存す
るシリコン酸化膜３の上にも形成される。その後、パタ
ーン化されたホトレジスト９をマスクとしてエツチング
することにより、Ｐ型ウェル領域を形成するための窓を
酸化膜８に開けた、次に、レジスト９等をマスクとして
Ｐ型を形成するイオン１０をイオン注入する。このよう
にして、第１図ｄに示すようにＰ型ウェル領域１１を形
成する。以上のように、従来の方法はＮ型ウェル領域及
びＰ型ウェル領域のそれぞれの表面は同一の高さであり
、Ｎ型ウェル領域及びＰ型ウェル領域の表面には凹凸が
ない。
又、従来のセルファライン技術は特開昭５２−８６０８
３号公報の様に、フィールド絶縁膜とゲート部とをマス
クとしてソース・ドレイン領域を自己整合的にイオンを
打ち込んで形成し、チャンネルストッパ領域とソース・
ドレイン領域との境界面にＰ−Ｎ接合を形成する方法で
ある。
３号公報の様に、フィールド絶縁膜とゲート部とをマス
クとしてソース・ドレイン領域を自己整合的にイオンを
打ち込んで形成し、チャンネルストッパ領域とソース・
ドレイン領域との境界面にＰ−Ｎ接合を形成する方法で
ある。
しかし、従来のウェル領域の構造は、Ｎ型ウェル領域と
Ｐ型ウェル領域とが実質的に同一の平面にあるので、 ■ マスク合わせの基準を別途手段でつくる必要がある ■ ホト工程が２回必要である ■ マスク合わせの誤差が大きいので、Ｎ型ウェル領域
とＰ型ウェル領域を隣接させることができず、Ｎ型ウェ
ル領域とＰ型ウェル領域は一定距離はなして形成しなけ
ればならない という問題点があった。
Ｐ型ウェル領域とが実質的に同一の平面にあるので、 ■ マスク合わせの基準を別途手段でつくる必要がある ■ ホト工程が２回必要である ■ マスク合わせの誤差が大きいので、Ｎ型ウェル領域
とＰ型ウェル領域を隣接させることができず、Ｎ型ウェ
ル領域とＰ型ウェル領域は一定距離はなして形成しなけ
ればならない という問題点があった。
又、従来のセルファライン法によると、■ イオン打ち
込みでソース・ドレイン領域を形成するためのマスクは
、選択酸化法によって形成されたフィールド絶縁膜とゲ
ート部であるため、高エネギーを有するイオンを打ち込
むとゲート部の絶縁性が破壊される欠点がある ■ 隣接して形成された導電型の異なる２種類の領域に
よって作られるＰ−Ｎ接合面は、それぞれの不純物濃度
が同一でないため、イオン打ち込み後の熱拡散処理、Ｐ
ＳＧ等の保護膜を形成する工程での加熱処理等によって
、不純物濃度の高い領域から低い領域へと移動し、セル
ファライン法によって形成されたＰ−Ｎ接合面をイオン
打ち込みで形成した位置に止めておくことは難しいとい
う欠点がある という問題点があった。
込みでソース・ドレイン領域を形成するためのマスクは
、選択酸化法によって形成されたフィールド絶縁膜とゲ
ート部であるため、高エネギーを有するイオンを打ち込
むとゲート部の絶縁性が破壊される欠点がある ■ 隣接して形成された導電型の異なる２種類の領域に
よって作られるＰ−Ｎ接合面は、それぞれの不純物濃度
が同一でないため、イオン打ち込み後の熱拡散処理、Ｐ
ＳＧ等の保護膜を形成する工程での加熱処理等によって
、不純物濃度の高い領域から低い領域へと移動し、セル
ファライン法によって形成されたＰ−Ｎ接合面をイオン
打ち込みで形成した位置に止めておくことは難しいとい
う欠点がある という問題点があった。
以上のように、従来の構造はマスク合わせの基準となる
図形、記号等を他の工程で別途に作製していたので、半
導体装置の高密度化、低コスト化及び高性能化の隘路と
なでいた。
図形、記号等を他の工程で別途に作製していたので、半
導体装置の高密度化、低コスト化及び高性能化の隘路と
なでいた。
そこで、本発明はこのような問題点を解決するものであ
り、その目的とするところは ■ 半導体装置を高密度化する構造 ■ 半導体装置の製造工程を短縮する構造を提供するこ
とにある。
り、その目的とするところは ■ 半導体装置を高密度化する構造 ■ 半導体装置の製造工程を短縮する構造を提供するこ
とにある。
本発明は、Ｐ型つェル謂域にＮ型ＭＯＳトランジスタを
形成しそしてＮ型ウェル領域にＰ型ＭＯＳトランジスタ
を形成した半導体装置において、前記Ｐ型ウェル領域の
表面と前記Ｎ型ウェル領域の表面との境界領域に段差が
あることを特徴とする。
形成しそしてＮ型ウェル領域にＰ型ＭＯＳトランジスタ
を形成した半導体装置において、前記Ｐ型ウェル領域の
表面と前記Ｎ型ウェル領域の表面との境界領域に段差が
あることを特徴とする。
第２図すにおいて、耐酸化マスクである窒化シリコン１
６をマスクとしてＮ型ウェル領域１９を選択酸化すると
、選択酸化膜２０はＮ型ウェル領域１９に食い込むので
、Ｎ型ウェル領域１９は凹みＮ型ウェル領域１８となる
。
６をマスクとしてＮ型ウェル領域１９を選択酸化すると
、選択酸化膜２０はＮ型ウェル領域１９に食い込むので
、Ｎ型ウェル領域１９は凹みＮ型ウェル領域１８となる
。
Ｐ型ウェル領域とＮ型ウェル領域とが接して形成される
Ｐ−Ｎ接合面は、それぞれの領域の不純物濃度が加熱に
よて移動しない程度に等しいので、後工程の加熱条件に
よるＰ−Ｎ接合面の移動を防止することができる。
Ｐ−Ｎ接合面は、それぞれの領域の不純物濃度が加熱に
よて移動しない程度に等しいので、後工程の加熱条件に
よるＰ−Ｎ接合面の移動を防止することができる。
このような不純物濃度が略等しい導電型の異なる２種類
のウェル領域を選択酸化法を用いて形成することにより
、自己整合なイオン打ち込みとジャンクションを正確な
位置に形成することの他に、ジャンクシロンの幅のバラ
ツキを小さくすること、ジャンクションにおける不純物
分布バラツキを小さくすること及び選択酸化膜のバーズ
ビークと不純物の熱拡散を利用した緩らかな不純物の分
布等が可能になる。
のウェル領域を選択酸化法を用いて形成することにより
、自己整合なイオン打ち込みとジャンクションを正確な
位置に形成することの他に、ジャンクシロンの幅のバラ
ツキを小さくすること、ジャンクションにおける不純物
分布バラツキを小さくすること及び選択酸化膜のバーズ
ビークと不純物の熱拡散を利用した緩らかな不純物の分
布等が可能になる。
第２図（ａ）〜（ｄ）は、本発明の１実施例における代
表的な工程に係わる図である。
表的な工程に係わる図である。
第２図ａは、単結晶シリコン基板１２にシリコン酸化膜
１３及び従来から良（知られているように、酸化に対し
てマスク作用を有する耐酸化マスクとなりえるシリコン
窒化Ｍ１４を形成したものである。
１３及び従来から良（知られているように、酸化に対し
てマスク作用を有する耐酸化マスクとなりえるシリコン
窒化Ｍ１４を形成したものである。
次に、レジスト１６を塗布し露光しエツチングすること
により、マスクの形状に形成されたレジスト１７が形成
される。レジスト１７をマスクとして、Ｎ型ウェル領域
を形成するための窓をエツチングにより明け、シリコン
窒化膜１６及びレジスト１７をマスクとしてＮ型を形成
するイオン１８をイオン注入し、第２図すに示すように
Ｎ型ウェル領域１９を形成する。次に、シリコン窒化膜
６をマスクとして選択酸化を行い第２図Ｃのようにシリ
コン酸化膜２０を形成する。このシリコン酸化膜はＮ型
ウェル領域１９のシリコンが酸化されることによって形
成されたもので、その結果、Ｎ型ウェル領域１９は凹ん
でＮ型ウェル領域１８となる。その後、シリコン窒化膜
をエツチング除去すると選択酸化した部分のシリコン酸
化膜２１が残る。このシリコン酸化膜２１をマスクとし
てＰ型を形成するイオン２２を注入することにより、第
２図ｄのようにＮ型ウェル領域１８の表面と段差を有す
るＰ型ウェル領域２３を隣接して、単結晶シリコン基板
１２に一主面に配置する。
により、マスクの形状に形成されたレジスト１７が形成
される。レジスト１７をマスクとして、Ｎ型ウェル領域
を形成するための窓をエツチングにより明け、シリコン
窒化膜１６及びレジスト１７をマスクとしてＮ型を形成
するイオン１８をイオン注入し、第２図すに示すように
Ｎ型ウェル領域１９を形成する。次に、シリコン窒化膜
６をマスクとして選択酸化を行い第２図Ｃのようにシリ
コン酸化膜２０を形成する。このシリコン酸化膜はＮ型
ウェル領域１９のシリコンが酸化されることによって形
成されたもので、その結果、Ｎ型ウェル領域１９は凹ん
でＮ型ウェル領域１８となる。その後、シリコン窒化膜
をエツチング除去すると選択酸化した部分のシリコン酸
化膜２１が残る。このシリコン酸化膜２１をマスクとし
てＰ型を形成するイオン２２を注入することにより、第
２図ｄのようにＮ型ウェル領域１８の表面と段差を有す
るＰ型ウェル領域２３を隣接して、単結晶シリコン基板
１２に一主面に配置する。
以上のように、本発明は表面に段差を有するホトエッチ
が１回で導電型の異なる２種類のウェル領域を形成でき
るので工程が筒素化できると共に、マスク合わせ誤差の
ための寸法的な余裕をとる必要がなくなり、半導体装置
の高集積化が達成できるという効果を有する。更に、後
工程の熱処理によって移動しなくしかも耐圧等の特性の
バラツキの小さいＰ−Ｎ接合を形成することができる。
が１回で導電型の異なる２種類のウェル領域を形成でき
るので工程が筒素化できると共に、マスク合わせ誤差の
ための寸法的な余裕をとる必要がなくなり、半導体装置
の高集積化が達成できるという効果を有する。更に、後
工程の熱処理によって移動しなくしかも耐圧等の特性の
バラツキの小さいＰ−Ｎ接合を形成することができる。
以上述べたように、本発明は、単結晶シリコン基板の一
主面に表面の高さの異なるＰ型ウェル領域とＮ型ウェル
領域を配置することによって、■ Ｐ型ウェル領域の表
面とＮ型ウェル領域の表面との段差を用いて、高精度な
マスク合わせができた ■ Ｐ型ウェル領域とＮ型ウェル領域が隣接して形成さ
れ、集積度を従来の製造方法に比して２０〜３０％改善
することができた。
主面に表面の高さの異なるＰ型ウェル領域とＮ型ウェル
領域を配置することによって、■ Ｐ型ウェル領域の表
面とＮ型ウェル領域の表面との段差を用いて、高精度な
マスク合わせができた ■ Ｐ型ウェル領域とＮ型ウェル領域が隣接して形成さ
れ、集積度を従来の製造方法に比して２０〜３０％改善
することができた。
■ Ｎ型ウェル領域に形成されたソース、ドレイン又は
ゲートとＰ型ウェル領域に形成されたソース、ドレイン
又はゲートとの配線距離を１０〜４０％短くすることが
できた。
ゲートとＰ型ウェル領域に形成されたソース、ドレイン
又はゲートとの配線距離を１０〜４０％短くすることが
できた。
■ Ｎ型ウェル領域とＰ型ウェル領域を隣接して形成し
、そのＰ−Ｎ接合面を後工程の加熱条件によらず一定位
置に止めることができた ■ Ｐ型ウェル領域及びＮ型ウェル領域を形成するのに
、ホトエッチ工程を従来の２回から１回へと５０％減ら
すことができた。
、そのＰ−Ｎ接合面を後工程の加熱条件によらず一定位
置に止めることができた ■ Ｐ型ウェル領域及びＮ型ウェル領域を形成するのに
、ホトエッチ工程を従来の２回から１回へと５０％減ら
すことができた。
という効果を有する。
第１図（ａＪ〜（ｄ３はウェル領域を形成する従来の製
造方法の主要工程における半導体装置の断面図、第２図
ω〕〜（山は本発明の１実施例を示す主要工程における
半導体装置の断面図である。
造方法の主要工程における半導体装置の断面図、第２図
ω〕〜（山は本発明の１実施例を示す主要工程における
半導体装置の断面図である。
Claims (1)
- Ｐ型ウェル領域にＮ型ＭＯＳトランジスタを形成しそし
てＮ型ウェル領域にＰ型ＭＯＳトランジスタを形成した
半導体装置において、前記Ｐ型ウェル領域の表面と前記
Ｎ型ウェル領域の表面との境界領域に段差があることを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62146384A JPS63146A (ja) | 1987-06-12 | 1987-06-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62146384A JPS63146A (ja) | 1987-06-12 | 1987-06-12 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11980879A Division JPS5643756A (en) | 1979-09-18 | 1979-09-18 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63146A true JPS63146A (ja) | 1988-01-05 |
Family
ID=15406484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62146384A Pending JPS63146A (ja) | 1987-06-12 | 1987-06-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63146A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4960878A (ja) * | 1972-10-17 | 1974-06-13 | ||
| JPS4979189A (ja) * | 1972-11-01 | 1974-07-31 | ||
| JPS49115647A (ja) * | 1973-03-07 | 1974-11-05 | ||
| JPS49119587A (ja) * | 1973-03-14 | 1974-11-15 | ||
| JPS5286083A (en) * | 1976-01-12 | 1977-07-16 | Hitachi Ltd | Production of complimentary isolation gate field effect transistor |
-
1987
- 1987-06-12 JP JP62146384A patent/JPS63146A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4960878A (ja) * | 1972-10-17 | 1974-06-13 | ||
| JPS4979189A (ja) * | 1972-11-01 | 1974-07-31 | ||
| JPS49115647A (ja) * | 1973-03-07 | 1974-11-05 | ||
| JPS49119587A (ja) * | 1973-03-14 | 1974-11-15 | ||
| JPS5286083A (en) * | 1976-01-12 | 1977-07-16 | Hitachi Ltd | Production of complimentary isolation gate field effect transistor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4914047A (en) | Method of producing insulated gate MOSFET employing polysilicon mask | |
| JPH0116018B2 (ja) | ||
| JP2775765B2 (ja) | 半導体装置の製造法 | |
| JPS63146A (ja) | 半導体装置 | |
| US5895237A (en) | Narrow isolation oxide process | |
| JPS63147A (ja) | 半導体装置 | |
| JPH0541516A (ja) | 半導体装置及び製造方法 | |
| JPS597228B2 (ja) | ゼツエンゲ−トハンドウタイソウチノ セイゾウホウホウ | |
| KR940004270B1 (ko) | 리세스드 채널 모오스 fet 제조방법 | |
| JPH01137645A (ja) | 半導体装置の製造方法 | |
| KR930001902B1 (ko) | Ldd 제조방법 | |
| JPH01125845A (ja) | 半導体装置の素子分離方法 | |
| KR19990049060A (ko) | 트랜지스터 및 그의 제조 방법 | |
| JPH0362015B2 (ja) | ||
| KR970000470B1 (ko) | 모스(mos) 전계효과 트랜지스터 및 그것의 제조방법 | |
| KR0151076B1 (ko) | Ldd 구조를 가지는 반도체 장치의 제조방법 | |
| JPS61251165A (ja) | Ｂｉ−ＭＩＳ集積回路の製造方法 | |
| JPS5837990B2 (ja) | 半導体装置の製造方法 | |
| JP3848782B2 (ja) | 半導体装置の製造方法 | |
| KR100321753B1 (ko) | 모스트랜지스터의제조방법 | |
| JPH03153081A (ja) | 電界効果型トランジスタおよびその製造方法 | |
| KR950000152B1 (ko) | 게이트중첩 엘디디(ldd) 구조 씨모스(cmos) 장치의 제조방법 | |
| JPS60134473A (ja) | 半導体装置製造方法 | |
| JPH01181557A (ja) | 半導体装置の製造方法 | |
| JPH0290628A (ja) | 半導体装置の製造方法 |