JPH01181557A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は半導体装置の内、横型リード・オンリー・メモ
リ（以下ＲＯＭ　）の製造方法に関する。

〈従来の技術〉 各種のグログラム情報を書き込んで利用するＲＯＭ　］
　２一般にゲート配線と拡散配線とをマトリクス状に組
み合せたトランジスタ構造に作成される。ＲＯＭの集積
度向上のためには微細トランジスタ形成技術と微細素子
分離技術とが最も重要な課題となる。

従来、素子分離技術としては、選択酸化技術を用いるＬ
ＯＣＯ８法が一般に用いられる。第５１１（ａ）〜（ｃ
）はＬＯＣＯ５法のプロセスを示す要部断面図でるる。

第５図（ａ）の如く第１導電型シリコン基板Ｉ上にシリ
コン酸化膜２、及びシリコン窒化膜３を順次形成した後
、素子分離領域上の前記シリコン窒化膜３を選択的に除
去する。次にシリコン基板１を熱処理するとシリコン窒
化膜８が耐酸化マスク材となって、第５図（ｂ）の如く
シリコン窒化膜８で覆われない素子分離領域のシリコン
基板１が酸化され、ＬＯＣＯ８酸化膜４が形成される、
次いで、第５図（ｃ）の如く上記シリコン窒化膜３を除
去した後、素子形成領域に第２導電型不純物領域５等を
従来公知の技術で形成して素子を形成する。

〈発明が解決しようとする問題点〉 ところが上記ＬＯＣＯ５法による素子分離法では、ＬＯ
ＧＯ９酸化膜がマスクであるシリコン窒化膜下にも形成
されてバーズ・ビーク４ａを形成し、素子分離領域の寸
法シフトが非常に大きくなるため、上述の如き問題点を
解決するために、ＳＷＡＭＩ。

０９ＥＬＯ等の選択酸化を利用する分離法やＢＯＸ等の
溝埋め込み型や分離法が新しく開発され、寸等 法シフトの大幅謔減少が可能になった。ところが上述の
如き新素子分離技術はいずれも、従来のＬＯＣＯ５法に
比べて非常に工程数が多く、また高度なドライエツチン
グ技術やＣＶＤ技術等の要素技術が必要なため、実用化
が非常に困難であるという問題がある。

く問題点を解決するための手段〉 本発明は上述する種々の問題点を解決するためになされ
たもので、第１導電型半導体基板上にゲート絶縁膜を形
成する工程と、前記第１導電型半導体基板にソース、ド
レイン領域をなす第２導電型不純物領域を複数個、ほぼ
平行に形成する工程と、前記第１導電型半導体基板上に
前記第２導電型不純物領域と交差させてゲート配線を複
数個形成する工程と、前記第１導電型半導体基板全面に
第１導電型不純物を注入する工程とからなり、なくとも
上記第２導電型不純物領域と同等の深さに上記ゲート配
線をマスクとして注入されて、少なくとも上記ソース領
域、ドレイン領域及びゲート配線とからなる半導体素子
の素子分離領域が自己整合的に形成されてなる半導体装
置の製造方法を提供するものである。

く作　用〉 上述の如く、第２導電型不純物領域と該第２導電型不純
物領域に交差するゲート配線とで囲まれた領域に第１導
電型不純物のイオン注入によって自己整合的に素子分離
領域を形成することにより、素子分離領域形成時におけ
る素子分離領域寸法シフトを大幅に減小させることが可
能になるため、幅が１μｍ以下の素子分離領域を工程を
増すことなく形成することが可能になる。また、素子分
離特性を素子分離領域に注入される第１導電型不純物の
注入量及び注入深さによって決定することが可能になる
ため、素子分離領域を制御性高く、容易に形成すること
が可能になる。

く実施例〉 以下、図面を用いて本発明の実施例を詳述するが、本発
明はこれに限定されるものではない。

第１図（ａ）〜（ｄ）は本発明の一実、施例を示す図で
ある。先ず第１図（ａ）の如く、ｐ型シリコン基板６の
一生面上にゲート絶縁膜となる２００にの膜厚のシリコ
ン酸化膜７を形成する。前記ｐ型シリコン基板６に選択
的にＡｓ等のｎ型不純物をｌＸｌ０ＩＳ〜Ｉ　Ｘ　Ｉ　
０１６　ｃｒｎ−２注入して、第１図（ｂ）の如くソー
ス。

或いはドレイン領域となるｎ型不純物領域８を複数個、
ほぼ平行に形成する。

次腔で第１図（Ｃ）の如く、上記ｐ型シリコン基板６上
に前記ｎ型不純物領域８と交差させてポリシリコンから
なるゲート配線９を複数個形成した後、第１図（ｄ）の
如く上記ｐ型シリコン基板６全面にＢ等のｐ型不純物１
０をイオン注入し、続いてアニールを行なってｐ型不純
物領域からなる素子分離領域１１を形成する。前記Ｂ等
のｐ型不純物は！ＸＩＯ”　〜ｌ　Ｘ　１０”ｃｒｌｌ
−２ノ注入量で、！、ソノ注入深さはｎ型不純物領域８
とほぼ同等か若しくはそれ以上である。

第２図は分離幅ａに対するｎ型不純物領域８間の耐圧の
変化を素子分離領域への不純物注入の有無によシ比較し
たものでるる。同図中破線は素子分離領域へｐ型不純物
を注入しなかった場合のｎ型不純物間の耐圧を示し、実
線は素子分離領域へＩ　Ｘ　Ｉ　０１３　ｃｍ−２のｐ
型不純物を注入した場合のｎ型不純物間の耐圧を示す。

同図から明らかなように素子分離領域への不純物注入に
よシ分離幅ａを０．８μｍ以下にできることがわかる。

第３図は上記本実施例における素子分離領域へのｐ型不
純物イオン注入量に対する最小分離幅ａｍｉゎ及びｎ型
不純物領域８間の耐圧を示したものでるる。同図から明
らかなように通常の電源電圧で駆動でき、且つ分離幅１
μｍ以下を実施するためには、ｐ型不純物イオン注入量
をｌＸｌ０ＩＩ〜Ｉ　Ｘ　１０−１４　ｍ”４の範囲に
すればよいことがわかる。

第４図は上記本実施例の上面図を示す。ｎ型不純物領域
８間の分離幅ａは、ｎ型不純物領域８形成時に１．０μ
ｍであった場合、ｐ型不純物ｌＯを注入して素子分離領
域１１を形成した段階で０．８〜０．９μｍとなってお
シ、素子分離領域形成工程にまつわる寸法シフトは非常
におこシ難いことを確認した。

上記本実施例においてゲート配線９としてポリシリコン
を用いたが、本発明はこれに限定されるものではなく、
不純物を基板に注入した後に行なわれるアニールに耐え
得る材料であれば金属或いは高融点金属シリサイド等の
材料を適用してよい。

また上記本実施例において半導体基板としてｐ型シリコ
ン基板を用いたが、本発明はこれに限定されるものでは
なく、ｎ型シリコン基板或いはｐ型若しくはｎ型の他の
半導体基板であってもよい。

尚、フィールド反転電圧も本発明による素子分離領域へ
の不純物注入によって向上し、通常の半導体メモリに対
して充分な値を得ることが可能である。

〈発明の効果〉 本発明により、従来と同程度の微細加工技術を用いて１
μｍ以下の素子分離領域を簡単に制御性高く形成するこ
とが可能になるため、よｐ集積度の高い半導体装置を容
易に得ることが可能になる。

【図面の簡単な説明】

第１図（ａ）〜（Ｃ）は本発明の一実施例を示す断面図
、第１図（ｄ）は前記本実施例を示す斜視図、第２図及
び第８図は本発明の実施例の特性図、第４図は前記本実
施例の上面図、第５図（ａ）〜（ｃ）は従来例を示す断
面図である。 ６：ｐ型シリコン基板、７：シリコン酸化膜、８：ｎ型
不純物領域、９：ゲート配線、１０　：ｐ型不純物、ｌ
ｌ；素子分離領域。 代理人　弁理士　杉　山　毅　至（他１名）Ｕ 纂　Ｉ　図 第３　図 第４図 ！ 第５　図

Claims (1)

1. 【特許請求の範囲】 １、第１導電型半導体基板上にゲート絶縁膜を形成する
   工程と、 前記第１導電型半導体基板にソース、ドレイン領域をな
   す第２導電型不純物領域を複数個、ほぼ平行に形成する
   工程と、 前記第１導電型半導体基板上に前記第２導電型不純物領
   域と交差させてゲート配線を複数個形成する工程と、 前記第１導電型半導体基板全面に第１導電型不純物を注
   入する工程とからなり、 上記第１導電型不純物を第１導電型半導体基板全面に注
   入する工程では、１×１０＾１＾１乃至１×１０＾１＾
   ４ｃｍ＾−＾２の不純物が少なくとも上記第２導電型不
   純物領域と同等の深さに上記ゲート配線をマスクとして
   注入されて、少なくとも上記ソース領域、ドレイン領域
   及びゲート配線からなる半導体素子の素子分離領域が自
   己整合的に形成されることを特徴とする半導体装置の製
   造方法。