JP2000349173A - フラットセル型半導体メモリ装置の製造方法 - Google Patents
フラットセル型半導体メモリ装置の製造方法Info
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- JP2000349173A JP2000349173A JP15874099A JP15874099A JP2000349173A JP 2000349173 A JP2000349173 A JP 2000349173A JP 15874099 A JP15874099 A JP 15874099A JP 15874099 A JP15874099 A JP 15874099A JP 2000349173 A JP2000349173 A JP 2000349173A
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- H10B—ELECTRONIC MEMORY DEVICES
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Abstract
(57)【要約】
【課題】 セル電流の低下を防止することができると共
に、拡散層間のリークを低減する素子分離イオン注入の
ドーズ量を十分高く確保することができるフラットセル
型メモリ半導体装置の製造方法を提供する。 【解決手段】 半導体基板１上に、ゲート酸化膜２を介
してゲート電極３を形成し、サイドウォール酸化膜７を
形成する。その後、ゲート電極３及びサイドウォール酸
化膜７をマスクとしてメモリセルの素子分離のためのＰ
型不純物のイオン注入８をすることによって、Ｐ型不純
物領域９を形成する。このＰ型不純物領域９は、後工程
の熱処理により拡散するが、得られた素子分離用Ｐ型不
純物領域９ａは高々サイドウォール酸化膜７の直下まで
拡散するにすぎず、チャネル幅が狭くなるようなことは
ない。
に、拡散層間のリークを低減する素子分離イオン注入の
ドーズ量を十分高く確保することができるフラットセル
型メモリ半導体装置の製造方法を提供する。 【解決手段】 半導体基板１上に、ゲート酸化膜２を介
してゲート電極３を形成し、サイドウォール酸化膜７を
形成する。その後、ゲート電極３及びサイドウォール酸
化膜７をマスクとしてメモリセルの素子分離のためのＰ
型不純物のイオン注入８をすることによって、Ｐ型不純
物領域９を形成する。このＰ型不純物領域９は、後工程
の熱処理により拡散するが、得られた素子分離用Ｐ型不
純物領域９ａは高々サイドウォール酸化膜７の直下まで
拡散するにすぎず、チャネル幅が狭くなるようなことは
ない。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はセルトランジスタの
第１導電型のソース・ドレイン拡散層間であって、チャ
ネル領域以外の領域に第２導電型の不純物をイオン注入
して素子分離する所謂ＰＮ分離のフラットセル型半導体
メモリ装置の製造方法に関する。
第１導電型のソース・ドレイン拡散層間であって、チャ
ネル領域以外の領域に第２導電型の不純物をイオン注入
して素子分離する所謂ＰＮ分離のフラットセル型半導体
メモリ装置の製造方法に関する。
【０００２】
【従来の技術】一般に、半導体メモリ装置のパターン密
度を向上させるためにフラットセル型のものがある。
度を向上させるためにフラットセル型のものがある。
【０００３】従来、このようなフラットセル型ＲＯＭ
（読出し専用メモリ（Read Only Memory））の素子分離
には、ＬＯＣＯＳ（local oxidation of silicon）及び
トレンチアイソレーション（trench isolation）等を使
用せず、セルトランジスタのソース・ドレインとなるＮ
型拡散層間であってチャネル領域以外の領域にＰ型不純
物をイオン注入することにより素子分離領域を形成する
ＰＮ分離を使用している。
（読出し専用メモリ（Read Only Memory））の素子分離
には、ＬＯＣＯＳ（local oxidation of silicon）及び
トレンチアイソレーション（trench isolation）等を使
用せず、セルトランジスタのソース・ドレインとなるＮ
型拡散層間であってチャネル領域以外の領域にＰ型不純
物をイオン注入することにより素子分離領域を形成する
ＰＮ分離を使用している。
【０００４】図３は従来のフラットセル型半導体メモリ
装置を示す平面図、図４（ａ）乃至（ｃ）はその製造方
法を工程順に示す断面図である。但し、メタル配線は図
示を省略している。なお、図４（ａ）乃至（ｃ）は図３
のＢ−Ｂ線における断面図である（例えば、特許第２５
６１０７１号公報）。
装置を示す平面図、図４（ａ）乃至（ｃ）はその製造方
法を工程順に示す断面図である。但し、メタル配線は図
示を省略している。なお、図４（ａ）乃至（ｃ）は図３
のＢ−Ｂ線における断面図である（例えば、特許第２５
６１０７１号公報）。
【０００５】図３及び図４に示すように、メモリトラン
ジスタのソース・ドレイン領域となる相互に平行な複数
のＮ+拡散層１１１が半導体基板１０１上に形成されて
おり、相互に平行な複数のワードライン１１２が絶縁膜
を介してＮ+拡散層１１１と直交するように交差して形
成されている。そのＮ+拡散層１１１以外の部分であっ
て、ワードライン１１２で被われている領域以外の領域
にＰ型の不純物領域が形成されており、これによりメモ
リトランジスタ間の素子分離がおこなわれている。な
お、隣り合うＮ+拡散層１１１の間隔がゲート長１１３
であり、ワードライン１１２の幅がゲート幅１１４とな
っている。
ジスタのソース・ドレイン領域となる相互に平行な複数
のＮ+拡散層１１１が半導体基板１０１上に形成されて
おり、相互に平行な複数のワードライン１１２が絶縁膜
を介してＮ+拡散層１１１と直交するように交差して形
成されている。そのＮ+拡散層１１１以外の部分であっ
て、ワードライン１１２で被われている領域以外の領域
にＰ型の不純物領域が形成されており、これによりメモ
リトランジスタ間の素子分離がおこなわれている。な
お、隣り合うＮ+拡散層１１１の間隔がゲート長１１３
であり、ワードライン１１２の幅がゲート幅１１４とな
っている。
【０００６】次に、このメモリ半導体装置の製造方法を
説明する。図４（ａ）に示すように、半導体基板１０１
上に絶縁膜を形成し、これを介してしきい値制御のため
のイオン注入をする。その後、図３に示すＮ+拡散層１
１１となる領域のみ開口したフォトレジストをマスクに
Ｎ型不純物を基板１０１にイオン注入してＮ+拡散層１
１１を形成し、その上にゲート酸化膜１０２を形成す
る。次に、ゲート酸化膜１０２上にポリシリコン層を形
成し、このポリシリコン層上にフォトリソグラフィによ
りレジストパターンを形成し、このフォトレジストパタ
ーンをマスクにエッチングすることによりワードライン
１１２となるゲート電極１０３を形成する。
説明する。図４（ａ）に示すように、半導体基板１０１
上に絶縁膜を形成し、これを介してしきい値制御のため
のイオン注入をする。その後、図３に示すＮ+拡散層１
１１となる領域のみ開口したフォトレジストをマスクに
Ｎ型不純物を基板１０１にイオン注入してＮ+拡散層１
１１を形成し、その上にゲート酸化膜１０２を形成す
る。次に、ゲート酸化膜１０２上にポリシリコン層を形
成し、このポリシリコン層上にフォトリソグラフィによ
りレジストパターンを形成し、このフォトレジストパタ
ーンをマスクにエッチングすることによりワードライン
１１２となるゲート電極１０３を形成する。
【０００７】次に、図４（ｂ）に示すように、素子分離
のためのＰ型不純物のイオン注入１０４を行う。このと
き、Ｎ+拡散層１１１にもＰ型不純物がイオン注入され
るが、このＮ+拡散層１１１のドーズ量は素子分離用Ｐ
型不純物のイオン注入のドーズ量よりも約２桁多いため
Ｎ型のままであり、Ｎ+拡散層１１１以外のワードライ
ン１１２が形成されていない領域のみがＰ型不純物領域
１０５となる。つまり、この技術において素子分離は、
Ｎ+拡散層１１１及びワードライン１１２に対してセル
フアライン（self-align）で行われる。
のためのＰ型不純物のイオン注入１０４を行う。このと
き、Ｎ+拡散層１１１にもＰ型不純物がイオン注入され
るが、このＮ+拡散層１１１のドーズ量は素子分離用Ｐ
型不純物のイオン注入のドーズ量よりも約２桁多いため
Ｎ型のままであり、Ｎ+拡散層１１１以外のワードライ
ン１１２が形成されていない領域のみがＰ型不純物領域
１０５となる。つまり、この技術において素子分離は、
Ｎ+拡散層１１１及びワードライン１１２に対してセル
フアライン（self-align）で行われる。
【０００８】次に、図４（ｃ）に示すように、Ｐ型不純
物の活性化のための熱処理をするとＰ型不純物領域１０
５は、素子分離用Ｐ型不純物領域１０５ａとなる。この
ようにして製造されたメモリ半導体装置はワードライン
と拡散層によるビットラインとが交差できるため、各ビ
ットごとにコンタクトを設けるメタル配線を必要としな
いので、パターン密度が向上する。
物の活性化のための熱処理をするとＰ型不純物領域１０
５は、素子分離用Ｐ型不純物領域１０５ａとなる。この
ようにして製造されたメモリ半導体装置はワードライン
と拡散層によるビットラインとが交差できるため、各ビ
ットごとにコンタクトを設けるメタル配線を必要としな
いので、パターン密度が向上する。
【０００９】
【発明が解決しようとする課題】しかしながら、この従
来の半導体メモリ装置の製造方法では、素子分離のため
のＰ型不純物のイオン注入をゲート電極を兼ねるワード
ラインの形成直後に行うため、このＰ型不純物イオンの
活性化のための熱処理をすると、図４（ｃ）に示すよう
に、素子分離用Ｐ型不純物領域１０５ａは相互間の間隔
が狭くなるように、即ち、フラットセルにおける実効チ
ャネル幅を狭くする方向に拡散してしまい、セル電流を
低下させるという問題点がある。
来の半導体メモリ装置の製造方法では、素子分離のため
のＰ型不純物のイオン注入をゲート電極を兼ねるワード
ラインの形成直後に行うため、このＰ型不純物イオンの
活性化のための熱処理をすると、図４（ｃ）に示すよう
に、素子分離用Ｐ型不純物領域１０５ａは相互間の間隔
が狭くなるように、即ち、フラットセルにおける実効チ
ャネル幅を狭くする方向に拡散してしまい、セル電流を
低下させるという問題点がある。
【００１０】また、セル電流を確保するためにＰ型不純
物イオンのドーズ量を少なくすると、拡散層間リークが
上昇して回路動作マージンが狭小化するという問題点も
ある。
物イオンのドーズ量を少なくすると、拡散層間リークが
上昇して回路動作マージンが狭小化するという問題点も
ある。
【００１１】本発明はかかる問題に鑑みてなされたもの
であって、セル電流の低下を防止することができると共
に、拡散層間のリークを低減する素子分離イオン注入の
ドーズ量を十分高く確保することができるフラットセル
型メモリ半導体装置の製造方法を提供することを目的と
する。
であって、セル電流の低下を防止することができると共
に、拡散層間のリークを低減する素子分離イオン注入の
ドーズ量を十分高く確保することができるフラットセル
型メモリ半導体装置の製造方法を提供することを目的と
する。
【００１２】
【課題を解決するための手段】本発明に係るフラットセ
ル型半導体メモリ装置の製造方法は、第１導電型半導体
基板の表面に相互に平行な複数の第２導電型ソース・ド
レイン拡散層を形成する工程と、前記ソース・ドレイン
拡散層と交差し相互に平行な複数の帯状のゲート電極及
びゲート絶縁膜からなるワードラインを形成する工程
と、前記ワードラインの側面にサイドウォール絶縁膜を
形成する工程と、前記ワードライン及びサイドウォール
絶縁膜をマスクとして素子分離用の第１導電型の不純物
をイオン注入する工程と、熱処理して前記第１導電型の
不純物を活性化する工程とを有することを特徴とする。
ル型半導体メモリ装置の製造方法は、第１導電型半導体
基板の表面に相互に平行な複数の第２導電型ソース・ド
レイン拡散層を形成する工程と、前記ソース・ドレイン
拡散層と交差し相互に平行な複数の帯状のゲート電極及
びゲート絶縁膜からなるワードラインを形成する工程
と、前記ワードラインの側面にサイドウォール絶縁膜を
形成する工程と、前記ワードライン及びサイドウォール
絶縁膜をマスクとして素子分離用の第１導電型の不純物
をイオン注入する工程と、熱処理して前記第１導電型の
不純物を活性化する工程とを有することを特徴とする。
【００１３】本発明に係る他のフラットセル型半導体メ
モリ装置の製造方法は、第１導電型半導体基板上の第１
の絶縁膜を介してメモリトランジスタのしきい値制御の
ためのイオンを前記半導体基板に注入する工程と、前記
第１の絶縁膜を介して第２導電型の不純物をイオン注入
することにより相互に帯状のソース・ドレイン拡散層を
形成する工程と、前記第１の絶縁膜を除去して第２の絶
縁膜及び導電層を形成する工程と、前記導電層及び第２
の絶縁膜をパターニングして前記拡散層に交差する相互
に平行な複数の帯状のゲート電極及びゲート絶縁膜から
なるワードラインを形成する工程と、前記ワードライン
の側面にサイドウォール絶縁膜を形成する工程と、前記
半導体基板全面に第３の絶縁膜を形成する工程と、前記
ワードライン及び前記サイドウォール絶縁膜をマスクと
して前記第３の絶縁膜を介して前記半導体基板に素子分
離用の第１導電型の不純物をイオン注入する工程と、熱
処理して前記第１導電型の不純物を活性化する工程とを
有することを特徴とする。
モリ装置の製造方法は、第１導電型半導体基板上の第１
の絶縁膜を介してメモリトランジスタのしきい値制御の
ためのイオンを前記半導体基板に注入する工程と、前記
第１の絶縁膜を介して第２導電型の不純物をイオン注入
することにより相互に帯状のソース・ドレイン拡散層を
形成する工程と、前記第１の絶縁膜を除去して第２の絶
縁膜及び導電層を形成する工程と、前記導電層及び第２
の絶縁膜をパターニングして前記拡散層に交差する相互
に平行な複数の帯状のゲート電極及びゲート絶縁膜から
なるワードラインを形成する工程と、前記ワードライン
の側面にサイドウォール絶縁膜を形成する工程と、前記
半導体基板全面に第３の絶縁膜を形成する工程と、前記
ワードライン及び前記サイドウォール絶縁膜をマスクと
して前記第３の絶縁膜を介して前記半導体基板に素子分
離用の第１導電型の不純物をイオン注入する工程と、熱
処理して前記第１導電型の不純物を活性化する工程とを
有することを特徴とする。
【００１４】また、前記導電層は高濃度の不純物を拡散
させたポリシリコンからなる下層と、シリサイドからな
る上層とを有してもよい。
させたポリシリコンからなる下層と、シリサイドからな
る上層とを有してもよい。
【００１５】更に、前記ソース・ドレイン拡散層を形成
するための前記第２導電型の不純物イオン注入は、その
ドーズ量が素子分離のための前記第１導電型の不純物イ
オン注入のドーズ量よりも２桁多いことが望ましい。
するための前記第２導電型の不純物イオン注入は、その
ドーズ量が素子分離のための前記第１導電型の不純物イ
オン注入のドーズ量よりも２桁多いことが望ましい。
【００１６】更にまた、前記サイドウォール絶縁膜はシ
リコン酸化膜又はシリコン窒化膜とすることができる。
リコン酸化膜又はシリコン窒化膜とすることができる。
【００１７】また、前記サイドウォール絶縁膜は５０乃
至２００ｎｍの厚さの絶縁膜を全面に形成した後、これ
をエッチングバックして形成することができる。
至２００ｎｍの厚さの絶縁膜を全面に形成した後、これ
をエッチングバックして形成することができる。
【００１８】本発明においては、ワードライン及びサイ
ドウォール絶縁膜をマスクとして、メモリセル領域の前
記素子分離領域を形成するための第１導電型不純物を前
記基板にイオン注入することにより、イオン注入後の熱
処理によって前記第１導電型イオンが拡散し、所定のゲ
ート幅を確保できなくなることを防止する。従って、素
子分離のための第１導電型不純物イオンの注入ドーズ量
を十分確保して拡散層間のリークを極めて小さくするこ
とができる。
ドウォール絶縁膜をマスクとして、メモリセル領域の前
記素子分離領域を形成するための第１導電型不純物を前
記基板にイオン注入することにより、イオン注入後の熱
処理によって前記第１導電型イオンが拡散し、所定のゲ
ート幅を確保できなくなることを防止する。従って、素
子分離のための第１導電型不純物イオンの注入ドーズ量
を十分確保して拡散層間のリークを極めて小さくするこ
とができる。
【００１９】
【発明の実施の形態】以下、本発明の実施例に係るフラ
ットセル型半導体メモリ装置の製造方法について添付の
図面を参照して具体的に説明する。図１は本発明の実施
例に係るフラットセル型半導体メモリ装置のフラットセ
ル部分を示す平面図である。但し、メタル配線は図示を
省略している。なお、本実施例では、第１導電型をＰ型
とし、第２導電型をＮ型としたが、第１導電型がＮ型で
あって、第２導電型がＰ型であってもよい。
ットセル型半導体メモリ装置の製造方法について添付の
図面を参照して具体的に説明する。図１は本発明の実施
例に係るフラットセル型半導体メモリ装置のフラットセ
ル部分を示す平面図である。但し、メタル配線は図示を
省略している。なお、本実施例では、第１導電型をＰ型
とし、第２導電型をＮ型としたが、第１導電型がＮ型で
あって、第２導電型がＰ型であってもよい。
【００２０】フラットセル型メモリセルは図１に示すよ
うに、半導体基板表面に、メモリトランジスタのソース
部となる複数の帯状のＮ+拡散層１１と、ドレイン部と
なる複数の帯状のＮ+拡散層１１とが相互に平行に交互
に形成されている。そのＮ+拡散層１１に直交するよう
に交差して複数のワードライン１２が相互に平行に形成
されている。このＮ+拡散層１１とワードライン１２以
外の部分にはＰ型不純物領域がメモリセル間の素子分離
のためにＮ+拡散層１１とワードライン１２に対してセ
ルフアラインで形成されている。この構造においてメモ
リトランジスタのゲート長１３はＮ+拡散層１１の相互
間隔であり、ゲート幅１４はワードライン１２の幅であ
る。従ってＮ+拡散層１１以外の領域でかつワードライ
ン１２直下でもない領域には素子分離のためにＰ型の不
純物が導入され、素子分離用Ｐ型不純物領域９ａが形成
されている。
うに、半導体基板表面に、メモリトランジスタのソース
部となる複数の帯状のＮ+拡散層１１と、ドレイン部と
なる複数の帯状のＮ+拡散層１１とが相互に平行に交互
に形成されている。そのＮ+拡散層１１に直交するよう
に交差して複数のワードライン１２が相互に平行に形成
されている。このＮ+拡散層１１とワードライン１２以
外の部分にはＰ型不純物領域がメモリセル間の素子分離
のためにＮ+拡散層１１とワードライン１２に対してセ
ルフアラインで形成されている。この構造においてメモ
リトランジスタのゲート長１３はＮ+拡散層１１の相互
間隔であり、ゲート幅１４はワードライン１２の幅であ
る。従ってＮ+拡散層１１以外の領域でかつワードライ
ン１２直下でもない領域には素子分離のためにＰ型の不
純物が導入され、素子分離用Ｐ型不純物領域９ａが形成
されている。
【００２１】次に、このフラットセル型メモリセルの製
造方法について説明する。図２（ａ）乃至（ｅ）は図１
におけるＡ−Ａ断面のフラットセル型メモリセルの製造
方法をその工程順に示す断面図である。
造方法について説明する。図２（ａ）乃至（ｅ）は図１
におけるＡ−Ａ断面のフラットセル型メモリセルの製造
方法をその工程順に示す断面図である。
【００２２】図２（ａ）に示すように、Ｐ型シリコン基
板１上に酸化膜を５乃至２０ｎｍ形成し、メモリセルト
ランジスタのしきい値制御のためのイオン注入を行う。
次にフォトレジストを使用して図１に示すＮ+拡散層１
１となる部分が開口したレジストパターンを形成した
後、ヒ素イオンを４０乃至７０ｋｅＶ、７×１０14乃至
３×１０15ｃｍ-2の条件で注入してＮ+拡散層１１を形
成する。その後、フォトレジスト及び酸化膜を除去し、
ゲート酸化膜２として酸化膜を５乃至１５ｎｍ形成す
る。このゲート酸化膜２となる酸化膜上にポリシリコン
膜をＣＶＤ法により１００乃至２００ｎｍ堆積して高濃
度にリンを拡散する。更にその上に、モリブデン（Ｍ
ｏ）、タングステン（Ｗ）又はチタン（Ｔｉ）等の高融
点金属からなるシリサイド膜をスパッタリングにより１
００乃至２００ｎｍ堆積する。次に、フォトレジストパ
ターンを形成し、反応性イオンエッチングにより前記高
融点金属シリサイド膜及び前記ポリシリコン膜をエッチ
ングすることによってメモリセルのゲート電極３となる
ワードライン１２を形成する。図２（ａ）は、このとき
のワードライン１２に垂直方向の断面図である。
板１上に酸化膜を５乃至２０ｎｍ形成し、メモリセルト
ランジスタのしきい値制御のためのイオン注入を行う。
次にフォトレジストを使用して図１に示すＮ+拡散層１
１となる部分が開口したレジストパターンを形成した
後、ヒ素イオンを４０乃至７０ｋｅＶ、７×１０14乃至
３×１０15ｃｍ-2の条件で注入してＮ+拡散層１１を形
成する。その後、フォトレジスト及び酸化膜を除去し、
ゲート酸化膜２として酸化膜を５乃至１５ｎｍ形成す
る。このゲート酸化膜２となる酸化膜上にポリシリコン
膜をＣＶＤ法により１００乃至２００ｎｍ堆積して高濃
度にリンを拡散する。更にその上に、モリブデン（Ｍ
ｏ）、タングステン（Ｗ）又はチタン（Ｔｉ）等の高融
点金属からなるシリサイド膜をスパッタリングにより１
００乃至２００ｎｍ堆積する。次に、フォトレジストパ
ターンを形成し、反応性イオンエッチングにより前記高
融点金属シリサイド膜及び前記ポリシリコン膜をエッチ
ングすることによってメモリセルのゲート電極３となる
ワードライン１２を形成する。図２（ａ）は、このとき
のワードライン１２に垂直方向の断面図である。
【００２３】次に、図２（ｂ）に示すように、ＣＶＤ法
により酸化膜６を５０乃至２００ｎｍの厚さで形成す
る。この酸化膜６としては、例えばシリコン酸化膜があ
るが、シリコン窒化膜等の電気的絶縁材料であれば使用
することができる。
により酸化膜６を５０乃至２００ｎｍの厚さで形成す
る。この酸化膜６としては、例えばシリコン酸化膜があ
るが、シリコン窒化膜等の電気的絶縁材料であれば使用
することができる。
【００２４】そして、図２（ｃ）に示すように、全面エ
ッチングバックを施すことによりゲート電極３（ワード
ライン１２）の側面にサイドウォール酸化膜７を形成す
る。
ッチングバックを施すことによりゲート電極３（ワード
ライン１２）の側面にサイドウォール酸化膜７を形成す
る。
【００２５】次に、図２（ｄ）に示すように、ＣＶＤ法
により１０乃至３０ｎｍの酸化膜１０を堆積させ、全面
にＰ型不純物のイオン注入８を行う。このＰ型不純物の
イオン種としては例えばボロン又はフッ化ボロンが使用
できる。ボロンの場合であれば、２０乃至３０ｋｅＶ、
５×１０12乃至３×１０13ｃｍ-2のイオン注入条件を使
用する。このイオン注入はメモリセルの素子分離のため
に行うもので、ワードライン１２及びサイドウォール酸
化膜７をマスクにセルフアラインでイオン注入される。
このＰ型不純物はＮ+拡散層１１にも注入されるが、Ｎ+
拡散層形成用イオン注入のドーズ量が素子分離用Ｐ型不
純物注入ドーズ量よりも２桁も多いことにより、その濃
度差からＮ+拡散層１１がＰ型に転換することはなく、
従って、Ｐ型不純物領域９はワードライン１２、サイド
ウォール酸化膜７及びＮ+拡散層１１を除く領域に形成
される。
により１０乃至３０ｎｍの酸化膜１０を堆積させ、全面
にＰ型不純物のイオン注入８を行う。このＰ型不純物の
イオン種としては例えばボロン又はフッ化ボロンが使用
できる。ボロンの場合であれば、２０乃至３０ｋｅＶ、
５×１０12乃至３×１０13ｃｍ-2のイオン注入条件を使
用する。このイオン注入はメモリセルの素子分離のため
に行うもので、ワードライン１２及びサイドウォール酸
化膜７をマスクにセルフアラインでイオン注入される。
このＰ型不純物はＮ+拡散層１１にも注入されるが、Ｎ+
拡散層形成用イオン注入のドーズ量が素子分離用Ｐ型不
純物注入ドーズ量よりも２桁も多いことにより、その濃
度差からＮ+拡散層１１がＰ型に転換することはなく、
従って、Ｐ型不純物領域９はワードライン１２、サイド
ウォール酸化膜７及びＮ+拡散層１１を除く領域に形成
される。
【００２６】次に、図２（ｅ）に示すように、前記イオ
ン注入を行ったＰ型不純物を活性化するために８００乃
至９００℃で１０乃至３０分程度、窒素雰囲気中で熱処
理をする。このとき、Ｐ型不純物領域９は不純物の熱拡
散によりメモリセルのゲート幅１４を狭くする方向に広
がり、素子分離用Ｐ型不純物領域９ａとなるが、サイド
ウォール酸化膜７を形成した後、これをマスクとしてＰ
型不純物のイオン注入８をしているので、Ｐ型不純物領
域９の幅はもともとサイドウォール酸化膜７の幅の部分
だけ狭いため、熱処理によりＰ型不純物が拡散してもメ
モリセルのチャネル直下まで素子分離用Ｐ型不純物９ａ
が広がることは抑制できる。
ン注入を行ったＰ型不純物を活性化するために８００乃
至９００℃で１０乃至３０分程度、窒素雰囲気中で熱処
理をする。このとき、Ｐ型不純物領域９は不純物の熱拡
散によりメモリセルのゲート幅１４を狭くする方向に広
がり、素子分離用Ｐ型不純物領域９ａとなるが、サイド
ウォール酸化膜７を形成した後、これをマスクとしてＰ
型不純物のイオン注入８をしているので、Ｐ型不純物領
域９の幅はもともとサイドウォール酸化膜７の幅の部分
だけ狭いため、熱処理によりＰ型不純物が拡散してもメ
モリセルのチャネル直下まで素子分離用Ｐ型不純物９ａ
が広がることは抑制できる。
【００２７】本実施例によれば、フラットセル型ＲＯＭ
におけるセル領域の素子分離を目的とするＰ型不純物の
イオン注入８をワードライン１２として使用するポリサ
イドゲート電極３のサイドウォール酸化膜７の形成後に
行うことにより、後工程の熱処理によってＰ型不純物が
拡散しても、素子分離用Ｐ型不純物領域９ａがセル領域
のチャネル直下まで広がることを防止することができ
る。従って、素子分離用Ｐ型不純物領域９ａがセル電流
（セルトランジスタのオン電流）を低下させることを抑
制することができる。
におけるセル領域の素子分離を目的とするＰ型不純物の
イオン注入８をワードライン１２として使用するポリサ
イドゲート電極３のサイドウォール酸化膜７の形成後に
行うことにより、後工程の熱処理によってＰ型不純物が
拡散しても、素子分離用Ｐ型不純物領域９ａがセル領域
のチャネル直下まで広がることを防止することができ
る。従って、素子分離用Ｐ型不純物領域９ａがセル電流
（セルトランジスタのオン電流）を低下させることを抑
制することができる。
【００２８】従って、Ｐ型不純物領域９が活性化して素
子分離用Ｐ型不純物領域９ａとなっても充分なセル電流
を確保できるため、セル領域の素子分離に必要充分なＰ
型不純物のイオンのドーズ量を確保することができ、セ
ルリーク電流を抑えることができる。
子分離用Ｐ型不純物領域９ａとなっても充分なセル電流
を確保できるため、セル領域の素子分離に必要充分なＰ
型不純物のイオンのドーズ量を確保することができ、セ
ルリーク電流を抑えることができる。
【００２９】
【発明の効果】以上、詳述したように本発明によれば、
第１導電型半導体基板上に形成するメモリセルにゲート
電極を兼ねる導電層及びサイドウォールを形成した後、
これらをマスクとして素子分離のための第１導電型不純
物のイオン注入をすることにより、後工程の熱処理によ
ってメモリセルのゲート幅を狭くする方向へ第１導電型
不純物が拡散しても、その拡散は高々サイドウォールの
領域であり、チャネルにおけるゲート幅が狭められるこ
とを防止することができる。これによりメモリセル電流
を充分高く確保することができると共に、ＰＮ分離のた
めの第１導電型不純物のイオン注入は必要充分なドーズ
量を確保することができるためにセルリーク電流を抑え
ることができる。
第１導電型半導体基板上に形成するメモリセルにゲート
電極を兼ねる導電層及びサイドウォールを形成した後、
これらをマスクとして素子分離のための第１導電型不純
物のイオン注入をすることにより、後工程の熱処理によ
ってメモリセルのゲート幅を狭くする方向へ第１導電型
不純物が拡散しても、その拡散は高々サイドウォールの
領域であり、チャネルにおけるゲート幅が狭められるこ
とを防止することができる。これによりメモリセル電流
を充分高く確保することができると共に、ＰＮ分離のた
めの第１導電型不純物のイオン注入は必要充分なドーズ
量を確保することができるためにセルリーク電流を抑え
ることができる。
【００３０】従来プロセスでは導電層形成直後に第１導
電型不純物のイオン注入をしていたために、メモリセル
電流を確保するためにメモリセルの素子分離用の第１導
電型不純物注入ドーズ量を減らすと、メモリセルの第２
導電型拡散層間リークが上昇し、回路動作マージンが狭
小化した。逆に、第２導電型拡散層間リークを微小に抑
えるために第１導電型不純物注入ドーズ量を高めに設定
すると、セル電流が減少し、メモリセルの読み出し速度
を低下させていた。本発明では、このような不具合を解
消して回路動作及びプロセスの揺らぎに対する安定性を
高めることができる。
電型不純物のイオン注入をしていたために、メモリセル
電流を確保するためにメモリセルの素子分離用の第１導
電型不純物注入ドーズ量を減らすと、メモリセルの第２
導電型拡散層間リークが上昇し、回路動作マージンが狭
小化した。逆に、第２導電型拡散層間リークを微小に抑
えるために第１導電型不純物注入ドーズ量を高めに設定
すると、セル電流が減少し、メモリセルの読み出し速度
を低下させていた。本発明では、このような不具合を解
消して回路動作及びプロセスの揺らぎに対する安定性を
高めることができる。
【図１】本発明の実施例に係るフラットセル型メモリ装
置を示す平面図である。
置を示す平面図である。
【図２】（ａ）乃至（ｅ）は図１におけるＡ−Ａ断面の
フラットセル型メモリセルの製造方法をその工程順に示
す断面図である。
フラットセル型メモリセルの製造方法をその工程順に示
す断面図である。
【図３】特許第２５６１０７１号等に記載された半導体
メモリ装置を示す平面図である。
メモリ装置を示す平面図である。
【図４】（ａ）乃至（ｃ）は従来の半導体メモリ装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
１、１０１；Ｐ型シリコン基板 ２、１０２；ゲート酸化膜 ３、１０３；ゲート電極 ６、１０；酸化膜 ７；サイドウォール酸化膜 ８、１０４；Ｐ型不純物のイオン注入 ９、１０５；Ｐ型不純物領域 ９ａ、１０５ａ；素子分離用Ｐ型不純物 １１、１１１；Ｎ+拡散層 １２、１１２；ワードライン １３、１１３；ゲート長 １４、１１４；ゲート幅
Claims (6)
- 【請求項１】 第１導電型半導体基板の表面に相互に平
行な複数の第２導電型ソース・ドレイン拡散層を形成す
る工程と、前記ソース・ドレイン拡散層と交差し相互に
平行な複数の帯状のゲート電極及びゲート絶縁膜からな
るワードラインを形成する工程と、前記ワードラインの
側面にサイドウォール絶縁膜を形成する工程と、前記ワ
ードライン及びサイドウォール絶縁膜をマスクとして素
子分離用の第１導電型の不純物をイオン注入する工程
と、熱処理して前記第１導電型の不純物を活性化する工
程とを有することを特徴とするフラットセル型半導体メ
モリ装置の製造方法。 - 【請求項２】 第１導電型半導体基板上の第１の絶縁膜
を介してメモリトランジスタのしきい値制御のためのイ
オンを前記半導体基板に注入する工程と、前記第１の絶
縁膜を介して第２導電型の不純物をイオン注入すること
により相互に帯状のソース・ドレイン拡散層を形成する
工程と、前記第１の絶縁膜を除去して第２の絶縁膜及び
導電層を形成する工程と、前記導電層及び第２の絶縁膜
をパターニングして前記拡散層に交差する相互に平行な
複数の帯状のゲート電極及びゲート絶縁膜からなるワー
ドラインを形成する工程と、前記ワードラインの側面に
サイドウォール絶縁膜を形成する工程と、前記半導体基
板全面に第３の絶縁膜を形成する工程と、前記ワードラ
イン及び前記サイドウォール絶縁膜をマスクとして前記
第３の絶縁膜を介して前記半導体基板に素子分離用の第
１導電型の不純物をイオン注入する工程と、熱処理して
前記第１導電型の不純物を活性化する工程とを有するこ
とを特徴とするフラットセル型半導体メモリ装置の製造
方法。 - 【請求項３】 前記導電層は高濃度の不純物を拡散させ
たポリシリコンからなる下層と、シリサイドからなる上
層とを有することを特徴とする請求項１又は２に記載の
フラットセル型半導体メモリ装置の製造方法。 - 【請求項４】 前記ソース・ドレイン拡散層を形成する
ための前記第２導電型の不純物イオン注入は、そのドー
ズ量が素子分離のための前記第１導電型の不純物イオン
注入のドーズ量よりも２桁多いことを特徴とする請求項
１乃至３のいずれか１項に記載のフラットセル型半導体
メモリ装置の製造方法。 - 【請求項５】 前記サイドウォール絶縁膜はシリコン酸
化膜又はシリコン窒化膜であることを特徴とする請求項
１乃至４のいずれか１項に記載のフラットセル型半導体
メモリ装置の製造方法。 - 【請求項６】 前記サイドウォール絶縁膜は全面に５０
乃至２００ｎｍの厚さの絶縁膜を形成した後、これをエ
ッチングバックして形成することを特徴とする請求項１
乃至５のいずれか１項に記載のフラットセル型半導体メ
モリ装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15874099A JP2000349173A (ja) | 1999-06-04 | 1999-06-04 | フラットセル型半導体メモリ装置の製造方法 |
| TW089110762A TW457649B (en) | 1999-06-04 | 2000-06-01 | Method for fabricating a flat-cell semiconductor memory device |
| US09/585,923 US6303463B1 (en) | 1999-06-04 | 2000-06-02 | Method for fabricating a flat-cell semiconductor memory device |
| KR10-2000-0030544A KR100371284B1 (ko) | 1999-06-04 | 2000-06-03 | 플랫 셀형 반도체 메모리 장치의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15874099A JP2000349173A (ja) | 1999-06-04 | 1999-06-04 | フラットセル型半導体メモリ装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000349173A true JP2000349173A (ja) | 2000-12-15 |
Family
ID=15678310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15874099A Pending JP2000349173A (ja) | 1999-06-04 | 1999-06-04 | フラットセル型半導体メモリ装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6303463B1 (ja) |
| JP (1) | JP2000349173A (ja) |
| KR (1) | KR100371284B1 (ja) |
| TW (1) | TW457649B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4290745B2 (ja) * | 2007-03-16 | 2009-07-08 | 豊田合成株式会社 | Ｉｉｉ−ｖ族半導体素子の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3323051B2 (ja) * | 1995-04-26 | 2002-09-09 | シャープ株式会社 | 半導体装置の製造方法 |
| JP3355083B2 (ja) * | 1996-03-13 | 2002-12-09 | シャープ株式会社 | 半導体装置の製造方法 |
| KR100251229B1 (ko) * | 1998-01-19 | 2000-04-15 | 윤종용 | 노아형 마스크 롬의 개선된 구조 및 그 제조방법 |
| JP3137077B2 (ja) * | 1998-06-16 | 2001-02-19 | 日本電気株式会社 | 半導体装置及びその製造方法 |
-
1999
- 1999-06-04 JP JP15874099A patent/JP2000349173A/ja active Pending
-
2000
- 2000-06-01 TW TW089110762A patent/TW457649B/zh active
- 2000-06-02 US US09/585,923 patent/US6303463B1/en not_active Expired - Fee Related
- 2000-06-03 KR KR10-2000-0030544A patent/KR100371284B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| TW457649B (en) | 2001-10-01 |
| KR20010020949A (ko) | 2001-03-15 |
| KR100371284B1 (ko) | 2003-02-06 |
| US6303463B1 (en) | 2001-10-16 |
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