JP3253552B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、さらに詳しく言えば、ポリシリコン膜及びタ
ングステンシリサイド膜（ＷＳｉｘ膜）等の金属シリサ
イド膜から成る２層構造の電極配線膜を不純物拡散領域
上に形成する方法の改善に関する。
法に関し、さらに詳しく言えば、ポリシリコン膜及びタ
ングステンシリサイド膜（ＷＳｉｘ膜）等の金属シリサ
イド膜から成る２層構造の電極配線膜を不純物拡散領域
上に形成する方法の改善に関する。
【０００２】
【従来の技術】以下で従来例に係る半導体装置について
図１９を参照しながら説明する。図１９には半導体基板
１の表層に形成した不純物拡散領域２を介して、該不純
物拡散領域２に隣接するように２つのＭＯＳトランジス
タが形成され、前記不純物拡散領域２にコンタクトする
ポリシリコン膜８及びタングステンシリサイド膜（ＷＳ
ｉｘ膜）９から成る２層構造の電極配線膜９Ａが形成さ
れている状態を示している。
図１９を参照しながら説明する。図１９には半導体基板
１の表層に形成した不純物拡散領域２を介して、該不純
物拡散領域２に隣接するように２つのＭＯＳトランジス
タが形成され、前記不純物拡散領域２にコンタクトする
ポリシリコン膜８及びタングステンシリサイド膜（ＷＳ
ｉｘ膜）９から成る２層構造の電極配線膜９Ａが形成さ
れている状態を示している。
【０００３】先ず、図１９に示すように従来の半導体装
置は、半導体基板１表層にｎ+ 型不純物が注入されてな
る不純物拡散領域２が形成され、該半導体基板１上には
ゲート絶縁膜３が形成され、該ゲート絶縁膜３上には第
１、第２のゲート電極４Ａ、４Ｂが隣り合う形で形成さ
れている。また、前記第１、２のゲート電極４Ａ、４Ｂ
上には第１、第２の絶縁膜５Ａ、５Ｂが積層形成されて
おり、更に、第１のゲート電極４Ａ及び第１の絶縁膜５
Ａ、第２のゲート電極４Ｂ及び第２の絶縁膜５Ｂの側壁
には、第１、２の側壁スペーサ膜７Ａ、７Ｂが形成され
ている。
置は、半導体基板１表層にｎ+ 型不純物が注入されてな
る不純物拡散領域２が形成され、該半導体基板１上には
ゲート絶縁膜３が形成され、該ゲート絶縁膜３上には第
１、第２のゲート電極４Ａ、４Ｂが隣り合う形で形成さ
れている。また、前記第１、２のゲート電極４Ａ、４Ｂ
上には第１、第２の絶縁膜５Ａ、５Ｂが積層形成されて
おり、更に、第１のゲート電極４Ａ及び第１の絶縁膜５
Ａ、第２のゲート電極４Ｂ及び第２の絶縁膜５Ｂの側壁
には、第１、２の側壁スペーサ膜７Ａ、７Ｂが形成され
ている。
【０００４】また、前記不純物拡散領域２とコンタクト
するために不純物が注入され、導電化されたポリシリコ
ン膜８とタングステンシリサイド膜（ＷＳｉｘ膜）９か
ら成る２層構造の電極配線膜９Ａが不純物拡散領域２上
に形成されている。更に、前記第１、第２の絶縁膜５
Ａ、５Ｂ上にはそれぞれ第１、第２の配線膜６Ａ、６Ｂ
が形成されており、全面にＢＰＳＧ（Boron-Phoso Sili
cate Glass）膜等から成る層間絶縁膜１０Ａが形成され
ている。
するために不純物が注入され、導電化されたポリシリコ
ン膜８とタングステンシリサイド膜（ＷＳｉｘ膜）９か
ら成る２層構造の電極配線膜９Ａが不純物拡散領域２上
に形成されている。更に、前記第１、第２の絶縁膜５
Ａ、５Ｂ上にはそれぞれ第１、第２の配線膜６Ａ、６Ｂ
が形成されており、全面にＢＰＳＧ（Boron-Phoso Sili
cate Glass）膜等から成る層間絶縁膜１０Ａが形成され
ている。
【０００５】そして、前記層間絶縁膜１０Ａ上に図示し
ないフォトレジスト膜を形成した後に、該フォトレジス
ト膜をマスクにして層間絶縁膜１０Ａに開口を形成し、
前記ポリシリコン膜８とタングステンシリサイド膜（Ｗ
Ｓｉｘ膜）９から成る電極配線膜９Ａを露出させた後
に、前記層間絶縁膜１０Ａ及び電極配線膜９Ａ上を被覆
するようにアルミニウム膜等（例えば、Ａｌ膜、Ａｌ−
Ｓｉ−Ｃｕ膜等）から成る金属配線膜１０Ｂを前記電極
配線膜９Ａにコンタクトさせている。
ないフォトレジスト膜を形成した後に、該フォトレジス
ト膜をマスクにして層間絶縁膜１０Ａに開口を形成し、
前記ポリシリコン膜８とタングステンシリサイド膜（Ｗ
Ｓｉｘ膜）９から成る電極配線膜９Ａを露出させた後
に、前記層間絶縁膜１０Ａ及び電極配線膜９Ａ上を被覆
するようにアルミニウム膜等（例えば、Ａｌ膜、Ａｌ−
Ｓｉ−Ｃｕ膜等）から成る金属配線膜１０Ｂを前記電極
配線膜９Ａにコンタクトさせている。
【０００６】図１９に示すような構造を得るには、第１
のゲート電極４Ａ及び第１の絶縁膜５Ａの側壁に形成さ
れた第１の側壁スペーサ膜７Ａと、第２のゲート電極４
Ｂ及び第２の絶縁膜５Ｂの側壁に形成された第２の側壁
スペーサ膜７Ｂとの間の凹部に少なくとも充填されるよ
うにポリシリコン膜８を形成し、該ポリシリコン膜８に
イオン注入して導電体とした後に、該ポリシリコン膜８
上にタングステンシリサイド膜（ＷＳｉｘ膜）９を形成
する。
のゲート電極４Ａ及び第１の絶縁膜５Ａの側壁に形成さ
れた第１の側壁スペーサ膜７Ａと、第２のゲート電極４
Ｂ及び第２の絶縁膜５Ｂの側壁に形成された第２の側壁
スペーサ膜７Ｂとの間の凹部に少なくとも充填されるよ
うにポリシリコン膜８を形成し、該ポリシリコン膜８に
イオン注入して導電体とした後に、該ポリシリコン膜８
上にタングステンシリサイド膜（ＷＳｉｘ膜）９を形成
する。
【０００７】続いて、前記タングステン膜９上にフォト
レジスト膜を選択的に形成した後に、該レジスト膜をマ
スクにしてタングステンシリサイド膜（ＷＳｉｘ膜）９
及びポリシリコン膜８をエッチング・除去してパターニ
ングすることにより、図２０に示すような構造の電極配
線膜９Ａを形成する。その後、全面にＢＰＳＧ膜１０Ａ
を形成した後に、開口を形成してタングステンシリサイ
ド膜（ＷＳｉｘ膜）９を露出せしめ、アルミニウム膜を
全面に形成してパターニングすることにより、電極配線
膜９Ａとコンタクトする金属配線膜１０Ｂを形成してい
る。
レジスト膜を選択的に形成した後に、該レジスト膜をマ
スクにしてタングステンシリサイド膜（ＷＳｉｘ膜）９
及びポリシリコン膜８をエッチング・除去してパターニ
ングすることにより、図２０に示すような構造の電極配
線膜９Ａを形成する。その後、全面にＢＰＳＧ膜１０Ａ
を形成した後に、開口を形成してタングステンシリサイ
ド膜（ＷＳｉｘ膜）９を露出せしめ、アルミニウム膜を
全面に形成してパターニングすることにより、電極配線
膜９Ａとコンタクトする金属配線膜１０Ｂを形成してい
る。
【０００８】
【発明が解決しようとする課題】しかしながら、上記製
造方法によると、以下に示すような問題が生じていた。
即ち、ポリシリコン膜８とタングステンシリサイド膜
（ＷＳｉｘ膜）９から成る電極配線膜９Ａを形成するの
に、図２０に示すようにポリシリコン膜８の膜厚を薄く
形成すると、先ず第１に、該ポリシリコン膜８上にタン
グステンシリサイド膜（ＷＳｉｘ膜）９を形成した時に
タングステンシリサイド膜（ＷＳｉｘ膜）９上に谷ＣＰ
が形成されてしまうので、これをパターニングする際の
フォトリソグラフィ工程で、マスクとなるレジスト膜の
露光の際にこの谷ＣＰにレジスト膜が残ってしまい易く
なる。これを避けるべくレジスト膜への露光量を増やす
と、ハレーションが発生してしまい、パターニングの際
の寸法精度が狂ってしまうという問題が生じる。
造方法によると、以下に示すような問題が生じていた。
即ち、ポリシリコン膜８とタングステンシリサイド膜
（ＷＳｉｘ膜）９から成る電極配線膜９Ａを形成するの
に、図２０に示すようにポリシリコン膜８の膜厚を薄く
形成すると、先ず第１に、該ポリシリコン膜８上にタン
グステンシリサイド膜（ＷＳｉｘ膜）９を形成した時に
タングステンシリサイド膜（ＷＳｉｘ膜）９上に谷ＣＰ
が形成されてしまうので、これをパターニングする際の
フォトリソグラフィ工程で、マスクとなるレジスト膜の
露光の際にこの谷ＣＰにレジスト膜が残ってしまい易く
なる。これを避けるべくレジスト膜への露光量を増やす
と、ハレーションが発生してしまい、パターニングの際
の寸法精度が狂ってしまうという問題が生じる。
【０００９】また第２に、ポリシリコン膜８の膜厚が薄
いために電極配線膜９Ａの形成高さが低くなってしま
い、図１９に示すように層間絶縁膜１０Ａの開口の側壁
の高さａ１が高くなって開口が深くなってしまい、この
開口の側壁に渡って形成されるアルミニウム膜のステッ
プカバレッジが劣化してしまうという問題が発生する。
そこで、従来、前述した第１、第２の問題を避けるため
に、図２１に示すようにタングステンシリサイド膜（Ｗ
Ｓｉｘ膜）９の下層膜であるポリシリコン膜８Ａを厚く
形成することも考えられた。
いために電極配線膜９Ａの形成高さが低くなってしま
い、図１９に示すように層間絶縁膜１０Ａの開口の側壁
の高さａ１が高くなって開口が深くなってしまい、この
開口の側壁に渡って形成されるアルミニウム膜のステッ
プカバレッジが劣化してしまうという問題が発生する。
そこで、従来、前述した第１、第２の問題を避けるため
に、図２１に示すようにタングステンシリサイド膜（Ｗ
Ｓｉｘ膜）９の下層膜であるポリシリコン膜８Ａを厚く
形成することも考えられた。
【００１０】しかし、この場合には前記ポリシリコン膜
８Ａを導電体とするためのイオン注入工程で、ポリシリ
コン膜８Ａの表面近くにはイオンが十分に注入されるも
のの、不純物拡散領域２の近傍の底部ＰＢまでイオンＩ
ｏが十分に注入されず、また、ポリシリコン層８Ａ界面
から基板１へのイオンのしみ出しが不十分となり、この
底部ＰＢでは十分に導電体とならない。従って、コンタ
クト抵抗が所望の値よりも高くなってしまうとか、また
ポリシリコン膜８Ａ内の各部位へのイオン注入量の違い
に応じてコンタクト抵抗値がばらつくという新たな問題
が発生していた。
８Ａを導電体とするためのイオン注入工程で、ポリシリ
コン膜８Ａの表面近くにはイオンが十分に注入されるも
のの、不純物拡散領域２の近傍の底部ＰＢまでイオンＩ
ｏが十分に注入されず、また、ポリシリコン層８Ａ界面
から基板１へのイオンのしみ出しが不十分となり、この
底部ＰＢでは十分に導電体とならない。従って、コンタ
クト抵抗が所望の値よりも高くなってしまうとか、また
ポリシリコン膜８Ａ内の各部位へのイオン注入量の違い
に応じてコンタクト抵抗値がばらつくという新たな問題
が発生していた。
【００１１】当然のことながら、前述したポリシリコン
膜８Ａの底部ＰＢまで十分にイオン注入が可能なだけの
十分に高い加速電圧でイオン注入を行うことも可能であ
るが、この場合には下方の不純物拡散領域２へのイオン
注入量も多くなり、拡散領域２の横方向への広がりが拡
大し、トランジスタのパンチスルー現象が発生するとい
う問題がある。また、第１、第２の絶縁膜５Ａ，５Ｂを
貫通して第１、第２のゲート電極４Ａ、４Ｂへもイオン
注入が行われるのを防止するために、イオン注入領域以
外をフォトレジスト膜によりマスクする必要があり、マ
スク工程が増えることにより製造工数が増大するという
問題も発生する。
膜８Ａの底部ＰＢまで十分にイオン注入が可能なだけの
十分に高い加速電圧でイオン注入を行うことも可能であ
るが、この場合には下方の不純物拡散領域２へのイオン
注入量も多くなり、拡散領域２の横方向への広がりが拡
大し、トランジスタのパンチスルー現象が発生するとい
う問題がある。また、第１、第２の絶縁膜５Ａ，５Ｂを
貫通して第１、第２のゲート電極４Ａ、４Ｂへもイオン
注入が行われるのを防止するために、イオン注入領域以
外をフォトレジスト膜によりマスクする必要があり、マ
スク工程が増えることにより製造工数が増大するという
問題も発生する。
【００１２】従って、本発明では不純物拡散領域にコン
タクトする電極配線膜として、前述したように十分に厚
いポリシリコン膜を形成して成るものにおいて、コンタ
クト抵抗の低抵抗化を図ると共に、コンタクト抵抗値の
ばらつきを抑制することを目的とする。
タクトする電極配線膜として、前述したように十分に厚
いポリシリコン膜を形成して成るものにおいて、コンタ
クト抵抗の低抵抗化を図ると共に、コンタクト抵抗値の
ばらつきを抑制することを目的とする。
【００１３】
【課題を解決するための手段】そこで、本発明は半導体
基板の表層に不純物拡散領域が形成され、前記不純物拡
散領域の両側の前記半導体基板上に第１の凸部及び第２
の凸部が形成され、前記不純物拡散領域上に前記第１の
凸部及び前記第２の凸部で挟まれた凹部内に、前記不純
物拡散領域とコンタクトするポリシリコン膜及び金属シ
リサイド膜からなる２層構造の電極配線膜を形成する方
法であって、前記第１、第２の凸部及び前記不純物拡散
領域上に薄い第１のポリシリコン膜を形成し、該第１の
ポリシリコン膜にイオン注入して当該第１のポリシリコ
ン膜を導電体とする。次に、前記第１のポリシリコン膜
よりも厚い膜厚の第２のポリシリコン膜を前記第１のポ
リシリコン膜上に形成し、該第２のポリシリコン膜にイ
オン注入して当該第２のポリシリコン膜を導電体とす
る。続いて、前記第２のポリシリコン膜上に金属シリサ
イド膜を形成し、前記金属シリサイド膜と前記第１、第
２のポリシリコン膜をパターニングして電極配線膜を形
成するものである。
基板の表層に不純物拡散領域が形成され、前記不純物拡
散領域の両側の前記半導体基板上に第１の凸部及び第２
の凸部が形成され、前記不純物拡散領域上に前記第１の
凸部及び前記第２の凸部で挟まれた凹部内に、前記不純
物拡散領域とコンタクトするポリシリコン膜及び金属シ
リサイド膜からなる２層構造の電極配線膜を形成する方
法であって、前記第１、第２の凸部及び前記不純物拡散
領域上に薄い第１のポリシリコン膜を形成し、該第１の
ポリシリコン膜にイオン注入して当該第１のポリシリコ
ン膜を導電体とする。次に、前記第１のポリシリコン膜
よりも厚い膜厚の第２のポリシリコン膜を前記第１のポ
リシリコン膜上に形成し、該第２のポリシリコン膜にイ
オン注入して当該第２のポリシリコン膜を導電体とす
る。続いて、前記第２のポリシリコン膜上に金属シリサ
イド膜を形成し、前記金属シリサイド膜と前記第１、第
２のポリシリコン膜をパターニングして電極配線膜を形
成するものである。
【００１４】
【発明の実施の形態】以下、本発明の一実施形態に係る
半導体装置の製造方法について図面を参照しながら説明
する。この製造方法は、例えば半導体基板の表層に形成
した不純物拡散領域に隣接するように２つのＭＯＳトラ
ンジスタを形成して、前記不純物拡散領域にコンタクト
するポリシリコン膜とタングステンシリサイド膜（ＷＳ
ｉｘ膜）から成る２層構造の電極配線膜を形成する方法
である。
半導体装置の製造方法について図面を参照しながら説明
する。この製造方法は、例えば半導体基板の表層に形成
した不純物拡散領域に隣接するように２つのＭＯＳトラ
ンジスタを形成して、前記不純物拡散領域にコンタクト
するポリシリコン膜とタングステンシリサイド膜（ＷＳ
ｉｘ膜）から成る２層構造の電極配線膜を形成する方法
である。
【００１５】図１に示す半導体装置の製造方法は、先ず
半導体基板１１上を酸化しておよそ１００Åの膜厚のゲ
ート絶縁膜１３を形成し、該ゲート絶縁膜１３上にＭＯ
Ｓトランジスタのゲート電極と成るおよそ２５００Åの
膜厚のポリシリコン膜を形成し、パターニングして第
１、第２のゲート電極１４Ａ、１４Ｂを後述するｎ+ 型
不純物拡散領域１２の両側に隣接するように形成してい
る。また、前記第１、２のゲート電極１４Ａ、１４Ｂ上
にはおよそ２５００Åの膜厚の酸化膜から成る第１、第
２の絶縁膜１５Ａ、１５Ｂが積層形成されている。
半導体基板１１上を酸化しておよそ１００Åの膜厚のゲ
ート絶縁膜１３を形成し、該ゲート絶縁膜１３上にＭＯ
Ｓトランジスタのゲート電極と成るおよそ２５００Åの
膜厚のポリシリコン膜を形成し、パターニングして第
１、第２のゲート電極１４Ａ、１４Ｂを後述するｎ+ 型
不純物拡散領域１２の両側に隣接するように形成してい
る。また、前記第１、２のゲート電極１４Ａ、１４Ｂ上
にはおよそ２５００Åの膜厚の酸化膜から成る第１、第
２の絶縁膜１５Ａ、１５Ｂが積層形成されている。
【００１６】次に、前記半導体基板１１の表層に不純物
拡散領域１２を形成する。本工程は、前述した積層され
た第１、２のゲート電極１４Ａ、１４Ｂ及び第１、第２
の絶縁膜１５Ａ、１５Ｂをマスクにして半導体基板１１
上にｎ型不純物である、例えばリンイオン（31Ｐ+ ）を
およそドーズ量１．０×１０13／ｃｍ2 、加速電圧４０
ＫｅＶの注入条件で注入してアニール処理して拡散し、
ｎ+ 型不純物拡散領域１２を形成する。尚、イオン注入
される前記ｎ型不純物として、ヒ素イオン（75Ａｓ+ ）
等を用いても良く、ヒ素イオン（75Ａｓ+ ）の場合に
は、およそドーズ量５．０×１０15／ｃｍ2 、加速電圧
６０ＫｅＶの注入条件で注入する。
拡散領域１２を形成する。本工程は、前述した積層され
た第１、２のゲート電極１４Ａ、１４Ｂ及び第１、第２
の絶縁膜１５Ａ、１５Ｂをマスクにして半導体基板１１
上にｎ型不純物である、例えばリンイオン（31Ｐ+ ）を
およそドーズ量１．０×１０13／ｃｍ2 、加速電圧４０
ＫｅＶの注入条件で注入してアニール処理して拡散し、
ｎ+ 型不純物拡散領域１２を形成する。尚、イオン注入
される前記ｎ型不純物として、ヒ素イオン（75Ａｓ+ ）
等を用いても良く、ヒ素イオン（75Ａｓ+ ）の場合に
は、およそドーズ量５．０×１０15／ｃｍ2 、加速電圧
６０ＫｅＶの注入条件で注入する。
【００１７】続いて、全面にＣＶＤ法によりおよそ２０
００Åの膜厚の酸化膜から成る絶縁膜を形成した後に、
該絶縁膜を異方性エッチングすることで、前記第１のゲ
ート電極１４Ａ及び第１の絶縁膜１５Ａの側壁に第１の
側壁スペーサ膜２２Ａを形成すると共に、前記第２のゲ
ート電極１４Ｂ及び第２の絶縁膜１５Ｂの側壁に第２の
側壁スペーサ膜２２Ｂを形成する。
００Åの膜厚の酸化膜から成る絶縁膜を形成した後に、
該絶縁膜を異方性エッチングすることで、前記第１のゲ
ート電極１４Ａ及び第１の絶縁膜１５Ａの側壁に第１の
側壁スペーサ膜２２Ａを形成すると共に、前記第２のゲ
ート電極１４Ｂ及び第２の絶縁膜１５Ｂの側壁に第２の
側壁スペーサ膜２２Ｂを形成する。
【００１８】以下、本発明の特徴となる第１の凸部であ
る第１のＭＯＳトランジスタと第２の凸部である第２の
ＭＯＳトランジスタ間の凹部に位置する不純物拡散領域
にコンタクトする電極配線膜を形成する工程について説
明する。尚、本実施の形態では、前記凸部の高さ寸法が
およそ５０００Åで、両凸部間の幅寸法がおよそ０．４
μｍ（４０００Å）であるとして、以下説明する。
る第１のＭＯＳトランジスタと第２の凸部である第２の
ＭＯＳトランジスタ間の凹部に位置する不純物拡散領域
にコンタクトする電極配線膜を形成する工程について説
明する。尚、本実施の形態では、前記凸部の高さ寸法が
およそ５０００Åで、両凸部間の幅寸法がおよそ０．４
μｍ（４０００Å）であるとして、以下説明する。
【００１９】先ず、図１に示すようにＣＶＤ法で全面に
およそ２００Å乃至５００Åの膜厚の第１のポリシリコ
ン層１６を形成する。そして、前記第１のポリシリコン
層１６にｎ型不純物である、例えばヒ素イオン（75Ａｓ
+ ）をおよそドーズ量５．０×１０15／ｃｍ2 、加速電
圧３０ＫｅＶ乃至１００ＫｅＶの注入条件で注入して、
該ポリシリコン膜１６を完全に導電体とする。尚、本実
施形態の最適条件としては、例えばポリシリコン膜の膜
厚がおよそ５００Åであるとした場合、ヒ素イオン（75
Ａｓ+ ）をおよそドーズ量５．０×１０15／ｃｍ2 、加
速電圧３０ＫｅＶの注入条件で第１のイオン注入を行
い、続いてヒ素イオン（75Ａｓ+ ）をおよそドーズ量
５．０×１０15／ｃｍ2 、加速電圧９５ＫｅＶの注入条
件で第２のイオン注入を行う。これにより、第１のイオ
ン注入によりポリシリコン膜１６の中央に濃度分布のピ
ークが位置し、第２のイオン注入によりポリシリコン膜
１６の底部と半導体基板１１の界面に濃度分布のピーク
が位置することになり、コンタクト抵抗の上昇を抑止で
きる。また、イオン注入される前記ｎ型不純物として、
リンイオン（31Ｐ+ ）等を用いても良い。
およそ２００Å乃至５００Åの膜厚の第１のポリシリコ
ン層１６を形成する。そして、前記第１のポリシリコン
層１６にｎ型不純物である、例えばヒ素イオン（75Ａｓ
+ ）をおよそドーズ量５．０×１０15／ｃｍ2 、加速電
圧３０ＫｅＶ乃至１００ＫｅＶの注入条件で注入して、
該ポリシリコン膜１６を完全に導電体とする。尚、本実
施形態の最適条件としては、例えばポリシリコン膜の膜
厚がおよそ５００Åであるとした場合、ヒ素イオン（75
Ａｓ+ ）をおよそドーズ量５．０×１０15／ｃｍ2 、加
速電圧３０ＫｅＶの注入条件で第１のイオン注入を行
い、続いてヒ素イオン（75Ａｓ+ ）をおよそドーズ量
５．０×１０15／ｃｍ2 、加速電圧９５ＫｅＶの注入条
件で第２のイオン注入を行う。これにより、第１のイオ
ン注入によりポリシリコン膜１６の中央に濃度分布のピ
ークが位置し、第２のイオン注入によりポリシリコン膜
１６の底部と半導体基板１１の界面に濃度分布のピーク
が位置することになり、コンタクト抵抗の上昇を抑止で
きる。また、イオン注入される前記ｎ型不純物として、
リンイオン（31Ｐ+ ）等を用いても良い。
【００２０】続いて、図２に示すように第１のポリシリ
コン膜１６よりも十分に厚い、およそ２０００Å乃至３
０００Åの膜厚の第２のポリシリコン膜１７を全面にＣ
ＶＤ法で形成し、該ポリシリコン膜１７にｎ型不純物、
例えばリンイオン（31Ｐ+ ）をおよそドーズ量５×１０
15／ｃｍ2 、加速電圧６０ＫｅＶの注入条件で注入し、
導電体とした後に、図３に示すように全面にタングステ
ンシリサイド膜（Ｗｓｉｘ膜）１８をおよそ１０００Å
の膜厚で形成する。尚、イオン注入される前記ｎ型不純
物として、例えばヒ素イオン（75Ａｓ+ ）等を用いても
良い。
コン膜１６よりも十分に厚い、およそ２０００Å乃至３
０００Åの膜厚の第２のポリシリコン膜１７を全面にＣ
ＶＤ法で形成し、該ポリシリコン膜１７にｎ型不純物、
例えばリンイオン（31Ｐ+ ）をおよそドーズ量５×１０
15／ｃｍ2 、加速電圧６０ＫｅＶの注入条件で注入し、
導電体とした後に、図３に示すように全面にタングステ
ンシリサイド膜（Ｗｓｉｘ膜）１８をおよそ１０００Å
の膜厚で形成する。尚、イオン注入される前記ｎ型不純
物として、例えばヒ素イオン（75Ａｓ+ ）等を用いても
良い。
【００２１】本発明では、前述した工程により第１のポ
リシリコン膜１６を完全に導電体とした後に、該第１の
ポリシリコン膜１６上に第２のポリシリコン膜１７を形
成して、イオン注入している。このため、第２のポリシ
リコン膜１７にリンイオン（31Ｐ+ ）をイオン注入して
導電体とする際に、例えば前述したイオン注入が不十分
で図３に示すようにリンイオン（31Ｐ+ ）Ｉｏが第２の
ポリシリコン膜１７の底部ＰＢまで達しないとしても
（図３の×印参照）、完全に導電体となった第１のポリ
シリコン膜１６の形成された第１、第２の側壁スペーサ
膜２２Ａ、２２Ｂの上端近くにある第２のポリシリコン
膜１７には少なくとも十分にリンイオン（31Ｐ+ ）Ｉｏ
が達しているので、この場合でも前記不純物拡散領域１
２から第１のポリシリコン膜１６、更に第２のポリシリ
コン膜１７といった経路でコンタクトすることができ
る。
リシリコン膜１６を完全に導電体とした後に、該第１の
ポリシリコン膜１６上に第２のポリシリコン膜１７を形
成して、イオン注入している。このため、第２のポリシ
リコン膜１７にリンイオン（31Ｐ+ ）をイオン注入して
導電体とする際に、例えば前述したイオン注入が不十分
で図３に示すようにリンイオン（31Ｐ+ ）Ｉｏが第２の
ポリシリコン膜１７の底部ＰＢまで達しないとしても
（図３の×印参照）、完全に導電体となった第１のポリ
シリコン膜１６の形成された第１、第２の側壁スペーサ
膜２２Ａ、２２Ｂの上端近くにある第２のポリシリコン
膜１７には少なくとも十分にリンイオン（31Ｐ+ ）Ｉｏ
が達しているので、この場合でも前記不純物拡散領域１
２から第１のポリシリコン膜１６、更に第２のポリシリ
コン膜１７といった経路でコンタクトすることができ
る。
【００２２】従って、従来技術の項目で説明した図２１
に示すようにポリシリコン膜８Ａを十分に厚く形成して
イオン注入する際に、ポリシリコン膜８Ａの底部ＰＢに
までイオンＩｏが十分に達しないことでコンタクト抵抗
が増大したり、場所によってばらついてしまう等の問題
の発生を防止することが可能になる。続いて、図４に示
すように電極配線膜を形成すべき箇所にフォトレジスト
膜１９を選択形成し、該レジスト膜１９をマスクにして
第１、第２のポリシリコン膜１６、１７及びタングステ
ンシリサイド膜（ＷＳｉｘ膜）１８をエッチング・除去
してパターニングし、ポリシリコン膜とタングステンシ
リサイド膜（ＷＳｉｘ膜）から成る２層構造の電極配線
膜１８Ａを形成する（図５参照）。
に示すようにポリシリコン膜８Ａを十分に厚く形成して
イオン注入する際に、ポリシリコン膜８Ａの底部ＰＢに
までイオンＩｏが十分に達しないことでコンタクト抵抗
が増大したり、場所によってばらついてしまう等の問題
の発生を防止することが可能になる。続いて、図４に示
すように電極配線膜を形成すべき箇所にフォトレジスト
膜１９を選択形成し、該レジスト膜１９をマスクにして
第１、第２のポリシリコン膜１６、１７及びタングステ
ンシリサイド膜（ＷＳｉｘ膜）１８をエッチング・除去
してパターニングし、ポリシリコン膜とタングステンシ
リサイド膜（ＷＳｉｘ膜）から成る２層構造の電極配線
膜１８Ａを形成する（図５参照）。
【００２３】この工程の際にも、前述したように第１、
第２のポリシリコン膜１６、１７を順次形成し、それぞ
れのポリシリコン膜１６、１７にイオン注入を行うこと
により、結果としてポリシリコン膜を従来と同様に厚く
形成してもコンタクト抵抗値の上昇やばらつきが発生す
るという問題を抑止することが可能となり、従来のよう
にポリシリコン膜を薄く形成する必要がなくなる。
第２のポリシリコン膜１６、１７を順次形成し、それぞ
れのポリシリコン膜１６、１７にイオン注入を行うこと
により、結果としてポリシリコン膜を従来と同様に厚く
形成してもコンタクト抵抗値の上昇やばらつきが発生す
るという問題を抑止することが可能となり、従来のよう
にポリシリコン膜を薄く形成する必要がなくなる。
【００２４】従って、図２０に示すような谷ＣＰがタン
グステンシリサイド膜（ＷＳｉｘ膜）９の表面に形成さ
れ、マスクとなるレジスト膜への露光の際に、当該谷Ｃ
Ｐにレジスト膜が残ってしまうとか、これを回避するた
めにレジスト膜への露光量を増やすと、ハレーションが
生じてしまい、パターニングの際の寸法精度が狂ってし
まうといった従来発生していた問題の発生を回避するこ
とが可能となる。
グステンシリサイド膜（ＷＳｉｘ膜）９の表面に形成さ
れ、マスクとなるレジスト膜への露光の際に、当該谷Ｃ
Ｐにレジスト膜が残ってしまうとか、これを回避するた
めにレジスト膜への露光量を増やすと、ハレーションが
生じてしまい、パターニングの際の寸法精度が狂ってし
まうといった従来発生していた問題の発生を回避するこ
とが可能となる。
【００２５】続いて、第１及び第２の絶縁膜１５Ａ、１
５Ｂ上に第１及び第２の配線膜１９Ａ、１９Ｂを選択形
成した後に、全面にＢＰＳＧ膜からなる層間絶縁膜２０
を形成する。そして、前記層間絶縁膜２０に開口を形成
して前記第１、第２のポリシリコン膜１６、１７及びタ
ングステンシリサイド膜（ＷＳｉｘ膜）１８から成る電
極配線膜１８Ａを露出させた後に、アルミニウム膜等
（例えば、Ａｌ膜、Ａｌ−Ｓｉ−Ｃｕ膜等）を全面に形
成しパターニングして、前記電極配線膜１８Ａとコンタ
クトする金属配線膜２１を形成する（図６参照）。
５Ｂ上に第１及び第２の配線膜１９Ａ、１９Ｂを選択形
成した後に、全面にＢＰＳＧ膜からなる層間絶縁膜２０
を形成する。そして、前記層間絶縁膜２０に開口を形成
して前記第１、第２のポリシリコン膜１６、１７及びタ
ングステンシリサイド膜（ＷＳｉｘ膜）１８から成る電
極配線膜１８Ａを露出させた後に、アルミニウム膜等
（例えば、Ａｌ膜、Ａｌ−Ｓｉ−Ｃｕ膜等）を全面に形
成しパターニングして、前記電極配線膜１８Ａとコンタ
クトする金属配線膜２１を形成する（図６参照）。
【００２６】このようにして形成された半導体装置によ
れば、第１、第２のポリシリコン膜１６、１７及びタン
グステンシリサイド膜（ＷＳｉｘ膜）１８より構成され
る電極配線膜１８Ａの形成高さを高くでき、図６に示す
ように層間絶縁膜２０の開口の側壁の高さａ２（ａ２＜
ａ１）を従来の側壁高さａ１より低くできる。従って、
従来のように側壁の高さが高くなって開口が深くなって
しまい、当該開口の側壁に渡って形成される金属配線膜
２１のステップカバレッジが劣化してしまうという問題
を抑止することが可能になる。
れば、第１、第２のポリシリコン膜１６、１７及びタン
グステンシリサイド膜（ＷＳｉｘ膜）１８より構成され
る電極配線膜１８Ａの形成高さを高くでき、図６に示す
ように層間絶縁膜２０の開口の側壁の高さａ２（ａ２＜
ａ１）を従来の側壁高さａ１より低くできる。従って、
従来のように側壁の高さが高くなって開口が深くなって
しまい、当該開口の側壁に渡って形成される金属配線膜
２１のステップカバレッジが劣化してしまうという問題
を抑止することが可能になる。
【００２７】また、本実施形態ではポリシリコン膜上に
タングステンシリサイド膜（ＷＳｉｘ膜）から成る電極
配線膜を形成する場合について説明しているが、本発明
はこれに限らず、ポリシリコン膜とタングステンシリサ
イド膜以外の金属シリサイド膜から成る電極配線膜を形
成する方法に適用しても同様の効果を奏する。更に、本
実施形態では前記凸部の高さ寸法がおよそ５０００Å
で、両凸部間の幅寸法がおよそ０．４μｍ（４０００
Å）である場合を例として、例えば第１のポリシリコン
膜１６をおよそ２００Å乃至５００Å程度の厚さに形成
し、第２のポリシリコン膜１７をおよそ２０００Å乃至
３０００Å程度の厚さに形成しているが、本発明はこれ
に限られるものではなく、種々の条件を設定することが
できるものである。尚、前記凸部の高さ寸法がおよそ４
０００Å乃至６０００Å程度で、両凸部間の幅寸法がお
よそ０．１μｍ乃至０．４μｍ（１０００Å乃至４００
０Å）程度であれば、前述した通りの第１のポリシリコ
ン膜１６及び第２のポリシリコン膜１７の膜厚で、かつ
該第１のポリシリコン膜１６及び第２のポリシリコン膜
１７へのイオン注入条件で対応できる。また、前記凸部
の高さ寸法や両凸部間の幅寸法に応じて、形成する第
１、第２のポリシリコン膜１６、１７の膜厚を設定する
と共にイオン注入条件を設定すれば、同様の効果を奏す
る。
タングステンシリサイド膜（ＷＳｉｘ膜）から成る電極
配線膜を形成する場合について説明しているが、本発明
はこれに限らず、ポリシリコン膜とタングステンシリサ
イド膜以外の金属シリサイド膜から成る電極配線膜を形
成する方法に適用しても同様の効果を奏する。更に、本
実施形態では前記凸部の高さ寸法がおよそ５０００Å
で、両凸部間の幅寸法がおよそ０．４μｍ（４０００
Å）である場合を例として、例えば第１のポリシリコン
膜１６をおよそ２００Å乃至５００Å程度の厚さに形成
し、第２のポリシリコン膜１７をおよそ２０００Å乃至
３０００Å程度の厚さに形成しているが、本発明はこれ
に限られるものではなく、種々の条件を設定することが
できるものである。尚、前記凸部の高さ寸法がおよそ４
０００Å乃至６０００Å程度で、両凸部間の幅寸法がお
よそ０．１μｍ乃至０．４μｍ（１０００Å乃至４００
０Å）程度であれば、前述した通りの第１のポリシリコ
ン膜１６及び第２のポリシリコン膜１７の膜厚で、かつ
該第１のポリシリコン膜１６及び第２のポリシリコン膜
１７へのイオン注入条件で対応できる。また、前記凸部
の高さ寸法や両凸部間の幅寸法に応じて、形成する第
１、第２のポリシリコン膜１６、１７の膜厚を設定する
と共にイオン注入条件を設定すれば、同様の効果を奏す
る。
【００２８】また、本実施形態では半導体基板の表層に
形成された不純物拡散領域に隣接するように２つのＭＯ
Ｓトランジスタが形成され、前記不純物拡散領域にコン
タクトするポリシリコン膜とタングステンシリサイド膜
（ＷＳｉｘ膜）から成る２層構造の電極配線膜を形成す
る方法について説明しているが、本発明はこれに限ら
ず、例えば通常、絶縁膜に形成するコンタクトホール内
に同様の電極配線膜を形成する場合等、両側を凸部に挟
まれた凹部にこのような電極配線膜を形成するものであ
れば、同様の効果を奏する。
形成された不純物拡散領域に隣接するように２つのＭＯ
Ｓトランジスタが形成され、前記不純物拡散領域にコン
タクトするポリシリコン膜とタングステンシリサイド膜
（ＷＳｉｘ膜）から成る２層構造の電極配線膜を形成す
る方法について説明しているが、本発明はこれに限ら
ず、例えば通常、絶縁膜に形成するコンタクトホール内
に同様の電極配線膜を形成する場合等、両側を凸部に挟
まれた凹部にこのような電極配線膜を形成するものであ
れば、同様の効果を奏する。
【００２９】以下、本発明が適用される他の実施形態の
半導体装置の製造方法について図７乃至図１８を基に説
明する。本発明の他の実施形態の半導体装置の製造方法
は、不揮発性半導体記憶装置、更に言えばスプリットゲ
ート型フラッシュメモリ構造に本発明を適用した実施形
態であり、前述した凸部がフラッシュメモリの少なくと
もコントロールゲート等から構成されているものであ
る。
半導体装置の製造方法について図７乃至図１８を基に説
明する。本発明の他の実施形態の半導体装置の製造方法
は、不揮発性半導体記憶装置、更に言えばスプリットゲ
ート型フラッシュメモリ構造に本発明を適用した実施形
態であり、前述した凸部がフラッシュメモリの少なくと
もコントロールゲート等から構成されているものであ
る。
【００３０】即ち、図７に示すように他の実施形態で
は、半導体基板３１の表層に形成したドレイン領域３６
を介して、該ドレイン領域３６に隣接するようにコント
ロールゲート３８及び該コントロールゲート３８を被覆
するように形成された絶縁膜３９が形成され、前記ドレ
イン領域３６にコンタクトするポリシリコン膜とタング
ステンシリサイド膜（ＷＳｉｘ膜）から成る２層構造の
電極配線膜４８Ａを形成するものである。
は、半導体基板３１の表層に形成したドレイン領域３６
を介して、該ドレイン領域３６に隣接するようにコント
ロールゲート３８及び該コントロールゲート３８を被覆
するように形成された絶縁膜３９が形成され、前記ドレ
イン領域３６にコンタクトするポリシリコン膜とタング
ステンシリサイド膜（ＷＳｉｘ膜）から成る２層構造の
電極配線膜４８Ａを形成するものである。
【００３１】先ず、半導体基板３１の表面には一方向
（以下、Ｙ方向という）に延びる複数のソース領域３６
が相互に平行に形成されている。各ソース領域３６の両
側の基板３１の表層には、ソース領域３６に沿って複数
のドレイン領域４１が配列されている。ソース領域３６
と各ドレイン領域４１との間の半導体基板３１の上方に
はゲート絶縁膜３２、絶縁膜３７を介してフローティン
グゲート３３及びコントロールゲート３８が形成されて
いる。コントロールゲート３８は、フローティングゲー
ト３３上からフローティングゲート３３の側方に延び出
している。
（以下、Ｙ方向という）に延びる複数のソース領域３６
が相互に平行に形成されている。各ソース領域３６の両
側の基板３１の表層には、ソース領域３６に沿って複数
のドレイン領域４１が配列されている。ソース領域３６
と各ドレイン領域４１との間の半導体基板３１の上方に
はゲート絶縁膜３２、絶縁膜３７を介してフローティン
グゲート３３及びコントロールゲート３８が形成されて
いる。コントロールゲート３８は、フローティングゲー
ト３３上からフローティングゲート３３の側方に延び出
している。
【００３２】前記一方向に直交する方向（以下、Ｘ方向
という）に並んだソース領域３６、ドレイン領域４１、
フローティングゲート３３及びコントロールゲート３８
によりメモリセルが構成される。この場合に、ソース領
域３６を挟んで２つのメモリセルが構成されるが、ソー
ス領域３６は一方のメモリセルを構成する部分であると
共に、他方のメモリセルを構成する部分でもある。ま
た、Ｙ方向に並んだ各メモリセルの間には、図８に示す
ように、フィールド酸化膜６１が形成されている。
という）に並んだソース領域３６、ドレイン領域４１、
フローティングゲート３３及びコントロールゲート３８
によりメモリセルが構成される。この場合に、ソース領
域３６を挟んで２つのメモリセルが構成されるが、ソー
ス領域３６は一方のメモリセルを構成する部分であると
共に、他方のメモリセルを構成する部分でもある。ま
た、Ｙ方向に並んだ各メモリセルの間には、図８に示す
ように、フィールド酸化膜６１が形成されている。
【００３３】また、図８に示すようにコントロールゲー
ト３８もＹ方向に延びている。即ち、複数のメモリセル
のコントロールゲート３８は連続して形成されており、
該コントロールゲート３８は、不揮発性半導体記憶装置
のワード線として作用する。図７に示すように、フロー
ティングゲート３３は絶縁膜３７等に被覆されており、
コントロールゲート３８は絶縁膜３９、絶縁膜４２Ａ及
び側壁スペーサ膜４２等で被覆されている。また、各ド
レイン領域４１上には第１の電極配線膜４８Ａが形成さ
れており、該電極配線膜４８Ａはコントロールゲート３
８上の絶縁膜３９の上方にまで延び出している。また、
ソース領域３６の上方には、絶縁膜３７、４２Ａを介し
てソース領域３６に沿って第２の電極配線膜４８Ｂが形
成されている。該電極配線膜４８Ｂはフローティングゲ
ート３３またはコントロールゲート３８の上方にまで延
び出している。
ト３８もＹ方向に延びている。即ち、複数のメモリセル
のコントロールゲート３８は連続して形成されており、
該コントロールゲート３８は、不揮発性半導体記憶装置
のワード線として作用する。図７に示すように、フロー
ティングゲート３３は絶縁膜３７等に被覆されており、
コントロールゲート３８は絶縁膜３９、絶縁膜４２Ａ及
び側壁スペーサ膜４２等で被覆されている。また、各ド
レイン領域４１上には第１の電極配線膜４８Ａが形成さ
れており、該電極配線膜４８Ａはコントロールゲート３
８上の絶縁膜３９の上方にまで延び出している。また、
ソース領域３６の上方には、絶縁膜３７、４２Ａを介し
てソース領域３６に沿って第２の電極配線膜４８Ｂが形
成されている。該電極配線膜４８Ｂはフローティングゲ
ート３３またはコントロールゲート３８の上方にまで延
び出している。
【００３４】更に、前記第２の電極配線膜４８Ｂは、図
８に示すようにＹ方向に沿って一定の間隔毎（例えば、
１６メモリセル毎）に前記絶縁膜３７、４２Ａに設けら
れたコンタクト孔６２を介してソース領域３６に電気的
に接続されている。これにより、当該ソース領域３６に
おける抵抗値が下がるため、従来、ソース領域３６での
電圧降下に起因する動作マージンが減少するという問題
が緩和される。
８に示すようにＹ方向に沿って一定の間隔毎（例えば、
１６メモリセル毎）に前記絶縁膜３７、４２Ａに設けら
れたコンタクト孔６２を介してソース領域３６に電気的
に接続されている。これにより、当該ソース領域３６に
おける抵抗値が下がるため、従来、ソース領域３６での
電圧降下に起因する動作マージンが減少するという問題
が緩和される。
【００３５】これらのフローティングゲート３３、コン
トロールゲート３８、第１の電極配線膜４８Ａ及び第２
の電極配線膜４８Ｂは、層間絶縁膜６３に覆われてい
る。また、該層間絶縁膜６３上には所定のパターンでア
ルミニウム膜等（例えば、Ａｌ膜、Ａｌ−Ｓｉ−Ｃｕ膜
等）から成る金属配線膜６５が形成されている。該金属
配線膜６５は、層間絶縁膜６３に選択的に形成されたコ
ンタクト孔６４及び電極配線膜４８Ａを介してドレイン
領域４１に電気的に接続されている。該金属配線膜６５
は、当該不揮発性半導体記憶装置のビット線として作用
する。
トロールゲート３８、第１の電極配線膜４８Ａ及び第２
の電極配線膜４８Ｂは、層間絶縁膜６３に覆われてい
る。また、該層間絶縁膜６３上には所定のパターンでア
ルミニウム膜等（例えば、Ａｌ膜、Ａｌ−Ｓｉ−Ｃｕ膜
等）から成る金属配線膜６５が形成されている。該金属
配線膜６５は、層間絶縁膜６３に選択的に形成されたコ
ンタクト孔６４及び電極配線膜４８Ａを介してドレイン
領域４１に電気的に接続されている。該金属配線膜６５
は、当該不揮発性半導体記憶装置のビット線として作用
する。
【００３６】図９乃至図１８は、前述した不揮発性半導
体記憶装置の製造方法を工程順に示す断面図である。ま
ず、図９に示すように、半導体基板３１の所定の領域に
フィールド酸化膜６１を形成する（図８参照）と共に、
該フィールド酸化膜６１以外の表層にゲート絶縁膜３２
をおよそ１００Åの厚さに形成する。そして、前記絶縁
膜３２上にポリシリコン膜をおよそ１５００Åの厚さに
形成し、リンドープし導電化した後、周知のフォトリソ
グラフィ法により該ポリシリコン膜をパターニングし
て、フローティングゲート３３を形成する。
体記憶装置の製造方法を工程順に示す断面図である。ま
ず、図９に示すように、半導体基板３１の所定の領域に
フィールド酸化膜６１を形成する（図８参照）と共に、
該フィールド酸化膜６１以外の表層にゲート絶縁膜３２
をおよそ１００Åの厚さに形成する。そして、前記絶縁
膜３２上にポリシリコン膜をおよそ１５００Åの厚さに
形成し、リンドープし導電化した後、周知のフォトリソ
グラフィ法により該ポリシリコン膜をパターニングし
て、フローティングゲート３３を形成する。
【００３７】次に、図１０に示すように、基板３１の表
面を酸化して、前記フローティングゲート３３を被覆す
るように厚さがおよそ３００Åの絶縁膜３７を形成す
る。続いて、前記基板３１上の全面に例えばポリシリコ
ン膜とタングステンシリサイド膜（ＷＳｉｘ膜）とから
成る２層構造の導電膜３８Ａを形成する。尚、前記導電
膜３８Ａは、最初にポリシリコン膜をおよそ１０００Å
の厚さに形成し、次に前記ポリシリコン膜にＰＯＣｌ3
を拡散源としてリンドープした後、ポリシリコン膜上に
タングステンシリサイド膜（ＷＳｉｘ膜）をおよそ１２
００Åの厚さに形成することによって得られる。そし
て、前記導電膜３８Ａ上におよそ２５００Åの膜厚の絶
縁膜３９を形成した後、該絶縁膜３９上にフォトレジス
ト膜４０を形成し、該レジスト膜４０のソース・ドレイ
ン領域形成予定部に対応する位置に開口４０Ａを形成す
る。
面を酸化して、前記フローティングゲート３３を被覆す
るように厚さがおよそ３００Åの絶縁膜３７を形成す
る。続いて、前記基板３１上の全面に例えばポリシリコ
ン膜とタングステンシリサイド膜（ＷＳｉｘ膜）とから
成る２層構造の導電膜３８Ａを形成する。尚、前記導電
膜３８Ａは、最初にポリシリコン膜をおよそ１０００Å
の厚さに形成し、次に前記ポリシリコン膜にＰＯＣｌ3
を拡散源としてリンドープした後、ポリシリコン膜上に
タングステンシリサイド膜（ＷＳｉｘ膜）をおよそ１２
００Åの厚さに形成することによって得られる。そし
て、前記導電膜３８Ａ上におよそ２５００Åの膜厚の絶
縁膜３９を形成した後、該絶縁膜３９上にフォトレジス
ト膜４０を形成し、該レジスト膜４０のソース・ドレイ
ン領域形成予定部に対応する位置に開口４０Ａを形成す
る。
【００３８】次に、前記レジスト膜４０をマスクにして
絶縁膜３９及び導電膜３８Ａをエッチングすることによ
り、図１１に示すように前記絶縁膜３９を積層して成る
コントロールゲート３８を形成する。そして、前記レジ
スト膜４０を除去した後、少なくとも前記ドレイン領域
形成予定部を図示しないフォトレジスト膜で被覆して、
該フォトレジスト膜をマスクにして基板３１の表層にｎ
型不純物、例えばリンイオン（31Ｐ+ ）をおよそドーズ
量５．０×１０15／ｃｍ2 、加速電圧６０ＫｅＶの注入
条件で注入してアニール処理して拡散し、ソース領域３
６を形成する。尚、イオン注入される前記ｎ型不純物と
して、ヒ素イオン（75Ａｓ+ ）等を用いても良い。
絶縁膜３９及び導電膜３８Ａをエッチングすることによ
り、図１１に示すように前記絶縁膜３９を積層して成る
コントロールゲート３８を形成する。そして、前記レジ
スト膜４０を除去した後、少なくとも前記ドレイン領域
形成予定部を図示しないフォトレジスト膜で被覆して、
該フォトレジスト膜をマスクにして基板３１の表層にｎ
型不純物、例えばリンイオン（31Ｐ+ ）をおよそドーズ
量５．０×１０15／ｃｍ2 、加速電圧６０ＫｅＶの注入
条件で注入してアニール処理して拡散し、ソース領域３
６を形成する。尚、イオン注入される前記ｎ型不純物と
して、ヒ素イオン（75Ａｓ+ ）等を用いても良い。
【００３９】次に、前記フォトレジスト膜を除去した後
に、少なくとも前記ソース領域３６上を図示しないフォ
トレジスト膜で被覆して、該フォトレジスト膜をマスク
にして基板３１の表層に例えば、リン（31Ｐ+ ）イオン
をおよそドーズ量１．０×１０13／ｃｍ2 、加速電圧４
０ＫｅＶの注入条件で注入してアニール処理してドレイ
ン領域４１を形成し、該フォトレジスト膜を除去する。
このとき、フィールド酸化膜６１、フローティングゲー
ト３３及びコントロールゲート３８がマスクになって、
基板３１の表層にフローティングゲート３３及びコント
ロールゲート３８の一端部に隣接するようにソース領域
３６及びドレイン領域４１が自己整合的（セルフアライ
ン）に形成される。
に、少なくとも前記ソース領域３６上を図示しないフォ
トレジスト膜で被覆して、該フォトレジスト膜をマスク
にして基板３１の表層に例えば、リン（31Ｐ+ ）イオン
をおよそドーズ量１．０×１０13／ｃｍ2 、加速電圧４
０ＫｅＶの注入条件で注入してアニール処理してドレイ
ン領域４１を形成し、該フォトレジスト膜を除去する。
このとき、フィールド酸化膜６１、フローティングゲー
ト３３及びコントロールゲート３８がマスクになって、
基板３１の表層にフローティングゲート３３及びコント
ロールゲート３８の一端部に隣接するようにソース領域
３６及びドレイン領域４１が自己整合的（セルフアライ
ン）に形成される。
【００４０】次に、図１２に示すように前記基板３１上
の全面にＣＶＤ法によりおよそ２０００Åの膜厚の酸化
膜から成る絶縁膜４２Ａを形成した後、図１３に示すよ
うに全面に開口４３Ａを有するフォトレジスト膜４３を
形成する。これらの開口４３Ａは、前記コンタクト孔６
２、６４を形成すべき位置に形成される（図７、図８参
照）。
の全面にＣＶＤ法によりおよそ２０００Åの膜厚の酸化
膜から成る絶縁膜４２Ａを形成した後、図１３に示すよ
うに全面に開口４３Ａを有するフォトレジスト膜４３を
形成する。これらの開口４３Ａは、前記コンタクト孔６
２、６４を形成すべき位置に形成される（図７、図８参
照）。
【００４１】そして、前記開口４３Ａの底部に露出した
前記絶縁膜４２Ａ及び絶縁膜３７をエッチング除去し
て、図１３に示すようにドレイン領域４１上面を露出さ
せると共に側壁スペーサ膜４２を形成する。その後、前
記レジスト膜４３を除去する。以下、本発明の特徴とな
る隣り合う凸部（図１３に示すフラッシュメモリの前記
絶縁膜３７、コントロールゲート３８及び絶縁膜３９の
積層された領域）間の凹部に位置するドレイン領域４１
にコンタクトする電極配線膜４８Ａを形成する工程につ
いて説明する。尚、本実施の形態では、前記凸部の高さ
寸法がおよそ５０００Åで、両凸部間の幅寸法がおよそ
０．４μｍ（４０００Å）であるとして、以下説明す
る。
前記絶縁膜４２Ａ及び絶縁膜３７をエッチング除去し
て、図１３に示すようにドレイン領域４１上面を露出さ
せると共に側壁スペーサ膜４２を形成する。その後、前
記レジスト膜４３を除去する。以下、本発明の特徴とな
る隣り合う凸部（図１３に示すフラッシュメモリの前記
絶縁膜３７、コントロールゲート３８及び絶縁膜３９の
積層された領域）間の凹部に位置するドレイン領域４１
にコンタクトする電極配線膜４８Ａを形成する工程につ
いて説明する。尚、本実施の形態では、前記凸部の高さ
寸法がおよそ５０００Åで、両凸部間の幅寸法がおよそ
０．４μｍ（４０００Å）であるとして、以下説明す
る。
【００４２】次に、図１４に示すように基板３１全面に
ＣＶＤ法でおよそ２００Å乃至５００Åの膜厚の第１の
ポリシリコン層４５を形成し、該第１のポリシリコン層
４５にｎ型不純物である、例えばヒ素イオン（75Ａｓ+
）をおよそドーズ量５．０×１０15／ｃｍ2 、加速電
圧３０ＫｅＶ乃至１００ＫｅＶの注入条件で注入して、
該ポリシリコン膜４５を完全に導電体とする（図１５の
×印は、イオン注入状態を示している。）。
ＣＶＤ法でおよそ２００Å乃至５００Åの膜厚の第１の
ポリシリコン層４５を形成し、該第１のポリシリコン層
４５にｎ型不純物である、例えばヒ素イオン（75Ａｓ+
）をおよそドーズ量５．０×１０15／ｃｍ2 、加速電
圧３０ＫｅＶ乃至１００ＫｅＶの注入条件で注入して、
該ポリシリコン膜４５を完全に導電体とする（図１５の
×印は、イオン注入状態を示している。）。
【００４３】尚、本実施形態の最適条件としては、例え
ばポリシリコン膜の膜厚がおよそ５００Åである場合、
ヒ素イオン（Ａｓ+ ）をおよそドーズ量５．０×１０15
／ｃｍ2 、加速電圧３０ＫｅＶの注入条件で第１のイオ
ン注入を行い、続いてヒ素イオン（Ａｓ+ ）をおよそド
ーズ量５．０×１０15／ｃｍ2 、加速電圧９５ＫｅＶの
注入条件で第２のイオン注入を行う。これにより、第１
のイオン注入によりポリシリコン膜４５の中央に濃度分
布のピークが位置し、第２のイオン注入によりポリシリ
コン膜４５の底部と半導体基板３１の界面に濃度分布の
ピークが位置することになり、コンタクト抵抗の上昇を
抑止できる。また、イオン注入される前記ｎ型不純物と
して、リンイオン（31Ｐ+ ）等を用いても良い。
ばポリシリコン膜の膜厚がおよそ５００Åである場合、
ヒ素イオン（Ａｓ+ ）をおよそドーズ量５．０×１０15
／ｃｍ2 、加速電圧３０ＫｅＶの注入条件で第１のイオ
ン注入を行い、続いてヒ素イオン（Ａｓ+ ）をおよそド
ーズ量５．０×１０15／ｃｍ2 、加速電圧９５ＫｅＶの
注入条件で第２のイオン注入を行う。これにより、第１
のイオン注入によりポリシリコン膜４５の中央に濃度分
布のピークが位置し、第２のイオン注入によりポリシリ
コン膜４５の底部と半導体基板３１の界面に濃度分布の
ピークが位置することになり、コンタクト抵抗の上昇を
抑止できる。また、イオン注入される前記ｎ型不純物と
して、リンイオン（31Ｐ+ ）等を用いても良い。
【００４４】続いて、図１５に示すように第１のポリシ
リコン層４５よりも十分に厚い、およそ２０００Å乃至
３０００Åの膜厚の第２のポリシリコン層４６を全面に
ＣＶＤ法で形成し、該ポリシリコン膜４６にｎ型不純
物、例えばリンイオン（31Ｐ+）をおよそドーズ量５×
１０15／ｃｍ2 、加速電圧６０ＫｅＶの注入条件で注入
して、導電体とした後に、図１６に示すように全面にタ
ングステンシリサイド膜（Ｗｓｉｘ膜）４７をおよそ１
０００Åの膜厚で形成することで、前記第１、第２のポ
リシリコン膜４５，４６及びタングステンシリサイド膜
（ＷＳｉｘ膜）４７から成る２層構造の電極配線膜４８
を形成する。尚、イオン注入される前記ｎ型不純物とし
て、例えばヒ素イオン（75Ａｓ+ ）等を用いても良い。
リコン層４５よりも十分に厚い、およそ２０００Å乃至
３０００Åの膜厚の第２のポリシリコン層４６を全面に
ＣＶＤ法で形成し、該ポリシリコン膜４６にｎ型不純
物、例えばリンイオン（31Ｐ+）をおよそドーズ量５×
１０15／ｃｍ2 、加速電圧６０ＫｅＶの注入条件で注入
して、導電体とした後に、図１６に示すように全面にタ
ングステンシリサイド膜（Ｗｓｉｘ膜）４７をおよそ１
０００Åの膜厚で形成することで、前記第１、第２のポ
リシリコン膜４５，４６及びタングステンシリサイド膜
（ＷＳｉｘ膜）４７から成る２層構造の電極配線膜４８
を形成する。尚、イオン注入される前記ｎ型不純物とし
て、例えばヒ素イオン（75Ａｓ+ ）等を用いても良い。
【００４５】本発明では、前述した工程により第１のポ
リシリコン層４５を完全に導電体とした後に、該第１の
ポリシリコン膜４５上に第２のポリシリコン膜４６を形
成して、イオン注入している。このため、第２のポリシ
リコン膜４６にリンイオン（31Ｐ+ ）をイオン注入して
導電体とする際に、例えばイオン注入が不十分で図１７
に示すようにリンイオン（31Ｐ+ ）が第２のポリシリコ
ン膜４６の底部まで達しないとしても（図１７に示すイ
オン注入状態を示す×印参照）、完全に導電体となった
第１のポリシリコン膜４５の形成された側壁スペーサ膜
４２Ａ及び絶縁膜４２の上端近くにある第２のポリシリ
コン膜４６には少なくとも十分にリンイオン（31Ｐ+ ）
が達しているので、この場合でも前記ドレイン領域４１
から第１のポリシリコン膜４５、更に第２のポリシリコ
ン膜４６といった経路でコンタクトすることができる。
リシリコン層４５を完全に導電体とした後に、該第１の
ポリシリコン膜４５上に第２のポリシリコン膜４６を形
成して、イオン注入している。このため、第２のポリシ
リコン膜４６にリンイオン（31Ｐ+ ）をイオン注入して
導電体とする際に、例えばイオン注入が不十分で図１７
に示すようにリンイオン（31Ｐ+ ）が第２のポリシリコ
ン膜４６の底部まで達しないとしても（図１７に示すイ
オン注入状態を示す×印参照）、完全に導電体となった
第１のポリシリコン膜４５の形成された側壁スペーサ膜
４２Ａ及び絶縁膜４２の上端近くにある第２のポリシリ
コン膜４６には少なくとも十分にリンイオン（31Ｐ+ ）
が達しているので、この場合でも前記ドレイン領域４１
から第１のポリシリコン膜４５、更に第２のポリシリコ
ン膜４６といった経路でコンタクトすることができる。
【００４６】従って、従来技術の項目で説明した図２１
に示すようにポリシリコン膜８Ａを十分に厚く形成して
イオン注入する際に、ポリシリコン膜８Ａの底部ＰＢに
までイオンが十分に達しないことでコンタクト抵抗が増
大したり、場所によってばらついてしまう等の問題の発
生を防止することが可能になる。前記電極配線膜４８の
材質は、前述したポリシリコン膜とタングステンシリサ
イド膜（ＷＳｉｘ膜）との２層構造に限定されるもので
はないが、抵抗値が小さく、且つ不純物拡散領域（ソー
ス領域またはドレイン領域）との接触抵抗が小さいもの
であることが好ましい。
に示すようにポリシリコン膜８Ａを十分に厚く形成して
イオン注入する際に、ポリシリコン膜８Ａの底部ＰＢに
までイオンが十分に達しないことでコンタクト抵抗が増
大したり、場所によってばらついてしまう等の問題の発
生を防止することが可能になる。前記電極配線膜４８の
材質は、前述したポリシリコン膜とタングステンシリサ
イド膜（ＷＳｉｘ膜）との２層構造に限定されるもので
はないが、抵抗値が小さく、且つ不純物拡散領域（ソー
ス領域またはドレイン領域）との接触抵抗が小さいもの
であることが好ましい。
【００４７】次に、図１７に示すように電極配線膜４８
上に開口４９Ａを有するフォトレジスト膜４９を形成
し、該フォトレジスト膜４９で覆われていない部分の電
極配線膜４８をエッチングすることにより、前記ドレイ
ン領域４１にコンタクトする第１の電極配線膜４８Ａと
前記絶縁膜３７、４２Ａに形成した前記コンタクト孔６
２を介して前記ソース領域３６にコンタクトする第２の
電極配線膜４８Ｂを形成する。
上に開口４９Ａを有するフォトレジスト膜４９を形成
し、該フォトレジスト膜４９で覆われていない部分の電
極配線膜４８をエッチングすることにより、前記ドレイ
ン領域４１にコンタクトする第１の電極配線膜４８Ａと
前記絶縁膜３７、４２Ａに形成した前記コンタクト孔６
２を介して前記ソース領域３６にコンタクトする第２の
電極配線膜４８Ｂを形成する。
【００４８】次に、図１８に示すように、基板１上の全
面に例えばＢＰＳＧ膜から成る層間絶縁層６３を形成し
熱処理した後、該層間絶縁膜６３上に開口５２Ａを有す
るフォトレジスト膜５２を形成し、前記第１の電極配線
膜４８Ａの上方の層間絶縁膜６３にコンタクト孔６４を
形成し、図７に示すように、基板３１上の全面にアルミ
ニウム膜等（例えば、Ａｌ膜、Ａｌ−Ｓｉ−Ｃｕ膜等）
を堆積させて前記コンタクト孔６４を介して第１の電極
配線膜４８Ａに接続したアルミニウム膜を形成する。そ
して、該アルミニウム膜をパターニングして、金属配線
膜６５を形成する。これにより、本発明の他の実施形態
の半導体装置の製造方法による不揮発性半導体記憶装置
が完成する。
面に例えばＢＰＳＧ膜から成る層間絶縁層６３を形成し
熱処理した後、該層間絶縁膜６３上に開口５２Ａを有す
るフォトレジスト膜５２を形成し、前記第１の電極配線
膜４８Ａの上方の層間絶縁膜６３にコンタクト孔６４を
形成し、図７に示すように、基板３１上の全面にアルミ
ニウム膜等（例えば、Ａｌ膜、Ａｌ−Ｓｉ−Ｃｕ膜等）
を堆積させて前記コンタクト孔６４を介して第１の電極
配線膜４８Ａに接続したアルミニウム膜を形成する。そ
して、該アルミニウム膜をパターニングして、金属配線
膜６５を形成する。これにより、本発明の他の実施形態
の半導体装置の製造方法による不揮発性半導体記憶装置
が完成する。
【００４９】尚、本発明の他の実施形態の半導体装置の
製造方法においても一実施の形態と同様に以下に説明す
る効果を有する。即ち、前述したように第１、第２のポ
リシリコン膜４５、４６を順次形成し、それぞれのポリ
シリコン膜４５、４６にイオン注入を行うことにより、
結果としてポリシリコン膜を従来と同様に厚く形成して
もコンタクト抵抗値の上昇やばらつきが発生するという
問題を抑止することが可能となり、従来のようにポリシ
リコン膜を薄く形成する必要がなくなる。
製造方法においても一実施の形態と同様に以下に説明す
る効果を有する。即ち、前述したように第１、第２のポ
リシリコン膜４５、４６を順次形成し、それぞれのポリ
シリコン膜４５、４６にイオン注入を行うことにより、
結果としてポリシリコン膜を従来と同様に厚く形成して
もコンタクト抵抗値の上昇やばらつきが発生するという
問題を抑止することが可能となり、従来のようにポリシ
リコン膜を薄く形成する必要がなくなる。
【００５０】従って、図２０に示すような谷ＣＰがタン
グステンシリサイド膜（ＷＳｉｘ膜）９の表面に形成さ
れ、マスクとなるレジスト膜への露光の際に、当該谷Ｃ
Ｐにレジスト膜が残ってしまうとか、これを回避するた
めにレジスト膜への露光量を増やすと、ハレーションが
生じてしまい、パターニングの際の寸法精度が狂ってし
まうといった従来発生していた問題の発生を回避するこ
とが可能となる。
グステンシリサイド膜（ＷＳｉｘ膜）９の表面に形成さ
れ、マスクとなるレジスト膜への露光の際に、当該谷Ｃ
Ｐにレジスト膜が残ってしまうとか、これを回避するた
めにレジスト膜への露光量を増やすと、ハレーションが
生じてしまい、パターニングの際の寸法精度が狂ってし
まうといった従来発生していた問題の発生を回避するこ
とが可能となる。
【００５１】更に、このようにして形成された不揮発性
半導体記憶装置によれば、第１、第２のポリシリコン膜
４５、４６及びタングステンシリサイド膜（ＷＳｉｘ
膜）４７より構成される電極配線膜４８Ａの形成高さを
高くでき、図７に示すように層間絶縁膜６３の開口の側
壁の高さａ３（ａ３＜ａ１）を従来の側壁高さａ１より
低くできる。
半導体記憶装置によれば、第１、第２のポリシリコン膜
４５、４６及びタングステンシリサイド膜（ＷＳｉｘ
膜）４７より構成される電極配線膜４８Ａの形成高さを
高くでき、図７に示すように層間絶縁膜６３の開口の側
壁の高さａ３（ａ３＜ａ１）を従来の側壁高さａ１より
低くできる。
【００５２】従って、従来のように側壁の高さが高くな
って開口が深くなってしまい、当該開口の側壁に渡って
形成される金属配線膜６５のステップカバレッジが劣化
してしまうという問題を抑止することが可能になる。ま
た、本実施形態ではポリシリコン膜上にタングステンシ
リサイド膜（ＷＳｉｘ膜）から成る電極配線膜を形成す
る場合について説明しているが、本発明はこれに限ら
ず、ポリシリコン膜とタングステンシリサイド膜以外の
金属シリサイド膜から成る電極配線膜を形成する方法に
適用しても同様の効果を奏する。
って開口が深くなってしまい、当該開口の側壁に渡って
形成される金属配線膜６５のステップカバレッジが劣化
してしまうという問題を抑止することが可能になる。ま
た、本実施形態ではポリシリコン膜上にタングステンシ
リサイド膜（ＷＳｉｘ膜）から成る電極配線膜を形成す
る場合について説明しているが、本発明はこれに限ら
ず、ポリシリコン膜とタングステンシリサイド膜以外の
金属シリサイド膜から成る電極配線膜を形成する方法に
適用しても同様の効果を奏する。
【００５３】更に、本実施形態では前記凸部の高さ寸法
がおよそ５０００Åで、両凸部間の幅寸法がおよそ０．
４μｍ（４０００Å）である場合を例として、例えば第
１のポリシリコン膜４５をおよそ２００Å乃至５００Å
程度の厚さに形成し、第２のポリシリコン膜４６をおよ
そ２０００Å乃至３０００Å程度の厚さに形成している
が、本発明はこれに限られるものではなく、種々の条件
を設定することができるものである。尚、前記凸部の高
さ寸法がおよそ４０００Å乃至６０００Å程度で、両凸
部間の幅寸法がおよそ０．１μｍ乃至０．４μｍ（１０
００Å乃至４０００Å）程度であれば、前述した第１の
ポリシリコン膜１６及び第２のポリシリコン膜１７の膜
厚で、かつ該第１のポリシリコン膜１６及び第２のポリ
シリコン膜１７へのイオン注入条件で対応できる。ま
た、前記凸部の高さ寸法や両凸部間の幅寸法に応じて、
形成する第１、第２のポリシリコン膜４５、４６の膜厚
を設定すると共にイオン注入条件を設定すれば、同様の
効果を奏する。
がおよそ５０００Åで、両凸部間の幅寸法がおよそ０．
４μｍ（４０００Å）である場合を例として、例えば第
１のポリシリコン膜４５をおよそ２００Å乃至５００Å
程度の厚さに形成し、第２のポリシリコン膜４６をおよ
そ２０００Å乃至３０００Å程度の厚さに形成している
が、本発明はこれに限られるものではなく、種々の条件
を設定することができるものである。尚、前記凸部の高
さ寸法がおよそ４０００Å乃至６０００Å程度で、両凸
部間の幅寸法がおよそ０．１μｍ乃至０．４μｍ（１０
００Å乃至４０００Å）程度であれば、前述した第１の
ポリシリコン膜１６及び第２のポリシリコン膜１７の膜
厚で、かつ該第１のポリシリコン膜１６及び第２のポリ
シリコン膜１７へのイオン注入条件で対応できる。ま
た、前記凸部の高さ寸法や両凸部間の幅寸法に応じて、
形成する第１、第２のポリシリコン膜４５、４６の膜厚
を設定すると共にイオン注入条件を設定すれば、同様の
効果を奏する。
【００５４】尚、本発明他の実施の形態ではスプリット
ゲート型フラッシュメモリに本発明を適用した実施の形
態について説明したが、本発明はこれに限らず、スタッ
クトゲート型フラッシュメモリに適用しても良い。
ゲート型フラッシュメモリに本発明を適用した実施の形
態について説明したが、本発明はこれに限らず、スタッ
クトゲート型フラッシュメモリに適用しても良い。
【００５５】
【発明の効果】以上、本発明に係る半導体装置の製造方
法によれば、第１、第２の凸部及び不純物拡散領域上に
薄い第１のポリシリコン膜を形成し、該第１のポリシリ
コン膜にイオン注入して完全に導電体とし、第１のポリ
シリコン膜よりも厚い膜厚の第２のポリシリコン膜を前
記第１のポリシリコン膜上に形成し、第２のポリシリコ
ン膜にイオン注入して第２のポリシリコン層を導電体と
した後に、その上に金属シリサイド膜を形成しているの
で、ポリシリコン膜及びタングステンシリサイド膜から
成る電極配線膜のポリシリコン膜を厚く形成して、該電
極配線膜の形成高さを高くしてもコンタクト抵抗が高く
ならずに所望の値に設定することが可能になる。
法によれば、第１、第２の凸部及び不純物拡散領域上に
薄い第１のポリシリコン膜を形成し、該第１のポリシリ
コン膜にイオン注入して完全に導電体とし、第１のポリ
シリコン膜よりも厚い膜厚の第２のポリシリコン膜を前
記第１のポリシリコン膜上に形成し、第２のポリシリコ
ン膜にイオン注入して第２のポリシリコン層を導電体と
した後に、その上に金属シリサイド膜を形成しているの
で、ポリシリコン膜及びタングステンシリサイド膜から
成る電極配線膜のポリシリコン膜を厚く形成して、該電
極配線膜の形成高さを高くしてもコンタクト抵抗が高く
ならずに所望の値に設定することが可能になる。
【００５６】従って、コンタクト抵抗を保持するために
ポリシリコン膜を薄く形成することで発生していた、電
極配線膜のパターニングの際のマスクとなるレジスト膜
のパターニングが不良になったり、層間絶縁膜の開口の
側壁の高さが高くなって開口が深くなってしまい、この
開口の側壁に渡って形成される金属配線膜のステップカ
バレッジが劣化してしまうという問題を極力抑止するこ
とが可能になる。
ポリシリコン膜を薄く形成することで発生していた、電
極配線膜のパターニングの際のマスクとなるレジスト膜
のパターニングが不良になったり、層間絶縁膜の開口の
側壁の高さが高くなって開口が深くなってしまい、この
開口の側壁に渡って形成される金属配線膜のステップカ
バレッジが劣化してしまうという問題を極力抑止するこ
とが可能になる。
【００５７】また、本発明を不揮発性半導体記憶装置に
適用することで、セルフアラインで形成した不純物拡散
領域、例えばドレイン領域上に形成した微細なコンタク
ト孔にコンタクトするポリシリコン膜と金属シリサイド
膜から成る電極配線膜を形成する際の該ポリシリコン膜
を導電化するためのイオン注入工程が安定化でき、装置
の信頼性が向上すると共に、コンタクト抵抗の低抵抗化
が図れ、高速化が図れる。
適用することで、セルフアラインで形成した不純物拡散
領域、例えばドレイン領域上に形成した微細なコンタク
ト孔にコンタクトするポリシリコン膜と金属シリサイド
膜から成る電極配線膜を形成する際の該ポリシリコン膜
を導電化するためのイオン注入工程が安定化でき、装置
の信頼性が向上すると共に、コンタクト抵抗の低抵抗化
が図れ、高速化が図れる。
【図１】本発明一実施形態の半導体装置の製造方法を説
明する第１の断面図である。
明する第１の断面図である。
【図２】本発明一実施形態の半導体装置の製造方法を説
明する第２の断面図である。
明する第２の断面図である。
【図３】本発明一実施形態の半導体装置の製造方法を説
明する第３の断面図である。
明する第３の断面図である。
【図４】本発明一実施形態の半導体装置の製造方法を説
明する第４の断面図である。
明する第４の断面図である。
【図５】本発明一実施形態の半導体装置の製造方法を説
明する第５の断面図である。
明する第５の断面図である。
【図６】本発明一実施形態の半導体装置の製造方法を説
明する第６の断面図である。
明する第６の断面図である。
【図７】本発明他の実施形態の半導体装置の製造方法を
説明する第１の断面図である。
説明する第１の断面図である。
【図８】本発明他の実施形態の半導体装置の製造方法を
説明する平面図である。
説明する平面図である。
【図９】本発明他の実施形態の半導体装置の製造方法を
説明する第２の断面図である。
説明する第２の断面図である。
【図１０】本発明他の実施形態の半導体装置の製造方法
を説明する第３の断面図である。
を説明する第３の断面図である。
【図１１】本発明他の実施形態の半導体装置の製造方法
を説明する第４の断面図である。
を説明する第４の断面図である。
【図１２】本発明他の実施形態の半導体装置の製造方法
を説明する第５の断面図である。
を説明する第５の断面図である。
【図１３】本発明他の実施形態の半導体装置の製造方法
を説明する第６の断面図である。
を説明する第６の断面図である。
【図１４】本発明他の実施形態の半導体装置の製造方法
を説明する第７の断面図である。
を説明する第７の断面図である。
【図１５】本発明他の実施形態の半導体装置の製造方法
を説明する第８の断面図である。
を説明する第８の断面図である。
【図１６】本発明他の実施形態の半導体装置の製造方法
を説明する第９の断面図である。
を説明する第９の断面図である。
【図１７】本発明他の実施形態の半導体装置の製造方法
を説明する第１０の断面図である。
を説明する第１０の断面図である。
【図１８】本発明他の実施形態の半導体装置の製造方法
を説明する第１１の断面図である。
を説明する第１１の断面図である。
【図１９】従来の半導体装置の構造を説明する断面図で
ある。
ある。
【図２０】従来の半導体装置の製造方法の問題点を説明
する第１の断面図である。
する第１の断面図である。
【図２１】従来の半導体装置の製造方法の問題点を説明
する第２の断面図である。
する第２の断面図である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−335370（ＪＰ，Ａ) 特開 平３−165516（ＪＰ，Ａ) 特開 平４−118924（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 - 21/288 H01L 21/3205 - 21/3213 H01L 21/768
Claims (7)
- 【請求項１】 半導体基板表層に不純物拡散領域が形成
され、前記不純物拡散領域の両側の前記半導体基板上に
第１の凸部及び第２の凸部が形成され、前記不純物拡散
領域上に前記第１の凸部及び前記第２の凸部で挟まれた
凹部内に前記不純物拡散領域とコンタクトする電極配線
膜を形成する半導体装置の製造方法において、 前記第１、第２の凸部及び前記不純物拡散領域上に前記
凹部を完全には充填しない厚さの第１のポリシリコン膜
を形成する工程と、 前記第１のポリシリコン膜にイオン注入して該第１のポ
リシリコン膜を厚さ全体に渡って完全に導電体とする工
程と、 前記第１のポリシリコン膜よりも厚く、前記凹部を少な
くとも充填すると共に、前記電極配線膜として必要な膜
厚の第２のポリシリコン膜を前記第１のポリシリコン膜
上に形成する工程と、 前記第２のポリシリコン膜にイオン注入して該第２のポ
リシリコン膜を導電体とする工程と、 前記第２のポリシリコン膜上に金属シリサイド膜を形成
する工程と、 前記金属シリサイド膜及び前記第１、第２のポリシリコ
ン膜をパターニングし電極配線膜を形成する工程とを有
することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第１、第２の凸部は、少なくとも前
記半導体基板上にゲート絶縁膜を介してゲート電極が積
層形成されて成るＭＯＳトランジスタであることを特徴
とする請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記第１、第２の凸部は、少なくとも前
記半導体基板上に絶縁膜、フローティングゲート、コン
トロールゲートが積層形成されて成る不揮発性半導体記
憶装置、または前記半導体基板上に絶縁膜、前記フロー
ティングゲートあるいは前記コントロールゲートが積層
されて成る不揮発性半導体記憶装置であることを特徴と
する請求項１に記載の半導体装置の製造方法。 - 【請求項４】 半導体基板上に形成した第１の絶縁膜上
に導電膜をパターニングしてフローティングゲートを形
成する工程と、 前記フローティングゲートを被覆する第２の絶縁膜を形
成する工程と、 全面に導電膜及び第３の絶縁膜を形成して該絶縁膜及び
導電膜をパターニングして絶縁膜が積層されたコントロ
ールゲートを形成する工程と、 前記フローティングゲート及びコントロールゲートの一
端部の前記基板表層に不純物を導入して第１及び第２の
不純物拡散領域を形成する工程と、 全面に第４の絶縁膜を形成した後に前記第１の不純物拡
散領域上方に形成したレジスト膜を介して該絶縁膜をエ
ッチングして前記第２の不純物拡散領域上を露出させる
と共に前記コントロールゲートの側壁部に側壁スペーサ
膜を形成する工程と、 前記第２の不純物拡散領域の両側に積層された、少なく
とも前記第１，第２の絶縁膜、コントロールゲート及び
第３の絶縁膜を有した第１，第２の凸部の間に形成され
る凹部に対して当該凹部を完全には充填しない厚さの第
１のポリシリコン膜を形成する工程と、 前記第１のポリシリコン膜にイオン注入して前記第１の
ポリシリコン膜を厚さ全体に渡って完全に導電体とする
工程と、 前記第１のポリシリコン膜よりも厚く、前記凹部を少な
くとも充填すると共に、前記電極配線膜として必要な膜
厚の第２のポリシリコン膜を前記第１のポリシリコン膜
上に形成する工程と、 前記第２のポリシリコン膜にイオン注入して該第２のポ
リシリコン膜を導電体とする工程と、 前記第２のポリシリコン膜上に金属シリサイド膜を形成
する工程と、 前記金属シリサイド膜及び前記第１、第２のポリシリコ
ン膜をパターニングし電極配線膜を形成する工程とを有
することを特徴とする半導体装置の製造方法。 - 【請求項５】 前記第１のポリシリコン膜はおよそ２０
０Å乃至５００Åの膜厚であって、前記第２のポリシリ
コン膜はおよそ２０００Å乃至３０００Åの膜厚である
ことを特徴とする請求項１、請求項２、請求項３または
請求項４に記載の半導体装置の製造方法。 - 【請求項６】 前記第１、第２の凸部の高さ寸法はおよ
そ４０００Å乃至６０００Åであって、両凸部間の幅寸
法はおよそ１０００Å乃至４０００Åであることを特徴
とする請求項１、請求項２、請求項３、請求項４または
請求項５に記載の半導体装置の製造方法。 - 【請求項７】 前記金属シリサイド膜は、タングステン
シリサイド膜であることを特徴とする請求項１、請求項
２、請求項３、請求項４、請求項５または請求項６に記
載の半導体装置の製造方法。
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|---|---|---|---|
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| KR1019970022171A KR100232984B1 (ko) | 1996-05-31 | 1997-05-30 | 반도체 장치의 제조 방법 |
| US08/866,425 US5792695A (en) | 1996-05-31 | 1997-05-30 | Manufacturing method of a semiconductor eprom device |
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| JP13920796 | 1996-05-31 | ||
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| CN104716177B (zh) * | 2013-12-11 | 2017-10-24 | 上海华虹宏力半导体制造有限公司 | 一种改善漏电的射频ldmos器件的制造方法 |
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| US4957877A (en) * | 1988-11-21 | 1990-09-18 | Intel Corporation | Process for simultaneously fabricating EEPROM cell and flash EPROM cell |
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| US5024972A (en) * | 1990-01-29 | 1991-06-18 | Motorola, Inc. | Deposition of a conductive layer for contacts |
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| US5341014A (en) * | 1992-01-07 | 1994-08-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and a method of fabricating the same |
| JP2919160B2 (ja) * | 1992-03-17 | 1999-07-12 | 株式会社日立製作所 | シェルフ構造体の組立て方法、組立装置及び組立治具 |
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1997
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1998
- 1998-03-02 US US09/033,490 patent/US6274489B1/en not_active Expired - Fee Related
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