JPH0831955A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0831955A JPH0831955A JP6168026A JP16802694A JPH0831955A JP H0831955 A JPH0831955 A JP H0831955A JP 6168026 A JP6168026 A JP 6168026A JP 16802694 A JP16802694 A JP 16802694A JP H0831955 A JPH0831955 A JP H0831955A
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Abstract
(57)【要約】
【目的】 低電圧でも安定に動作可能な半導体装置の製
造技術を提供する。 【構成】 第１導電型の表面領域を有する半導体基板
と、表面領域の表面上の所定の領域に直接形成され、第
１導電型と逆の第２導電型の不純物を含む導電膜と、表
面領域のうち、導電膜に接している領域に、導電膜から
の不純物拡散によって形成された第２導電型の染みだし
拡散領域と、表面領域のうち、導電膜に隣接する領域か
ら導電膜の下にもぐり込んで形成された第２導電型の低
抵抗領域と、表面領域の所定の領域に形成されたＤＤＤ
構造トランジスタとを有し、前記低抵抗領域が導電膜の
下にもぐり込んでいる長さが、ＤＤＤ構造の深いソース
／ドレイン領域がゲート電極の下にもぐり込んでいる長
さとほぼ等しい。
造技術を提供する。 【構成】 第１導電型の表面領域を有する半導体基板
と、表面領域の表面上の所定の領域に直接形成され、第
１導電型と逆の第２導電型の不純物を含む導電膜と、表
面領域のうち、導電膜に接している領域に、導電膜から
の不純物拡散によって形成された第２導電型の染みだし
拡散領域と、表面領域のうち、導電膜に隣接する領域か
ら導電膜の下にもぐり込んで形成された第２導電型の低
抵抗領域と、表面領域の所定の領域に形成されたＤＤＤ
構造トランジスタとを有し、前記低抵抗領域が導電膜の
下にもぐり込んでいる長さが、ＤＤＤ構造の深いソース
／ドレイン領域がゲート電極の下にもぐり込んでいる長
さとほぼ等しい。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置とその製造
方法に関し、特に高集積化され、かつ低電圧動作可能な
半導体集積回路技術に関する。
方法に関し、特に高集積化され、かつ低電圧動作可能な
半導体集積回路技術に関する。
【０００２】
【従来の技術】半導体基板内の領域と半導体基板上の配
線とを接続するには、一般にはまず半導体基板表面に高
不純物濃度領域を形成し、その後、その表面上に配線を
接触させる。配線としては、金属、シリサイド、ドープ
ドシリコン等が用いられる。
線とを接続するには、一般にはまず半導体基板表面に高
不純物濃度領域を形成し、その後、その表面上に配線を
接触させる。配線としては、金属、シリサイド、ドープ
ドシリコン等が用いられる。
【０００３】配線が多結晶シリコンやアモルファスシリ
コンの場合、より簡単化された接続も行われる。半導体
表面上にまずシリコン電極を形成し、その後、半導体表
面にイオン注入を行う。シリコン電極とイオン注入領域
とはその端部でわずかに接触する形となるが、その後、
両者からシリコン基板内に不純物拡散を生じさせると電
気的接触は確保される。
コンの場合、より簡単化された接続も行われる。半導体
表面上にまずシリコン電極を形成し、その後、半導体表
面にイオン注入を行う。シリコン電極とイオン注入領域
とはその端部でわずかに接触する形となるが、その後、
両者からシリコン基板内に不純物拡散を生じさせると電
気的接触は確保される。
【０００４】この工程は、ＭＯＳトランジスタのゲート
形成、ソース／ドレインのイオン注入と同時に行える利
点を有する。近年、半導体集積回路の微細化とともに動
作電圧の低電圧化が要請されている。動作電圧が低下す
ると、ハイレベルとローレベルの電圧差が少なくなり、
動作が不安定になりやすい。
形成、ソース／ドレインのイオン注入と同時に行える利
点を有する。近年、半導体集積回路の微細化とともに動
作電圧の低電圧化が要請されている。動作電圧が低下す
ると、ハイレベルとローレベルの電圧差が少なくなり、
動作が不安定になりやすい。
【０００５】
【発明が解決しようとする課題】従来、５Ｖの動作電圧
で安定に動作していた回路を、例えば３Ｖないし３．３
Ｖで動作させようとすると安定に動作しなくなる場合が
ある。
で安定に動作していた回路を、例えば３Ｖないし３．３
Ｖで動作させようとすると安定に動作しなくなる場合が
ある。
【０００６】本発明の目的は、低電圧でも安定に動作可
能な半導体装置の製造技術を提供することである。
能な半導体装置の製造技術を提供することである。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
第１導電型の表面領域を有する半導体基板と、前記表面
領域の表面上の所定の領域に直接形成され、第１導電型
と逆の第２導電型の不純物を含む導電膜と、前記表面領
域のうち前記導電膜に接している領域に、前記導電膜か
らの不純物拡散によって形成された第２導電型の染みだ
し拡散領域と、前記表面領域のうち、前記導電膜に隣接
する領域から、前記導電膜の下にもぐり込んで形成され
た第２導電型の低抵抗領域と、前記表面領域の所定の領
域に画定されたチャネル領域上にゲート絶縁膜を介して
形成された第１のゲート電極、該第１のゲート電極の両
側に形成された第２導電型の第１のソース／ドレイン領
域、及び該第１のソース／ドレイン領域を含みさらに深
く形成された第２導電型の第２のソース／ドレイン領域
から構成されるＤＤＤ構造トランジスタとを有し、前記
低抵抗領域が前記導電膜の下にもぐり込んでいる長さ
が、前記第２のソース／ドレイン領域が前記第１のゲー
ト電極の下にもぐり込んでいる長さとほぼ等しい。
第１導電型の表面領域を有する半導体基板と、前記表面
領域の表面上の所定の領域に直接形成され、第１導電型
と逆の第２導電型の不純物を含む導電膜と、前記表面領
域のうち前記導電膜に接している領域に、前記導電膜か
らの不純物拡散によって形成された第２導電型の染みだ
し拡散領域と、前記表面領域のうち、前記導電膜に隣接
する領域から、前記導電膜の下にもぐり込んで形成され
た第２導電型の低抵抗領域と、前記表面領域の所定の領
域に画定されたチャネル領域上にゲート絶縁膜を介して
形成された第１のゲート電極、該第１のゲート電極の両
側に形成された第２導電型の第１のソース／ドレイン領
域、及び該第１のソース／ドレイン領域を含みさらに深
く形成された第２導電型の第２のソース／ドレイン領域
から構成されるＤＤＤ構造トランジスタとを有し、前記
低抵抗領域が前記導電膜の下にもぐり込んでいる長さ
が、前記第２のソース／ドレイン領域が前記第１のゲー
ト電極の下にもぐり込んでいる長さとほぼ等しい。
【０００８】また、本発明のＳＲＡＭ型半導体装置は、
駆動トランジスタと負荷の直列接続を２組並列に接続し
た並列接続回路と、各直列接続内の駆動トランジスタと
負荷との相互接続点を互いに他の組の駆動トランジスタ
の制御端子に接続する配線と、各相互接続点にそれぞれ
接続された転送トランジスタとを有するＳＲＡＭ型半導
体装置において、前記２つの駆動トランジスタと前記２
つの転送トランジスタは、各々が半導体基板表面の第１
導電型の活性領域に画定されたチャネル領域とチャネル
領域両側のソース／ドレイン領域とチャネル領域上の絶
縁ゲート電極とを有するＭＩＳＦＥＴであり、前記２つ
の駆動トランジスタが形成された活性領域の表面上の所
定領域に直接形成され、第２導電型不純物を含む配線
と、前記半導体基板表面の第１導電型の活性領域に画定
されたチャネル領域とチャネル領域両側のＤＤＤ構造の
ソース／ドレイン領域とチャネル領域上の絶縁ゲート電
極とを有するＤＤＤ構造ＭＩＳＦＥＴとを有し、前記２
つの駆動トランジスタのソース／ドレイン領域のうち前
記配線と接続されている領域は、前記配線の端部からわ
ずかにその下にもぐり込んで形成されており、そのもぐ
り込みの長さは、前記ＤＤＤ構造ＭＩＳＦＥＴの深いソ
ース／ドレイン領域が、その絶縁ゲート電極の端部から
その下にもぐり込んでいる長さとほぼ等しい。
駆動トランジスタと負荷の直列接続を２組並列に接続し
た並列接続回路と、各直列接続内の駆動トランジスタと
負荷との相互接続点を互いに他の組の駆動トランジスタ
の制御端子に接続する配線と、各相互接続点にそれぞれ
接続された転送トランジスタとを有するＳＲＡＭ型半導
体装置において、前記２つの駆動トランジスタと前記２
つの転送トランジスタは、各々が半導体基板表面の第１
導電型の活性領域に画定されたチャネル領域とチャネル
領域両側のソース／ドレイン領域とチャネル領域上の絶
縁ゲート電極とを有するＭＩＳＦＥＴであり、前記２つ
の駆動トランジスタが形成された活性領域の表面上の所
定領域に直接形成され、第２導電型不純物を含む配線
と、前記半導体基板表面の第１導電型の活性領域に画定
されたチャネル領域とチャネル領域両側のＤＤＤ構造の
ソース／ドレイン領域とチャネル領域上の絶縁ゲート電
極とを有するＤＤＤ構造ＭＩＳＦＥＴとを有し、前記２
つの駆動トランジスタのソース／ドレイン領域のうち前
記配線と接続されている領域は、前記配線の端部からわ
ずかにその下にもぐり込んで形成されており、そのもぐ
り込みの長さは、前記ＤＤＤ構造ＭＩＳＦＥＴの深いソ
ース／ドレイン領域が、その絶縁ゲート電極の端部から
その下にもぐり込んでいる長さとほぼ等しい。
【０００９】
【作用】半導体基板表面に直接形成された配線と、その
配線に隣接して不純物をドープして形成される低抵抗領
域とを電気的に接続するに際し、低抵抗領域を、同一基
板内に形成されるＤＤＤ構造の深いソース／ドレイン領
域と同一の工程で形成する。ＤＤＤ構造の深いソース／
ドレイン領域には、拡散係数の比較的大きい不純物がド
ープされる。このため、低抵抗領域の不純物が深く拡散
すると同時に、配線の下に深く入り込む。従って、配線
と低抵抗領域との接触部分が大きくなり、接続抵抗を低
減することができる。
配線に隣接して不純物をドープして形成される低抵抗領
域とを電気的に接続するに際し、低抵抗領域を、同一基
板内に形成されるＤＤＤ構造の深いソース／ドレイン領
域と同一の工程で形成する。ＤＤＤ構造の深いソース／
ドレイン領域には、拡散係数の比較的大きい不純物がド
ープされる。このため、低抵抗領域の不純物が深く拡散
すると同時に、配線の下に深く入り込む。従って、配線
と低抵抗領域との接触部分が大きくなり、接続抵抗を低
減することができる。
【００１０】この配線と低抵抗領域との接続構成を、Ｓ
ＲＡＭ型半導体装置の駆動トランジスタのソース／ドレ
イン領域と配線との接続部分に適用することにより、駆
動トランジスタのソース／ドレイン領域の一方を低抵抗
で一定電位に接続することができる。このため、低電圧
でも安定に動作可能なＳＲＡＭを提供することが可能に
なる。
ＲＡＭ型半導体装置の駆動トランジスタのソース／ドレ
イン領域と配線との接続部分に適用することにより、駆
動トランジスタのソース／ドレイン領域の一方を低抵抗
で一定電位に接続することができる。このため、低電圧
でも安定に動作可能なＳＲＡＭを提供することが可能に
なる。
【００１１】同一チップ上にＤＤＤ型ＭＩＳＦＥＴを作
成する場合、プロセスの工程を増加させる必要なく、単
にマスクパターンを変更することで上述の安定動作可能
な半導体装置が得られる。
成する場合、プロセスの工程を増加させる必要なく、単
にマスクパターンを変更することで上述の安定動作可能
な半導体装置が得られる。
【００１２】
【実施例】本願発明者は、低電圧で集積回路の動作が不
安定になるのはＭＩＳＦＥＴのゲート電極と同一工程で
形成されたポリシリコン等の配線と、この配線形成後に
イオン注入により形成した低抵抗領域との接続抵抗が大
きいためではないかと推察した。
安定になるのはＭＩＳＦＥＴのゲート電極と同一工程で
形成されたポリシリコン等の配線と、この配線形成後に
イオン注入により形成した低抵抗領域との接続抵抗が大
きいためではないかと推察した。
【００１３】図１を参照して、まず、従来の配線と低抵
抗領域との接続構成について説明し、さらに、本発明の
実施例による配線と低抵抗領域との接続構成について説
明する。
抗領域との接続構成について説明し、さらに、本発明の
実施例による配線と低抵抗領域との接続構成について説
明する。
【００１４】図１（Ａ）は、配線と低抵抗領域との接続
構成を示す基板断面図である。半導体基板１の表面上に
ポリシリコンからなる配線２が形成されている。配線２
は、基板１の他の領域に形成されるＭＩＳＦＥＴのゲー
ト電極と同一の工程で形成されたものである。配線２の
直下には、配線２を形成した後の熱処理により配線２内
の不純物が拡散した染みだし拡散領域４が形成されてい
る。
構成を示す基板断面図である。半導体基板１の表面上に
ポリシリコンからなる配線２が形成されている。配線２
は、基板１の他の領域に形成されるＭＩＳＦＥＴのゲー
ト電極と同一の工程で形成されたものである。配線２の
直下には、配線２を形成した後の熱処理により配線２内
の不純物が拡散した染みだし拡散領域４が形成されてい
る。
【００１５】配線２の両側にはイオン注入により低抵抗
領域３が形成されている。低抵抗領域３は、ＭＩＳＦＥ
Ｔのソース、ドレイン領域の形成と同時に形成されたも
のである。イオン注入は、配線２の形成後に行われるた
め、配線２の直下には低抵抗領域３が形成されない。イ
オン注入の際のわずかな横方向の広がりとその後の熱処
理により、不純物が横方向にも拡散し、この横方向に拡
散した領域が染みだし拡散領域４と重なる。
領域３が形成されている。低抵抗領域３は、ＭＩＳＦＥ
Ｔのソース、ドレイン領域の形成と同時に形成されたも
のである。イオン注入は、配線２の形成後に行われるた
め、配線２の直下には低抵抗領域３が形成されない。イ
オン注入の際のわずかな横方向の広がりとその後の熱処
理により、不純物が横方向にも拡散し、この横方向に拡
散した領域が染みだし拡散領域４と重なる。
【００１６】低抵抗領域３と染みだし拡散領域４との重
なり領域５を介して配線２と低抵抗領域３との電気的接
続が行われる。熱履歴にばらつきが生じると、染みだし
拡散領域４及び低抵抗領域３の拡散具合がばらつく。こ
のばらつきにより、重なり領域５の大きさが小さくなる
と接続抵抗が高くなるおそれがある。
なり領域５を介して配線２と低抵抗領域３との電気的接
続が行われる。熱履歴にばらつきが生じると、染みだし
拡散領域４及び低抵抗領域３の拡散具合がばらつく。こ
のばらつきにより、重なり領域５の大きさが小さくなる
と接続抵抗が高くなるおそれがある。
【００１７】特に、微細化が進んだ近年の半導体装置に
おいては、ショートチャネル効果の影響を低減するため
に、ソース及びドレイン領域を浅くしている。このた
め、重なり領域５はますます小さくなる傾向にある。
おいては、ショートチャネル効果の影響を低減するため
に、ソース及びドレイン領域を浅くしている。このた
め、重なり領域５はますます小さくなる傾向にある。
【００１８】図１（Ｂ）は、基板内の他の領域にＬＤＤ
（低濃度ドレイン）構造のＭＩＳＦＥＴを形成した場合
の配線と低抵抗領域との接続構成を示す。配線２及びそ
の両側の低抵抗領域は、それぞれＬＤＤ構造のＭＩＳＦ
ＥＴのゲート電極及びソース、ドレイン領域と同一工程
で形成されたものである。このため、配線２の側面には
サイドウォール６が形成され、サイドウォール６の直下
には低抵抗領域３よりも不純物濃度の低い低濃度領域３
ａが形成されている。
（低濃度ドレイン）構造のＭＩＳＦＥＴを形成した場合
の配線と低抵抗領域との接続構成を示す。配線２及びそ
の両側の低抵抗領域は、それぞれＬＤＤ構造のＭＩＳＦ
ＥＴのゲート電極及びソース、ドレイン領域と同一工程
で形成されたものである。このため、配線２の側面には
サイドウォール６が形成され、サイドウォール６の直下
には低抵抗領域３よりも不純物濃度の低い低濃度領域３
ａが形成されている。
【００１９】配線２と低抵抗領域３との間に低濃度領域
３ａが直列に挿入されるために接続抵抗は大きくなる。
このように、ＬＤＤ構造を同一基板内に形成する場合に
は、図１（Ａ）の場合に比べて接続抵抗はさらに大きく
なる。特に、半導体装置の微細化が進むと、ホットエレ
クトロンによる素子特性の劣化を防止するためにＬＤＤ
構造が採用される場合が多い。このため、配線２と低抵
抗領域３との接続抵抗の増大が大きな問題になると考え
られる。
３ａが直列に挿入されるために接続抵抗は大きくなる。
このように、ＬＤＤ構造を同一基板内に形成する場合に
は、図１（Ａ）の場合に比べて接続抵抗はさらに大きく
なる。特に、半導体装置の微細化が進むと、ホットエレ
クトロンによる素子特性の劣化を防止するためにＬＤＤ
構造が採用される場合が多い。このため、配線２と低抵
抗領域３との接続抵抗の増大が大きな問題になると考え
られる。
【００２０】次に、図１（Ｃ）、（Ｄ）を参照して、本
発明の実施例による基本構成について説明する。図１
（Ｃ）は、同一基板内に通常のＭＩＳＦＥＴを形成する
場合の基本構成を示す。低抵抗領域３に重なるように、
より深い低抵抗領域７が形成されている。その他は、図
１（Ａ）の構成と同様である。
発明の実施例による基本構成について説明する。図１
（Ｃ）は、同一基板内に通常のＭＩＳＦＥＴを形成する
場合の基本構成を示す。低抵抗領域３に重なるように、
より深い低抵抗領域７が形成されている。その他は、図
１（Ａ）の構成と同様である。
【００２１】図１（Ｄ）は、同一基板内にＬＤＤ構造の
ＭＩＳＦＥＴを形成する場合の基本構成を示す。図１
（Ｃ）の場合と同様に低抵抗領域３及び低濃度領域３ａ
に重なるように、より深い低抵抗領域７が形成されてい
る。その他は、図１（Ｂ）の構成と同様である。
ＭＩＳＦＥＴを形成する場合の基本構成を示す。図１
（Ｃ）の場合と同様に低抵抗領域３及び低濃度領域３ａ
に重なるように、より深い低抵抗領域７が形成されてい
る。その他は、図１（Ｂ）の構成と同様である。
【００２２】図１（Ｃ）、（Ｄ）に示す低抵抗領域７
は、例えば、低抵抗領域３の不純物よりも拡散係数の大
きい不純物を用いるか、あるいは低抵抗領域３よりも多
くの熱履歴を経験させることによって形成することがで
きる。同一基板内の他の領域に二重拡散ドレイン（ＤＤ
Ｄ）構造のＭＩＳＦＥＴが形成される場合には、深い低
抵抗領域７はＤＤＤ構造の深いソース、ドレイン領域と
同時に形成することができる。
は、例えば、低抵抗領域３の不純物よりも拡散係数の大
きい不純物を用いるか、あるいは低抵抗領域３よりも多
くの熱履歴を経験させることによって形成することがで
きる。同一基板内の他の領域に二重拡散ドレイン（ＤＤ
Ｄ）構造のＭＩＳＦＥＴが形成される場合には、深い低
抵抗領域７はＤＤＤ構造の深いソース、ドレイン領域と
同時に形成することができる。
【００２３】このように、配線２に隣接する領域に、よ
り深い低抵抗領域７を形成することにより、染みだし拡
散領域４との重なり領域５を大きくすることができる。
このため、接続抵抗を低減することができると考えられ
る。
り深い低抵抗領域７を形成することにより、染みだし拡
散領域４との重なり領域５を大きくすることができる。
このため、接続抵抗を低減することができると考えられ
る。
【００２４】図１（Ｄ）の構成とした場合の接続抵抗低
減の効果を確かめるために、モニタ回路を作製して抵抗
値を測定した。図２は、接続抵抗低減の効果を確かめる
ためのモニタ回路のレイアウトを示す平面図である。配
線２及び低抵抗領域３、３ａが図のように交互に直列に
接続されている。配線２と低抵抗領域３との接続部分に
は、図１（Ｄ）に示す低抵抗領域７が形成されている。
減の効果を確かめるために、モニタ回路を作製して抵抗
値を測定した。図２は、接続抵抗低減の効果を確かめる
ためのモニタ回路のレイアウトを示す平面図である。配
線２及び低抵抗領域３、３ａが図のように交互に直列に
接続されている。配線２と低抵抗領域３との接続部分に
は、図１（Ｄ）に示す低抵抗領域７が形成されている。
【００２５】配線２は、厚さ０．１μｍのポリＳｉと厚
さ０．１μｍのタングステンシリサイドの２層構造であ
る。また、接続部分の一方の中心から他方の中心までの
長さＬ1 は３．４μｍ、幅Ｗ1 は０．７５μｍである。
低抵抗領域３、３ａ、７の接続部分の一方の中心から他
方の中心までの長さＬ2 は３．３μｍ、幅Ｗ2 は１．０
μｍである。
さ０．１μｍのタングステンシリサイドの２層構造であ
る。また、接続部分の一方の中心から他方の中心までの
長さＬ1 は３．４μｍ、幅Ｗ1 は０．７５μｍである。
低抵抗領域３、３ａ、７の接続部分の一方の中心から他
方の中心までの長さＬ2 は３．３μｍ、幅Ｗ2 は１．０
μｍである。
【００２６】次に、図１（Ｄ）を参照しつつ、各低抵抗
領域の形成条件について説明する。染みだし拡散領域４
は、配線２に加速エネルギ４０ｋｅＶ、ドーズ量６×１
０15ｃｍ-2でリンをイオン注入し、その後９００℃で１
０分間の熱処理を２回行って形成した。
領域の形成条件について説明する。染みだし拡散領域４
は、配線２に加速エネルギ４０ｋｅＶ、ドーズ量６×１
０15ｃｍ-2でリンをイオン注入し、その後９００℃で１
０分間の熱処理を２回行って形成した。
【００２７】低抵抗領域７は、加速エネルギ４０ｋｅ
Ｖ、ドーズ量３×１０15ｃｍ-2、低抵抗領域３ａは加速
エネルギ４０ｋｅＶ、ドーズ量４×１０13ｃｍ-2で共に
Ｐをイオン注入して形成した。低抵抗領域３は、加速エ
ネルギ５０ｋｅＶ、ドーズ量４×１０15ｃｍ-2でＡｓを
イオン注入して形成した。各領域とも９００℃で１０分
間の熱処理を２回行って活性化した。なお、低抵抗領域
７は、配線２の端部から０．２μｍの幅の領域にのみイ
オン注入して形成した。
Ｖ、ドーズ量３×１０15ｃｍ-2、低抵抗領域３ａは加速
エネルギ４０ｋｅＶ、ドーズ量４×１０13ｃｍ-2で共に
Ｐをイオン注入して形成した。低抵抗領域３は、加速エ
ネルギ５０ｋｅＶ、ドーズ量４×１０15ｃｍ-2でＡｓを
イオン注入して形成した。各領域とも９００℃で１０分
間の熱処理を２回行って活性化した。なお、低抵抗領域
７は、配線２の端部から０．２μｍの幅の領域にのみイ
オン注入して形成した。
【００２８】また、サイドウォール６は厚さ０．２μｍ
のＣＶＤ酸化膜を堆積し、これを異方性エッチングして
形成した。５０個の接続箇所を有する図２のモニタ回
路、すなわち配線２を２６本、低抵抗領域７を２５本有
するモニタ回路を作製して実際に両端の間の抵抗値を測
定した。このモニタ回路の抵抗値は１５ｋΩであった。
配線２の抵抗は１本当たり約７０Ω、低抵抗領域７の抵
抗は１本当たり約２３０Ωであった。従って、配線２と
低抵抗領域７との接続箇所１か所当たりの抵抗は約１５
０Ωであることがわかる。
のＣＶＤ酸化膜を堆積し、これを異方性エッチングして
形成した。５０個の接続箇所を有する図２のモニタ回
路、すなわち配線２を２６本、低抵抗領域７を２５本有
するモニタ回路を作製して実際に両端の間の抵抗値を測
定した。このモニタ回路の抵抗値は１５ｋΩであった。
配線２の抵抗は１本当たり約７０Ω、低抵抗領域７の抵
抗は１本当たり約２３０Ωであった。従って、配線２と
低抵抗領域７との接続箇所１か所当たりの抵抗は約１５
０Ωであることがわかる。
【００２９】同様のモニタ回路を図１（Ｂ）の構成で作
製したところ、接続箇所１か所当たりの抵抗は約２５０
Ωであった。従って、図１（Ｃ）または（Ｄ）のように
深い低抵抗領域を形成することにより、接続箇所の抵抗
を約４０％低減できることがわかった。
製したところ、接続箇所１か所当たりの抵抗は約２５０
Ωであった。従って、図１（Ｃ）または（Ｄ）のように
深い低抵抗領域を形成することにより、接続箇所の抵抗
を約４０％低減できることがわかった。
【００３０】次に、図１（Ｃ）に示す基本構成をＳＲＡ
Ｍセルに適用した実施例について説明する。図３（Ａ）
は、ＳＲＡＭセルの等価回路、図３（Ｂ）は、図３
（Ａ）の回路を基板上に構成したレイアウトの平面図を
示す。
Ｍセルに適用した実施例について説明する。図３（Ａ）
は、ＳＲＡＭセルの等価回路、図３（Ｂ）は、図３
（Ａ）の回路を基板上に構成したレイアウトの平面図を
示す。
【００３１】図３（Ａ）に示すように、駆動トランジス
タＴｒ１のドレイン端子Ｄ１に負荷抵抗Ｌ１が接続さ
れ、直列回路を形成している。この直列回路の負荷抵抗
Ｌ１側の端子が電源電圧に、駆動トランジスタＴｒ１の
ソース端子Ｓ１が接地電位に接続されている。同様に、
駆動トランジスタＴｒ２と負荷抵抗Ｌ２との直列回路が
形成され、電源電圧と接地電位との間に接続されてい
る。
タＴｒ１のドレイン端子Ｄ１に負荷抵抗Ｌ１が接続さ
れ、直列回路を形成している。この直列回路の負荷抵抗
Ｌ１側の端子が電源電圧に、駆動トランジスタＴｒ１の
ソース端子Ｓ１が接地電位に接続されている。同様に、
駆動トランジスタＴｒ２と負荷抵抗Ｌ２との直列回路が
形成され、電源電圧と接地電位との間に接続されてい
る。
【００３２】駆動トランジスタＴｒ１のドレイン端子Ｄ
１と負荷抵抗Ｌ１との相互接続点Ｘ１は、他の駆動トラ
ンジスタＴｒ２のゲート電極Ｇ２に接続され、駆動トラ
ンジスタＴｒ２のドレイン端子Ｄ２と負荷抵抗Ｌ２との
相互接続点Ｘ２は、駆動トランジスタＴｒ１のゲート電
極Ｇ１に接続されている。
１と負荷抵抗Ｌ１との相互接続点Ｘ１は、他の駆動トラ
ンジスタＴｒ２のゲート電極Ｇ２に接続され、駆動トラ
ンジスタＴｒ２のドレイン端子Ｄ２と負荷抵抗Ｌ２との
相互接続点Ｘ２は、駆動トランジスタＴｒ１のゲート電
極Ｇ１に接続されている。
【００３３】さらに、相互接続点Ｘ１は、転送トランジ
スタＴｒ３を介してビット線ＢＬ１に接続されている。
同様に、相互接続点Ｘ２は、転送トランジスタＴｒ４を
介してビット線ＢＬ２に接続されている。転送トランジ
スタＴｒ３、Ｔｒ４のゲート電極Ｇ３、Ｇ４は、共にワ
ード線ＷＬに接続されている。なお、転送トランジスタ
Ｔｒ３、Ｔｒ４の相互接続点Ｘ１、Ｘ２に接続されてい
る端子をそれぞれソース端子Ｓ３、Ｓ４、ビット線ＢＬ
１、ＢＬ２に接続されている端子をそれぞれドレイン端
子Ｄ３、Ｄ４と呼ぶ。
スタＴｒ３を介してビット線ＢＬ１に接続されている。
同様に、相互接続点Ｘ２は、転送トランジスタＴｒ４を
介してビット線ＢＬ２に接続されている。転送トランジ
スタＴｒ３、Ｔｒ４のゲート電極Ｇ３、Ｇ４は、共にワ
ード線ＷＬに接続されている。なお、転送トランジスタ
Ｔｒ３、Ｔｒ４の相互接続点Ｘ１、Ｘ２に接続されてい
る端子をそれぞれソース端子Ｓ３、Ｓ４、ビット線ＢＬ
１、ＢＬ２に接続されている端子をそれぞれドレイン端
子Ｄ３、Ｄ４と呼ぶ。
【００３４】図３（Ｂ）に示すように、シリコン基板表
面に形成されたフィールド酸化膜により活性領域Ａ１、
Ａ２が画定されている。駆動トランジスタＴｒ１、Ｔｒ
２及び転送トランジスタＴｒ４は、活性領域Ａ１に形成
され、転送トランジスタＴｒ３は、活性領域Ａ２に形成
されている。各トランジスタのゲート、ソース及びドレ
インには、図３（Ａ）のそれぞれ対応する端子と同一の
符号を付して示している。
面に形成されたフィールド酸化膜により活性領域Ａ１、
Ａ２が画定されている。駆動トランジスタＴｒ１、Ｔｒ
２及び転送トランジスタＴｒ４は、活性領域Ａ１に形成
され、転送トランジスタＴｒ３は、活性領域Ａ２に形成
されている。各トランジスタのゲート、ソース及びドレ
インには、図３（Ａ）のそれぞれ対応する端子と同一の
符号を付して示している。
【００３５】駆動トランジスタＴｒ１のゲート電極Ｇ１
は、接続領域Ｃ１で転送トランジスタＴｒ４のソース領
域Ｓ４及び駆動トランジスタＴｒ２のドレイン領域Ｄ２
に接続されている。ここで、接続領域とは、活性領域の
表面に形成されたゲート絶縁膜を除去してシリコン基板
表面を露出した領域をいう。
は、接続領域Ｃ１で転送トランジスタＴｒ４のソース領
域Ｓ４及び駆動トランジスタＴｒ２のドレイン領域Ｄ２
に接続されている。ここで、接続領域とは、活性領域の
表面に形成されたゲート絶縁膜を除去してシリコン基板
表面を露出した領域をいう。
【００３６】駆動トランジスタＴｒ２のゲート電極Ｇ２
は、接続領域Ｃ２で転送トランジスタＴｒ３のソース領
域Ｓ３に接続され、かつ接続領域Ｃ３で駆動トランジス
タＴｒ１のドレイン領域Ｄ１に接続されている。駆動ト
ランジスタＴｒ１、Ｔｒ２のそれぞれのソース領域Ｓ
１、Ｓ２は、接続領域Ｃ４で接地線ＧＮＤに接続されて
いる。
は、接続領域Ｃ２で転送トランジスタＴｒ３のソース領
域Ｓ３に接続され、かつ接続領域Ｃ３で駆動トランジス
タＴｒ１のドレイン領域Ｄ１に接続されている。駆動ト
ランジスタＴｒ１、Ｔｒ２のそれぞれのソース領域Ｓ
１、Ｓ２は、接続領域Ｃ４で接地線ＧＮＤに接続されて
いる。
【００３７】また、図には示さないが、ゲート電極Ｇ
１、Ｇ２に沿って層間絶縁膜を介してそれぞれ負荷抵抗
Ｌ１、Ｌ２が形成されており、その一端は、接続領域Ｃ
１、Ｃ２近傍においてそれぞれゲート電極Ｇ１、Ｇ２に
接続されている。さらに、同一層内に接地線ＧＮＤに沿
って電源線が形成されており、負荷抵抗Ｌ１、Ｌ２の他
端は電源線に接続されている。
１、Ｇ２に沿って層間絶縁膜を介してそれぞれ負荷抵抗
Ｌ１、Ｌ２が形成されており、その一端は、接続領域Ｃ
１、Ｃ２近傍においてそれぞれゲート電極Ｇ１、Ｇ２に
接続されている。さらに、同一層内に接地線ＧＮＤに沿
って電源線が形成されており、負荷抵抗Ｌ１、Ｌ２の他
端は電源線に接続されている。
【００３８】さらに、負荷抵抗Ｌ１、Ｌ２、電源線を覆
う層間絶縁膜を介して、ゲート電極Ｇ１、Ｇ２に沿って
図の横方向にビット線が形成されている。このビット線
は、それぞれコンタクトホールを介して転送トランジス
タＴｒ３、Ｔｒ４のドレイン領域Ｄ３、Ｄ４に接続され
ている。
う層間絶縁膜を介して、ゲート電極Ｇ１、Ｇ２に沿って
図の横方向にビット線が形成されている。このビット線
は、それぞれコンタクトホールを介して転送トランジス
タＴｒ３、Ｔｒ４のドレイン領域Ｄ３、Ｄ４に接続され
ている。
【００３９】図３（Ｂ）の各接続領域Ｃ１〜Ｃ４におい
て、図１（Ｃ）の基本構成が採用されている。次に、図
４、図５を参照して、図３（Ｂ）に示すＳＲＡＭセルの
製造方法を説明する。図４、図５は、図３（Ｂ）の一点
鎖線Ｓ−Ｓにおける断面を示す。なお参考のため、各断
面図の右側に同一基板内の他の領域に形成されるＤＤＤ
構造のＭＯＳＦＥＴの対応する工程における断面図を示
す。
て、図１（Ｃ）の基本構成が採用されている。次に、図
４、図５を参照して、図３（Ｂ）に示すＳＲＡＭセルの
製造方法を説明する。図４、図５は、図３（Ｂ）の一点
鎖線Ｓ−Ｓにおける断面を示す。なお参考のため、各断
面図の右側に同一基板内の他の領域に形成されるＤＤＤ
構造のＭＯＳＦＥＴの対応する工程における断面図を示
す。
【００４０】図４（Ａ）は、接続領域の開口を形成する
工程後の断面図を示す。まず、ｎ型シリコン基板にｐ型
ウェル１０を形成する。図にはｐ型ウェルのみを示す
が、その他のウェル等を作ってもよい。選択酸化によ
り、所定領域に膜厚４００〜５００ｎｍ程度の素子分離
領域１１を形成する。
工程後の断面図を示す。まず、ｎ型シリコン基板にｐ型
ウェル１０を形成する。図にはｐ型ウェルのみを示す
が、その他のウェル等を作ってもよい。選択酸化によ
り、所定領域に膜厚４００〜５００ｎｍ程度の素子分離
領域１１を形成する。
【００４１】選択酸化時にマスクとして使用したＳｉＮ
膜等を除去し、露出したｐ型ウェル１０の表面を熱酸化
し、膜厚２０ｎｍ程度のゲート酸化膜１２を形成する。
次に、フォトリソグラフィにより、接続領域Ｃ１、Ｃ４
に相当する領域のゲート酸化膜１２を除去する。このよ
うにして、接続領域Ｃ１、Ｃ４が画定される。
膜等を除去し、露出したｐ型ウェル１０の表面を熱酸化
し、膜厚２０ｎｍ程度のゲート酸化膜１２を形成する。
次に、フォトリソグラフィにより、接続領域Ｃ１、Ｃ４
に相当する領域のゲート酸化膜１２を除去する。このよ
うにして、接続領域Ｃ１、Ｃ４が画定される。
【００４２】図４（Ｂ）は、ＤＤＤ構造のトランジスタ
の深いソース及びドレイン領域のイオン注入を行う工程
後の基板断面を示す。まず、ＣＶＤにより基板全面に厚
さ約３００ｎｍのポリシリコン層を堆積する。次に、加
速エネルギ３０〜７０ｋｅＶ、ドーズ量１×１０15〜１
０×１０15ｃｍ-2でポリシリコン層内にリンをイオン注
入する。
の深いソース及びドレイン領域のイオン注入を行う工程
後の基板断面を示す。まず、ＣＶＤにより基板全面に厚
さ約３００ｎｍのポリシリコン層を堆積する。次に、加
速エネルギ３０〜７０ｋｅＶ、ドーズ量１×１０15〜１
０×１０15ｃｍ-2でポリシリコン層内にリンをイオン注
入する。
【００４３】ポリシリコン層をパターニングし、駆動ト
ランジスタＴｒ１のゲート電極Ｇ１、転送トランジスタ
Ｔｒ４のゲート電極Ｇ４、及び接続領域Ｃ４に接地線Ｇ
ＮＤを形成する。なお、ＤＤＤ構造のＭＯＳＦＥＴのゲ
ート電極Ｇ５も同時に形成する。
ランジスタＴｒ１のゲート電極Ｇ１、転送トランジスタ
Ｔｒ４のゲート電極Ｇ４、及び接続領域Ｃ４に接地線Ｇ
ＮＤを形成する。なお、ＤＤＤ構造のＭＯＳＦＥＴのゲ
ート電極Ｇ５も同時に形成する。
【００４４】なお、ポリシリコン層１６の代わりに、ポ
リシリコン層とタングステンシリサイド層との２層構造
としてもよい。例えば、ポリシリコン層を１００ｎｍ堆
積し、その上にタングステンシリサイド層を１００ｎｍ
堆積してもよい。
リシリコン層とタングステンシリサイド層との２層構造
としてもよい。例えば、ポリシリコン層を１００ｎｍ堆
積し、その上にタングステンシリサイド層を１００ｎｍ
堆積してもよい。
【００４５】さらには、アモルファスシリコン層の単層
構造、ポリシリコン層とシリサイド層との２層構造、ア
モルファスシリコン層、ポリシリコン層及びシリサイド
層の３層構造、ポリシリコン層、シリサイド層及びアモ
ルファスシリコン層の３層構造、またはアモルファスシ
リコン層、ポリシリコン層、シリサイド層及び他のアモ
ルファスシリコン層の４層構造としてもよい。
構造、ポリシリコン層とシリサイド層との２層構造、ア
モルファスシリコン層、ポリシリコン層及びシリサイド
層の３層構造、ポリシリコン層、シリサイド層及びアモ
ルファスシリコン層の３層構造、またはアモルファスシ
リコン層、ポリシリコン層、シリサイド層及び他のアモ
ルファスシリコン層の４層構造としてもよい。
【００４６】ＤＤＤ構造のＭＯＳＦＥＴが形成される領
域及び接続領域Ｃ１、Ｃ４を露出し、他の領域をレジス
トパターン１３で覆う。次に、レジストパターン１３を
マスクとしてＤＤＤ構造のＭＯＳＦＥＴのソース及びド
レイン領域を形成するための２種の不純物のうち拡散係
数の大きい方の不純物をイオン注入する。例えば、加速
エネルギ３０〜７０ｋｅＶ、ドーズ量１×１０15〜５×
１０15ｃｍ-2でリンをイオン注入する。不純物をイオン
注入することにより、ＤＤＤ構造のＭＯＳＦＥＴの深い
ソース及びドレイン領域Ｓ５ａ、Ｄ５ａが形成される。
同時に、接続領域Ｃ１、Ｃ４にそれぞれ低抵抗領域１
４、１５が形成される。
域及び接続領域Ｃ１、Ｃ４を露出し、他の領域をレジス
トパターン１３で覆う。次に、レジストパターン１３を
マスクとしてＤＤＤ構造のＭＯＳＦＥＴのソース及びド
レイン領域を形成するための２種の不純物のうち拡散係
数の大きい方の不純物をイオン注入する。例えば、加速
エネルギ３０〜７０ｋｅＶ、ドーズ量１×１０15〜５×
１０15ｃｍ-2でリンをイオン注入する。不純物をイオン
注入することにより、ＤＤＤ構造のＭＯＳＦＥＴの深い
ソース及びドレイン領域Ｓ５ａ、Ｄ５ａが形成される。
同時に、接続領域Ｃ１、Ｃ４にそれぞれ低抵抗領域１
４、１５が形成される。
【００４７】図４（Ｃ）は、ＤＤＤ構造のＭＯＳＦＥＴ
の浅いソース及びドレイン領域、ＳＲＡＭセルの各トラ
ンジスタのソース及びドレイン領域を形成し、層間絶縁
膜を形成する工程後の基板断面を示す。図４（Ｂ）に示
すレジストパターン１３を除去し、各トランジスタのゲ
ート電極をマスクとしてＤＤＤ構造のＭＯＳＦＥＴのソ
ース及びドレイン領域を形成する２種の不純物のうち拡
散係数の小さい方の不純物をイオン注入する。例えば、
加速エネルギ３０〜７０ｋｅＶ、ドーズ量１×１０15〜
１０×１０15ｃｍ-2で砒素をイオン注入する。
の浅いソース及びドレイン領域、ＳＲＡＭセルの各トラ
ンジスタのソース及びドレイン領域を形成し、層間絶縁
膜を形成する工程後の基板断面を示す。図４（Ｂ）に示
すレジストパターン１３を除去し、各トランジスタのゲ
ート電極をマスクとしてＤＤＤ構造のＭＯＳＦＥＴのソ
ース及びドレイン領域を形成する２種の不純物のうち拡
散係数の小さい方の不純物をイオン注入する。例えば、
加速エネルギ３０〜７０ｋｅＶ、ドーズ量１×１０15〜
１０×１０15ｃｍ-2で砒素をイオン注入する。
【００４８】このようにして、ＤＤＤ構造のＭＯＳＦＥ
Ｔの浅いソース及びドレイン領域Ｓ５ｂ、Ｄ５ｂが形成
される。同時に、転送トランジスタＴｒ４のソース及び
ドレイン領域Ｓ４、Ｄ４、及び接続領域Ｃ４の低抵抗領
域１５に重なって浅い低抵抗領域１５ａが形成される。
ソース領域Ｓ４の一部は、低抵抗領域１４と重なるよう
に形成される。
Ｔの浅いソース及びドレイン領域Ｓ５ｂ、Ｄ５ｂが形成
される。同時に、転送トランジスタＴｒ４のソース及び
ドレイン領域Ｓ４、Ｄ４、及び接続領域Ｃ４の低抵抗領
域１５に重なって浅い低抵抗領域１５ａが形成される。
ソース領域Ｓ４の一部は、低抵抗領域１４と重なるよう
に形成される。
【００４９】なお、上記工程で、イオン注入によりソー
ス及びドレイン領域が形成されるが、この段階では不純
物はまだ活性化されておらず、後に行うアニールにより
活性化される。
ス及びドレイン領域が形成されるが、この段階では不純
物はまだ活性化されておらず、後に行うアニールにより
活性化される。
【００５０】次に、基板全面にＣＶＤによりＳｉＯ2 か
らなる層間絶縁膜１６を厚さ約１００ｎｍ堆積する。フ
ォトリソグラフィにより、ゲート電極Ｇ１表面の所定の
領域が露出するようにコンタクトホールを形成する。
らなる層間絶縁膜１６を厚さ約１００ｎｍ堆積する。フ
ォトリソグラフィにより、ゲート電極Ｇ１表面の所定の
領域が露出するようにコンタクトホールを形成する。
【００５１】図５（Ａ）は、負荷抵抗及び電源線を形成
する工程後の基板断面を示す。まず、基板全面に、ＣＶ
Ｄにより厚さ１００ｎｍのポリシリコン層１９を形成す
る。さらに、ポリシリコン層１９の低抵抗化したい領域
に不純物を導入する。本実施例においては、接地線ＧＮ
Ｄに沿う領域に例えば加速エネルギ３０〜７０ｋｅＶ、
ドーズ量１×１０15〜１０×１０15ｃｍ-2で砒素をイオ
ン注入する。低抵抗化した領域は、電源線として使用す
る。
する工程後の基板断面を示す。まず、基板全面に、ＣＶ
Ｄにより厚さ１００ｎｍのポリシリコン層１９を形成す
る。さらに、ポリシリコン層１９の低抵抗化したい領域
に不純物を導入する。本実施例においては、接地線ＧＮ
Ｄに沿う領域に例えば加速エネルギ３０〜７０ｋｅＶ、
ドーズ量１×１０15〜１０×１０15ｃｍ-2で砒素をイオ
ン注入する。低抵抗化した領域は、電源線として使用す
る。
【００５２】砒素をイオン注入した後、９００℃で１０
分間アニールを行う。このアニールにより、先の工程で
イオン注入した不純物が活性化される。ＤＤＤ構造のＭ
ＯＳＦＥＴ領域においては、図４（Ｂ）の工程でイオン
注入した比較的拡散係数の大きいリンが深く拡散すると
同時に活性化し、深いソース及びドレイン領域Ｓ５ａ、
Ｄ５ａを形成する。さらに、図４（Ｃ）の工程でイオン
注入した比較的拡散係数の小さい砒素が拡散すると同時
に活性化し、浅いソース及びドレイン領域Ｓ５ｂ、Ｄ５
ｂを形成する。同時に、ソース及びドレイン領域Ｓ４、
Ｄ４も活性化する。
分間アニールを行う。このアニールにより、先の工程で
イオン注入した不純物が活性化される。ＤＤＤ構造のＭ
ＯＳＦＥＴ領域においては、図４（Ｂ）の工程でイオン
注入した比較的拡散係数の大きいリンが深く拡散すると
同時に活性化し、深いソース及びドレイン領域Ｓ５ａ、
Ｄ５ａを形成する。さらに、図４（Ｃ）の工程でイオン
注入した比較的拡散係数の小さい砒素が拡散すると同時
に活性化し、浅いソース及びドレイン領域Ｓ５ｂ、Ｄ５
ｂを形成する。同時に、ソース及びドレイン領域Ｓ４、
Ｄ４も活性化する。
【００５３】また、このアニールにより、接続領域Ｃ１
近傍におけるゲート電極Ｇ１とポリシリコン層１９との
接合界面において、ゲート電極Ｇ１中のリンがポリシリ
コン層１９内に拡散し低抵抗で接続される。
近傍におけるゲート電極Ｇ１とポリシリコン層１９との
接合界面において、ゲート電極Ｇ１中のリンがポリシリ
コン層１９内に拡散し低抵抗で接続される。
【００５４】接続領域Ｃ１、Ｃ４においても、図４
（Ｂ）の工程でイオン注入したリンが深く拡散して活性
化し、低抵抗領域１４、１５を形成する。低抵抗領域１
４は、ソース領域Ｓ４の一部と重なり、ソース領域Ｓ４
に電気的に接続される。また、接続領域Ｃ４において
は、低抵抗領域１５内の不純物が活性化する。浅い低抵
抗領域１５ａは、図３（Ｂ）に示すように駆動トランジ
スタＴｒ１のソース領域Ｓ１に繋がる。従って、低抵抗
領域１５は、浅い低抵抗領域１５ａを介してソース領域
Ｓ１に電気的に接続される。
（Ｂ）の工程でイオン注入したリンが深く拡散して活性
化し、低抵抗領域１４、１５を形成する。低抵抗領域１
４は、ソース領域Ｓ４の一部と重なり、ソース領域Ｓ４
に電気的に接続される。また、接続領域Ｃ４において
は、低抵抗領域１５内の不純物が活性化する。浅い低抵
抗領域１５ａは、図３（Ｂ）に示すように駆動トランジ
スタＴｒ１のソース領域Ｓ１に繋がる。従って、低抵抗
領域１５は、浅い低抵抗領域１５ａを介してソース領域
Ｓ１に電気的に接続される。
【００５５】同時に、接続領域Ｃ１、Ｃ４において、そ
れぞれｐ型ウェル１０の表面に接触しているゲート電極
Ｇ１及び接地線ＧＮＤからリンがｐ型ウェル内に拡散
し、染みだし拡散領域１７、１８が形成される。
れぞれｐ型ウェル１０の表面に接触しているゲート電極
Ｇ１及び接地線ＧＮＤからリンがｐ型ウェル内に拡散
し、染みだし拡散領域１７、１８が形成される。
【００５６】次に、ポリシリコン層１９をパターニング
し、電源線と負荷抵抗Ｌ１、Ｌ２（図３（Ａ））を形成
する。電源線は、図３（Ｂ）のレイアウトにおいて、接
地線ＧＮＤに沿って形成される。また、負荷抵抗Ｌ１、
Ｌ２は、一端がそれぞれ図３（Ｂ）の接続領域Ｃ１、Ｃ
２近傍でゲート電極Ｇ１、Ｇ２に接続し、他端は、接地
線ＧＮＤに沿って配置される電源線に接続する。
し、電源線と負荷抵抗Ｌ１、Ｌ２（図３（Ａ））を形成
する。電源線は、図３（Ｂ）のレイアウトにおいて、接
地線ＧＮＤに沿って形成される。また、負荷抵抗Ｌ１、
Ｌ２は、一端がそれぞれ図３（Ｂ）の接続領域Ｃ１、Ｃ
２近傍でゲート電極Ｇ１、Ｇ２に接続し、他端は、接地
線ＧＮＤに沿って配置される電源線に接続する。
【００５７】図５（Ｂ）は、ビット線形成工程後の基板
断面を示す。ポリシリコン層１９をパターニングして電
源線と負荷抵抗を形成した後、ＣＶＤによりＳｉＯ2 膜
を約１００ｎｍ、さらにリンシリケートガラス（ＰＳ
Ｇ）膜を約５００ｎｍ堆積し、層間絶縁膜２０を形成す
る。層間絶縁膜２０を形成後、９００℃で約１０分間リ
フローを行い、表面を平坦化する。この加熱により、図
５（Ａ）で示したアニールにより活性化した低抵抗領域
１４、１５等がさらに深く拡散する。このため、接地線
ＧＮＤと低抵抗領域１５、及びゲート電極Ｇ１と低抵抗
領域１４の接触抵抗をさらに低減することができる。
断面を示す。ポリシリコン層１９をパターニングして電
源線と負荷抵抗を形成した後、ＣＶＤによりＳｉＯ2 膜
を約１００ｎｍ、さらにリンシリケートガラス（ＰＳ
Ｇ）膜を約５００ｎｍ堆積し、層間絶縁膜２０を形成す
る。層間絶縁膜２０を形成後、９００℃で約１０分間リ
フローを行い、表面を平坦化する。この加熱により、図
５（Ａ）で示したアニールにより活性化した低抵抗領域
１４、１５等がさらに深く拡散する。このため、接地線
ＧＮＤと低抵抗領域１５、及びゲート電極Ｇ１と低抵抗
領域１４の接触抵抗をさらに低減することができる。
【００５８】次に、転送トランジスタＴｒ４のドレイン
領域Ｄ４の一部表面が露出するようにコンタクトホール
を形成する。物理蒸着（ＰＶＤ）により厚さ約１μｍの
アルミニウム層２１を堆積し、パターニングしてビット
線を形成する。
領域Ｄ４の一部表面が露出するようにコンタクトホール
を形成する。物理蒸着（ＰＶＤ）により厚さ約１μｍの
アルミニウム層２１を堆積し、パターニングしてビット
線を形成する。
【００５９】このようにして、図３（Ａ）に示すＳＲＡ
Ｍセルが形成される。図４（Ｂ）に示すように、ＤＤＤ
構造のトランジスタの深いソース及びドレイン領域Ｓ５
ａ、Ｄ５ａと同時に、接続領域に低抵抗領域１４、１５
を形成するため、配線直下の染みだし拡散領域１７、１
８との重なり部分を大きくすることができる。上記工程
で形成された接続領域Ｃ４では、深い低抵抗領域１５が
接地線ＧＮＤの端部から配線の下にもぐり込む長さは、
約０．３〜０．４μｍ程度と考えられる。これに対し、
浅い低抵抗領域１５ａがもぐり込む長さは、約０．１μ
ｍ程度と考えられる。
Ｍセルが形成される。図４（Ｂ）に示すように、ＤＤＤ
構造のトランジスタの深いソース及びドレイン領域Ｓ５
ａ、Ｄ５ａと同時に、接続領域に低抵抗領域１４、１５
を形成するため、配線直下の染みだし拡散領域１７、１
８との重なり部分を大きくすることができる。上記工程
で形成された接続領域Ｃ４では、深い低抵抗領域１５が
接地線ＧＮＤの端部から配線の下にもぐり込む長さは、
約０．３〜０．４μｍ程度と考えられる。これに対し、
浅い低抵抗領域１５ａがもぐり込む長さは、約０．１μ
ｍ程度と考えられる。
【００６０】低抵抗領域１４、１５と染みだし拡散領域
１７、１８との重なり部分を大きくすることができるた
め、ゲート電極と同時に形成される配線とそれに隣接し
て形成される低抵抗領域との接続抵抗を低減することが
できる。
１７、１８との重なり部分を大きくすることができるた
め、ゲート電極と同時に形成される配線とそれに隣接し
て形成される低抵抗領域との接続抵抗を低減することが
できる。
【００６１】また、通常のＳＲＡＭにおいては、静電破
壊を防止するための入力保護回路、電気フューズの冗長
回路等大きなソース／ドレイン耐圧が必要とされる部分
にＤＤＤ構造のトランジスタが使用される。従って、図
４、図５に示すＳＲＡＭセルの製造方法では、特に製造
工程を増加する必要はない。
壊を防止するための入力保護回路、電気フューズの冗長
回路等大きなソース／ドレイン耐圧が必要とされる部分
にＤＤＤ構造のトランジスタが使用される。従って、図
４、図５に示すＳＲＡＭセルの製造方法では、特に製造
工程を増加する必要はない。
【００６２】上記実施例では、図４（Ｂ）の工程でＤＤ
Ｄ構造の深いソース、ドレイン領域のイオン注入を行っ
た後、レジストパターン１３を除去し直ちに浅いソー
ス、ドレイン領域のイオン注入を行う場合について説明
したが、この間にアニールを行ってもよい。アニールを
行うことにより、図４（Ｃ）の深い低抵抗領域１４、１
５をより深く拡散することができる。このため、図５
（Ａ）の染みだし拡散領域１７、１８と低抵抗領域１
４、１５とのそれぞれの重なり領域を大きくすることが
でき、接続抵抗をより低抵抗化することができる。
Ｄ構造の深いソース、ドレイン領域のイオン注入を行っ
た後、レジストパターン１３を除去し直ちに浅いソー
ス、ドレイン領域のイオン注入を行う場合について説明
したが、この間にアニールを行ってもよい。アニールを
行うことにより、図４（Ｃ）の深い低抵抗領域１４、１
５をより深く拡散することができる。このため、図５
（Ａ）の染みだし拡散領域１７、１８と低抵抗領域１
４、１５とのそれぞれの重なり領域を大きくすることが
でき、接続抵抗をより低抵抗化することができる。
【００６３】また、ＤＤＤ構造の２重ソース／ドレイン
領域の不純物添加の中間にアニールを行う場合は、同一
種類の不純物を用いてもよい。さらに、ＤＤＤ構造をイ
オン注入を用いず、気相からの拡散や拡散種の堆積とド
ライブイン等を用いて形成することができる。この場合
も、拡散係数の異なる２種類の不純物を同時に拡散する
方法と同一種類の不純物を２段階で拡散する方法があ
る。
領域の不純物添加の中間にアニールを行う場合は、同一
種類の不純物を用いてもよい。さらに、ＤＤＤ構造をイ
オン注入を用いず、気相からの拡散や拡散種の堆積とド
ライブイン等を用いて形成することができる。この場合
も、拡散係数の異なる２種類の不純物を同時に拡散する
方法と同一種類の不純物を２段階で拡散する方法があ
る。
【００６４】また、図４、図５では、ＳＲＡＭセルを構
成するトランジスタにシングルドレイン構造のＭＯＳＦ
ＥＴを使用した場合について説明したが、ＬＤＤ構造と
してもよい。ＬＤＤ構造とするためには、図４（Ｂ）に
示す工程の終了後、レジストパターン１３を除去し、Ｄ
ＤＤ構造の浅いソース、ドレイン領域Ｓ５ｂ、Ｄ５ｂの
イオン注入を行う前にＬＤＤ領域を形成すればよい。
成するトランジスタにシングルドレイン構造のＭＯＳＦ
ＥＴを使用した場合について説明したが、ＬＤＤ構造と
してもよい。ＬＤＤ構造とするためには、図４（Ｂ）に
示す工程の終了後、レジストパターン１３を除去し、Ｄ
ＤＤ構造の浅いソース、ドレイン領域Ｓ５ｂ、Ｄ５ｂの
イオン注入を行う前にＬＤＤ領域を形成すればよい。
【００６５】まず、各トランジスタのゲート電極をマス
クとして、加速エネルギ４０ｋｅＶ、ドーズ量４×１０
13ｃｍ-2でリンをイオン注入する。次に、ＣＶＤにより
厚さ約２００ｎｍのＳｉＯ2 膜を堆積し、反応性イオン
エッチング等で異方性エッチングを行い、各ゲート電極
の側面にサイドウォールを形成する。その後は、図４
（Ｃ）以降の工程と同様である。
クとして、加速エネルギ４０ｋｅＶ、ドーズ量４×１０
13ｃｍ-2でリンをイオン注入する。次に、ＣＶＤにより
厚さ約２００ｎｍのＳｉＯ2 膜を堆積し、反応性イオン
エッチング等で異方性エッチングを行い、各ゲート電極
の側面にサイドウォールを形成する。その後は、図４
（Ｃ）以降の工程と同様である。
【００６６】ＬＤＤ構造にすることにより、微細化した
時に問題となるホットエレクトロン効果による素子劣化
を抑制することができる。また、図４、図５では、ＤＤ
Ｄ構造の深いソース、ドレイン領域の不純物を全ての接
続領域に導入する場合について説明したが、一部の接続
領域にのみ導入してもよい、例えば、接地線ＧＮＤとの
接続をとるための接続領域Ｃ４のみに導入してもよい。
時に問題となるホットエレクトロン効果による素子劣化
を抑制することができる。また、図４、図５では、ＤＤ
Ｄ構造の深いソース、ドレイン領域の不純物を全ての接
続領域に導入する場合について説明したが、一部の接続
領域にのみ導入してもよい、例えば、接地線ＧＮＤとの
接続をとるための接続領域Ｃ４のみに導入してもよい。
【００６７】例えば、図５（Ｂ）に示すように、低抵抗
領域１４は、ソース領域Ｓ４の一部にも形成される。こ
のため、ソース領域の形状が変化し、トランジスタの特
性が悪影響を受けることが考えられる。
領域１４は、ソース領域Ｓ４の一部にも形成される。こ
のため、ソース領域の形状が変化し、トランジスタの特
性が悪影響を受けることが考えられる。
【００６８】また、図３（Ｂ）の接続領域Ｃ１、Ｃ２、
Ｃ３は、素子分離領域と重なっている。従って、活性領
域Ａ１と素子分離領域との境界近傍にも低抵抗領域形成
用のイオン注入が行われる。境界近傍に注入された不純
物は、後のアニールにおいて、素子分離領域の下にもぐ
り込む。このため、素子分離の機能が損なわれる場合が
考えられる。
Ｃ３は、素子分離領域と重なっている。従って、活性領
域Ａ１と素子分離領域との境界近傍にも低抵抗領域形成
用のイオン注入が行われる。境界近傍に注入された不純
物は、後のアニールにおいて、素子分離領域の下にもぐ
り込む。このため、素子分離の機能が損なわれる場合が
考えられる。
【００６９】上記のように、配線と低抵抗領域との接続
場所によっては、本発明の実施例を適用することによっ
て接続抵抗が低減されるという効果の他に、悪影響が生
ずる場合もある。このため、本発明の実施例を適用する
か否かは低抵抗化することによる効果とそれによる悪影
響とを比較して接続場所毎に判断することが好ましい。
場所によっては、本発明の実施例を適用することによっ
て接続抵抗が低減されるという効果の他に、悪影響が生
ずる場合もある。このため、本発明の実施例を適用する
か否かは低抵抗化することによる効果とそれによる悪影
響とを比較して接続場所毎に判断することが好ましい。
【００７０】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００７１】
【発明の効果】以上説明したように、本発明によれば、
半導体基板に不純物をドープして形成した低抵抗領域
と、基板表面上に形成した配線との接続抵抗を低減する
ことができる。このため、より低電圧で動作可能な半導
体装置を提供することが可能になる。
半導体基板に不純物をドープして形成した低抵抗領域
と、基板表面上に形成した配線との接続抵抗を低減する
ことができる。このため、より低電圧で動作可能な半導
体装置を提供することが可能になる。
【図１】配線と低抵抗領域との接続構成を示すための基
板の断面図である。
板の断面図である。
【図２】本発明の実施例の検証のために作製したモニタ
回路の平面図である。
回路の平面図である。
【図３】本発明の実施例による接続構成をＳＲＡＭセル
に適用した場合の、ＳＲＡＭセルの回路図及びＳＲＡＭ
セルの平面図である。
に適用した場合の、ＳＲＡＭセルの回路図及びＳＲＡＭ
セルの平面図である。
【図４】本発明の実施例による接続構成を適用したＳＲ
ＡＭセルの作製方法を説明するための各工程における基
板の断面図である。
ＡＭセルの作製方法を説明するための各工程における基
板の断面図である。
【図５】本発明の実施例による接続構成を適用したＳＲ
ＡＭセルの作製方法を説明するための各工程における基
板の断面図である。
ＡＭセルの作製方法を説明するための各工程における基
板の断面図である。
１ 半導体基板 ２ 配線 ３、７ 低抵抗領域 ３ａ 低濃度領域 ４ 染みだし拡散領域 ５ 重なり領域 ６ サイドウォール １０ ｐ型ウェル １１ 素子分離領域 １２ ゲート酸化膜 １３ レジストパターン １４、１５ 低抵抗領域 １６、２０ 層間絶縁膜 １７、１８ 染みだし拡散領域 １９ ポリシリコン層 ２１ ビット線 Ａ 活性領域 Ｃ 接続領域 Ｄ ドレイン領域 Ｓ ソース領域 Ｇ ゲート電極 Ｔｒ トランジスタ ＧＮＤ 接地線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336
Claims (11)
- 【請求項１】 第１導電型の表面領域を有する半導体基
板と、 前記表面領域の表面上の所定の領域に直接形成され、第
１導電型と逆の第２導電型の不純物を含む導電膜と、 前記表面領域のうち、前記導電膜に接している領域に、
前記導電膜からの不純物拡散によって形成された第２導
電型の染みだし拡散領域と、 前記表面領域のうち、前記導電膜に隣接する領域から、
前記導電膜の下にもぐり込んで形成された第２導電型の
低抵抗領域と、 前記表面領域の所定の領域に画定されたチャネル領域上
にゲート絶縁膜を介して形成された第１のゲート電極、
該第１のゲート電極の両側に形成された第２導電型の第
１のソース／ドレイン領域、及び該第１のソース／ドレ
イン領域を含みさらに深く形成された第２導電型の第２
のソース／ドレイン領域から構成されるＤＤＤ構造トラ
ンジスタとを有し、 前記低抵抗領域が前記導電膜の下にもぐり込んでいる長
さが、前記第２のソース／ドレイン領域が前記第１のゲ
ート電極の下にもぐり込んでいる長さとほぼ等しい半導
体装置。 - 【請求項２】 さらに、前記導電膜の近傍領域におい
て、前記低抵抗領域と重なり、前記導電膜の端部からそ
の下にわずかにもぐり込み、前記低抵抗領域よりも浅く
形成された第２導電型の浅い第１の低抵抗領域を有し、 前記浅い第１の低抵抗領域が前記導電膜の端部からその
下にもぐり込んでいる長さが、前記第１のソース／ドレ
イン領域が前記第１のゲート電極の端部からその下にも
ぐり込んでいる長さとほぼ等しい請求項１記載の半導体
装置。 - 【請求項３】 さらに、前記導電膜の近傍領域におい
て、前記低抵抗領域と重なり、前記導電膜の端部からそ
の下にわずかにもぐり込み、前記低抵抗領域よりも浅く
形成された第２導電型の浅い第２の低抵抗領域と、 前記表面領域の所定領域に画定されたチャネル領域上に
ゲート絶縁膜を介して形成された第２のゲート電極、該
第２のゲート電極の端部からその下にわずかにもぐり込
んだ低濃度ソース／ドレイン領域、前記第２のゲート電
極の側面に形成されたサイドウォール、及び該サイドウ
ォールの端部からその下にわずかにもぐり込み、前記低
濃度ソース／ドレイン領域よりも不純物濃度が高く、前
記低濃度ソース／ドレイン領域に電気的に接続された高
濃度ソース／ドレイン領域とから構成されたＬＤＤ構造
トランジスタとを含み、 前記浅い第２の低抵抗領域が前記導電膜の端部からその
下にもぐり込んでいる長さが、前記低濃度ソース／ドレ
イン領域が前記第２のゲート電極の端部からその下にも
ぐり込んでいる長さとほぼ等しい請求項１記載の半導体
装置。 - 【請求項４】 前記導電膜は、ポリシリコン層、または
アモルファスシリコン層、またはポリシリコン層とシリ
サイド層との２層構造、またはアモルファスシリコン層
とシリサイド層の２層構造、アモルファスシリコン層と
ポリシリコン層とシリサイド層との３層構造、ポリシリ
コン層とシリサイド層とアモルファスシリコン層との３
層構造、及びアモルファスシリコン層とポリシリコン層
とシリサイド層と他のアモルファスシリコン層との４層
構造からなる群のうち１つのものである請求項１〜３の
いずれかに記載の半導体装置。 - 【請求項５】 第１導電型の活性領域を有する半導体基
板を準備する工程と、 前記活性領域の表面にゲート酸化膜を形成する工程と、 前記ゲート酸化膜を選択的に除去し、前記半導体基板の
表面が露出した接続領域を形成する工程と、 前記半導体基板上に第２導電型の不純物を有する導電性
膜を形成してパターニングし、前記活性領域の所定の領
域にゲート酸化膜を介してゲート電極を形成するととも
に、前記接続領域に配線を形成する工程と、 少なくとも前記ゲート電極を含むトランジスタ形成領域
及び前記接続領域が露出するようにレジストパターンを
形成し、該レジストパターン、前記ゲート電極及び前記
配線をマスクとして第２導電型の第１の不純物をイオン
注入する工程と、少なくとも前記ゲート電極を含むトラ
ンジスタ形成領域に前記ゲート電極をマスクとして前記
第１の不純物よりも拡散係数が小さい第２導電型の第２
の不純物をイオン注入する工程と、 前記半導体基板をアニールし、前記第１及び第２の不純
物を活性化するとともに、前記配線の導電性膜中の不純
物を前記接続領域の半導体基板中に拡散する工程とを含
む半導体装置の製造方法。 - 【請求項６】 ＤＤＤ構造の第１のＭＩＳＦＥＴと浅い
ソース／ドレイン構造を有するＬＤＤ構造の第２のＭＩ
ＳＦＥＴとを含む半導体装置の製造方法であって、 第１導電型の表面領域を有する半導体基板を準備する工
程と、 前記表面領域上にゲート酸化膜を形成する工程と、 前記ゲート酸化膜を選択的に除去して前記第１導電型の
表面領域の一部を露出し、接続領域を画定する工程と、 前記半導体基板上に第２導電型の不純物を含む導電性膜
を形成する工程と、 前記導電性膜をパターニングし、前記ゲート酸化膜上に
第１のＭＩＳＦＥＴと第２のＭＩＳＦＥＴのゲート電
極、前記接続領域上に配線を形成する工程と、 前記第１のＭＩＳＦＥＴのゲート電極及び前記配線の周
囲に開口を有する第１マスクを半導体基板表面上に形成
する工程と、 前記第１マスク、前記第１のＭＩＳＦＥＴのゲート電極
及び配線をマスクとして半導体基板表面に第２導電型不
純物を２段階でイオン注入する工程と、 前記第２のＭＩＳＦＥＴのゲート電極及び前記配線の周
囲に開口を有する第２マスクを半導体基板表面上に形成
する工程と、 前記第２マスク、前記第２ＭＩＳＦＥＴのゲート電極及
び配線をマスクとして半導体基板表面に第２導電型不純
物を浅い第１の深さでイオン注入する工程と、 少なくとも前記配線の側壁上及び前記第２のＭＩＳＦＥ
Ｔのゲート電極側壁上にサイドウォール絶縁物領域を形
成する工程と、 前記配線、第２のＭＩＳＦＥＴのゲート電極及びサイド
ウォール絶縁物領域をマスクとして前記第１の深さより
も深く、第２導電型不純物をイオン注入する工程と、 前記イオン注入した不純物を活性化すると共に拡散させ
る工程とを含む半導体装置の製造方法。 - 【請求項７】 駆動トランジスタと負荷の直列接続を２
組並列に接続した並列接続回路と、各直列接続内の駆動
トランジスタと負荷との相互接続点を互いに他の組の駆
動トランジスタの制御端子に接続する配線と、各相互接
続点にそれぞれ接続された転送トランジスタとを有する
ＳＲＡＭ型半導体装置において、 前記２つの駆動トランジスタと前記２つの転送トランジ
スタは、各々が半導体基板表面の第１導電型の活性領域
に画定されたチャネル領域とチャネル領域両側のソース
／ドレイン領域とチャネル領域上の絶縁ゲート電極とを
有するＭＩＳＦＥＴであり、 前記２つの駆動トランジスタが形成された活性領域の表
面上の所定領域に直接形成され、第２導電型不純物を含
む配線と、 前記半導体基板表面の第１導電型の活性領域に画定され
たチャネル領域とチャネル領域両側のＤＤＤ構造のソー
ス／ドレイン領域とチャネル領域上の絶縁ゲート電極と
を有するＤＤＤ構造ＭＩＳＦＥＴとを有し、 前記２つの駆動トランジスタのソース／ドレイン領域の
うち前記配線と接続されている領域は、前記配線の端部
からわずかにその下にもぐり込んで形成されており、そ
のもぐり込みの長さは、前記ＤＤＤ構造ＭＩＳＦＥＴの
深いソース／ドレイン領域が、その絶縁ゲート電極の端
部からその下にもぐり込んでいる長さとほぼ等しいＳＲ
ＡＭ型半導体装置。 - 【請求項８】 前記駆動トランジスタのゲート電極は、
それぞれ対応する転送トランジスタのソース／ドレイン
領域の一方の領域まで延在して該一方の領域に接続され
ており、その接続箇所において、前記２つの転送トラン
ジスタの前記一方の領域が、接続された前記ゲート電極
の端部からその下にわずかにもぐり込んで形成されてお
り、そのもぐり込みの長さは、前記ＤＤＤ構造ＭＩＳＦ
ＥＴの深いソース／ドレイン領域が、その絶縁ゲート電
極の端部からその下にもぐり込んでいる長さとほぼ等し
い請求項７記載のＳＲＡＭ型半導体装置。 - 【請求項９】 前記駆動トランジスタのうち一方の駆動
トランジスタのゲート電極は、他方の駆動トランジスタ
のソース／ドレイン領域のうち前記相互接続点側の領域
まで延在して該相互接続点側の領域に接続されており、
その接続箇所において、前記他方の駆動トランジスタの
前記相互接続点側の領域が、前記一方の駆動トランジス
タのゲート電極の端部からその下にわずかにもぐり込ん
で形成されており、そのもぐり込みの長さは、前記ＤＤ
Ｄ構造ＭＩＳＦＥＴの深いソース／ドレイン領域が、そ
の絶縁ゲート電極の端部からその下にもぐり込んでいる
長さとほぼ等しい請求項７または８記載のＳＲＡＭ型半
導体装置。 - 【請求項１０】 前記駆動トランジスタ及び前記転送ト
ランジスタは、ＬＤＤ構造を有する請求項７〜９のいず
れかに記載のＳＲＡＭ型半導体装置。 - 【請求項１１】 一対の電源配線間に駆動トランジスタ
と負荷の直列接続を２組並列に接続し、各直列接続内の
駆動トランジスタと負荷との相互接続点を互いに他の組
の駆動トランジスタの制御端子に接続したＳＲＡＭセル
をＤＤＤ構造のＭＩＳＦＥＴを含む周辺回路とともに有
するＳＲＡＭ型半導体装置の製造方法であって、 第１導電型の活性領域を有する半導体基板表面にゲート
酸化膜を形成する工程と、 前記ゲート酸化膜を選択的に除去し、前記半導体基板の
表面が露出した接続領域を形成する工程と、 前記半導体基板上に第２導電型の不純物を含む導電性膜
を形成してパターニングし、前記活性領域の所定の領域
上に駆動トランジスタとＤＤＤ構造のＭＩＳＦＥＴのゲ
ート電極をゲート酸化膜を介して形成するとともに、前
記接続領域上に配線を形成する工程と、 少なくとも前記ＤＤＤ構造のＭＩＳＦＥＴのゲート電極
を含むトランジスタ形成領域及び前記接続領域が露出す
るようにレジストパターンを形成し、該レジストパター
ン、前記ＤＤＤ構造のＭＩＳＦＥＴのゲート電極及び前
記配線をマスクとして第２導電型の不純物を２段階でイ
オン注入する工程と、 少なくとも前記駆動トランジスタのゲート電極を含むト
ランジスタ形成領域及び前記接続領域が露出するように
レジストパターンを形成し、該レジストパターン、前記
駆動トランジスタのゲート電極及び前記配線をマスクと
して第２導電型の不純物をイオン注入する工程と、 前記半導体基板をアニールし、前記イオン注入した不純
物を活性化するとともに、前記配線の導電性膜中の不純
物を前記接続領域の半導体基板中に拡散する工程とを含
む半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16802694A JP3588622B2 (ja) | 1994-07-20 | 1994-07-20 | 半導体装置及びその製造方法 |
| US08/466,078 US5600167A (en) | 1994-07-20 | 1995-06-06 | Semiconductor device having low contact resistance |
| KR1019950015726A KR100214708B1 (ko) | 1994-07-20 | 1995-06-14 | 저접촉저항을 갖는 반도체장치 및 그의 제조방법 |
| US08/719,399 US5851869A (en) | 1994-07-20 | 1996-09-24 | Manufacture of semiconductor device having low contact resistance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16802694A JP3588622B2 (ja) | 1994-07-20 | 1994-07-20 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0831955A true JPH0831955A (ja) | 1996-02-02 |
| JP3588622B2 JP3588622B2 (ja) | 2004-11-17 |
Family
ID=15860446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16802694A Expired - Lifetime JP3588622B2 (ja) | 1994-07-20 | 1994-07-20 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5600167A (ja) |
| JP (1) | JP3588622B2 (ja) |
| KR (1) | KR100214708B1 (ja) |
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