JP2825585B2 - 半導体集積回路装置及びその製造方法 - Google Patents

半導体集積回路装置及びその製造方法

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JP2825585B2 JP2018598A JP1859890A JP2825585B2 JP 2825585 B2 JP2825585 B2 JP 2825585B2 JP 2018598 A JP2018598 A JP 2018598A JP 1859890 A JP1859890 A JP 1859890A JP 2825585 B2 JP2825585 B2 JP 2825585B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、フロー
ティングゲート電極とコントロールゲート電極とを有す
る電界効果トランジスタ（FET）からなる一素子型のメ
モリセルを備えた半導体集積回路装置に適用して有効な
技術に関する。
〔従来の技術〕
不揮発性記憶機能を有する半導体集積回路装置とし
て、EPROM（Ｅrasble Ｐrogrammable Ｒead Ｏnly Ｍem
ory）及び一括消去型EEPROM（Ｅlectrically Ｅrasable
Ｐrogrammable Ｒead Ｏnly Ｍemory）が知られてい
る。
これらの半導体集積回路装置において、情報を記憶す
るメモリセルは、半導体基板上に第１の絶縁膜を介して
設けられたフローティングゲート電極と、フローティン
グゲート電極上に第２の絶縁膜を介して設けられたコン
トロールゲート電極とを有する電界効果トランジスタに
よって構成されている。メモリセルを構成する前記電界
効果トランジスタはデータ線とワード線との交差部に設
けられる。前記ワード線は前記電界効果トランジスタの
コントロールゲート電極に接続されている。前記電界効
果トランジスタのソース領域はそれと一体に形成された
ソース線（例えば、ｎ型の半導体領域）に接続され、ド
レイン領域はデータ線に接続されている。前記電界効果
トランジスタのドレイン領域、データ線の夫々はメモリ
セルを覆う層間絶縁膜に形成された接続孔を通して接続
されている。
また、前記メモリセルである電界効果トランジスタの
周囲（ゲート幅を規定する領域）は素子分離領域が設け
られ、この素子分離領域はメモリセル間を分離する。前
記素子分離領域は、選択酸化法によって形成されたフィ
ールド絶縁膜によって形成されている。
前述のメモリセルの構造については、例えば米国特許
（USP）4,663,645号、或は1985 IEDM Tech.Dig.pp616〜
619に記載されている。
〔発明が解決しようとする課題〕
本発明者は、前述の半導体集積回路装置において、不
揮発性記憶機能のメモリセルサイズを縮小する技術を検
討した結果、次のような問題点が生じることを見出し
た。
前記素子分離領域は、フローティングゲート電極に自
己整合的に形成された素子間分離溝で構成することによ
り、素子分離領域の幅を縮小し、EPROMの高集積化を図
ることができる技術が提案されている（特開昭64−4318
0号公報）。しかしながら、この技術では、素子分離領
域の幅方向つまりワード線の延在する方向にメモリセル
サイズを縮小できるが、データ線の延在する方向につい
てはメモリセルサイズを縮小できない。
また、前記メモリセルのドレイン領域、データ線の夫
々を接続する接続孔は、層間絶縁膜上に形成されたフォ
トレジストにパターンニングを施すことで所定のマスク
を形成し、このマスクを用いてエッチングを施すことで
形成される。この接続孔は、製造プロセスにおいて、マ
スク合せ余裕寸法が必要とされるので、コントロールゲ
ート電極と素子分離領域との間に所定間隔を有して形成
される。このため、マスク合せ余裕寸法に相当する分、
メモリセルのドレイン領域側の面積が増大するので、EP
ROM又はEEPROMの集積度が低下する。
本発明の目的は、不揮発性記憶機能を有する半導体集
積回路装置の製造工程における最小加工寸法でメモリセ
ルを形成することが可能な技術を提供することにある。
本発明の他の目的は、前記目的に加えて、不揮発性記
憶機能を有する半導体集積回路装置の集積度を向上する
ことが可能な技術を提供することにある。
また、本発明の他の目的は、前記目的に加えて、情報
の書込み動作速度及び読出し速度の高速化を図ることが
可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
〔課題を解決するための手段〕
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
（１）フローティングゲート電極とコントロールゲート
電極とを有する電界効果トランジスタでメモリセルを構
成し、このメモリセルのドレイン領域にデータ線を接続
する不揮発性記憶機能を備えた半導体集積回路装置にお
いて、ゲート幅方向に配置された電界効果トランジスタ
のフローティングゲート電極間にそれに対して自己整合
的に素子分離用の素子分離絶縁膜を埋込み、前記電界効
果トランジスタのドレイン領域に隣接する素子分離絶縁
膜間の間隔、ドレイン領域に隣接するコントロールゲー
ト電極間の間隔の夫々で、前記ドレイン領域のゲート幅
方向、ゲート長方向の夫々の実質的な寸法を規定し、こ
のドレイン領域にそれに対して自己整合的にデータ線を
接続する。
（２）前記手段（１）のメモリセルのドレイン領域、前
記データ線の夫々が、フローティングゲート電極及びコ
ントロールゲート電極の側壁に対して自己整合的に形成
された絶縁膜（サイドウォールスペーサ）と前記素子分
離絶縁膜の側壁に対して自己整合的に形成された絶縁膜
（サイドウォールスペーサ）とで規定された接続孔を通
して接続される。
（３）前記手段（１）のメモリセルをゲート幅方向に複
数配置し、この複数のメモリセルである電界効果トラン
ジスタの夫々のソース領域間を接続するソース線をソー
ス領域に隣接するコントロールゲート電極間に実質的に
埋込まれた導電層で形成する。
〔作用〕
上述した手段（１）によれば、前記データ線、メモリ
セルである電界効果トランジスタのドレイン領域の夫々
を、製造プロセスにおけるマスク合せ余裕寸法を必要と
しないで接続できるので、前記ドレイン領域に隣接する
素子分離絶縁膜の間隔であるゲート幅及び前記ドレイン
領域に隣接するコントロールゲート電極間の間隔で実質
的に規定される前記ドレイン領域のサイズを縮小でき
る。この結果、メモリセルサイズを縮小できるので、不
揮発性記憶機能を有する半導体集積回路装置の集積度を
向上することができる。
上述した手段（２）によれば、前記ゲート幅及び前記
ドレイン領域に隣接するコントロールゲート電極間の幅
に加えて、前記絶縁膜（サイドウォールスペース）の幅
を製造プロセスにおけるマスク合せ余裕寸法を必要とし
ないで形成できるので、メモリセルサイズを縮小し、不
揮発性記憶機能を有する半導体集積回路装置の集積度を
向上することができる。また、前記製造プロセスにおけ
るマスク合せ余裕寸法を必要としない加工寸法を製造プ
ロセスにおける最小加工寸法に規定することにより、メ
モリセルを製造プロセスにおける最小加工寸法で形成で
きる。
上述した手段（３）によれば、前記ソース線をソース
領域に比べて比抵抗値が小さい導電層で形成できるの
で、情報の書込み動作速度及び読出し動作速度の高速化
を図ることができる。
以下、本発明の構成について、一実施例とともに説明
する。
なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
〔発明の実施例〕
（実施例 Ｉ） まず、本発明の第１実施例である半導体集積回路装置
に搭載されたEPROMのメモリセルアレイの回路構成につ
いて、第１図（等価回路図）を用いて説明する。
第１図において、１はＸデコーダ回路、２はＹデコー
ダ回路、３は情報書込み回路、４はセンスアンプ回路で
ある。
Ｘデコーダ回路１からはワード線WLが、Ｙデコーダ回
路２からはデータ線DLがそれぞれ延在する。Ｘデコーダ
回路１は複数本のうちの１本のワード線WLを選択する。
Ｙデコーダ回路２は複数本のうちの１本のデータ線DLを
選択する。
メモリセルＭは、ワード線WL、データ線DLの夫々の交
差部毎に配置され、同第１図に示すようにワード線WL、
データ線DLの夫々に接続される。
メモリセルＭは、フローティングゲート電極と所定の
ワード線WLに接続されたコントロールゲート電極とを有
する２層ゲート構造の電界効果トランジスタＱを基本構
造として構成される。
メモリセルＭである電界効果トランジスタＱのドレイ
ン領域はデータ線DLに接続され、ソース領域は後述する
がソース線（接地線）SLに接続される。このソース線SL
はワード線WLと同一方向に延在する。
前記メモリセルＭは、マトリックス状に複数配置さ
れ、メモリセルアレイを構成する。
情報書込み回路３は、複数本のうちの所定の１本のワ
ード線WLを選択し、そのワード線WLに接続された所定の
メモリセルＭに情報を書込むためのものである。
センスアンプ回路４はメモリセルＭの情報を読出すた
めのものである。
次に、前述したメモリセルＭの具体的な構造について
説明する。第２図はメモリセルアレイの一部の平面図で
ある。第3A図は第２図のＩ−Ｉ切断線で切った断面図、
第3B図は第２図のII−II切断線で切った断面図、第3C図
は第２図のIII−III切断線で切った断面図である。な
お、第２図は、その図面を見易くするために、データ線
とソース線の間に設けられる層間絶縁膜以外の絶縁膜を
図示しない。
第２図及び第3A図乃至第3C図において、10は単結晶珪
素からなるp-型の半導体基板であり、12は半導体基板10
の主面部に設けられたp-型ウエル領域である。
なお、後述するが、半導体基板10のメモリセルアレイ
以外の他の領域の主面には、前述したデコーダ回路１、
２、情報書込み回路３及びセンスアンプ回路４等の周辺
回路を構成する、相補型MISFET（Ｍetal Ｉnsulator Ｓ
emiconductor FET）が構成される。相補型MISFETはｎチ
ャネルMISFET、ｐチャネルMISFETの夫々を組合せて構成
される。ｎチャネルMISFETはp-型ウエル領域12の主面に
構成される。ｐ−チャネルMISFETは、後述する第４図に
示すように、半導体基板10の主面部に設けられたn-型ウ
エル領域14の主面に構成される。
EPROMのメモリセルＭは前述したように電界効果トラ
ンジスタＱで構成される。この電界効果トランジスタＱ
は、主にp-型ウエル領域12、ゲート絶縁膜16、フローテ
ィングゲート電極18、ゲート絶縁膜20、コントロールゲ
ート電極22、ソース領域及びドレイン領域である一対の
ｎ型半導体領域24及び一対のn+型半導体領域26で構成さ
れる。前記p-型ウエル領域12はチャネル形成領域として
使用される。つまり、メモリセルＭである電界効果トラ
ンジスタＱは、２層ゲート構造で構成され、しかもLDD
構造で構成される。
前記フローティングゲート電極18は、製造工程におけ
る第１層目のゲート電極材料で形成され、例えば抵抗値
を低減する不純物（リン（Ｐ）或はヒ素（As））が導入
された多結晶珪素膜で形成される。フローティングゲー
ト電極18は、パターンニングにより、第２図中列方向
（ワード線及びソース線の延在する方向）に所定の幅d1
（ゲート幅又はチャンネル幅）を持って形成される。
28はｐ型チャネルストッパ領域であり、30は素子分離
絶縁膜である。素子分離絶縁膜30は、列方向に所定の幅
d2を有し、しかもフローティングゲート電極18に対し
て、自己整合的に埋込まれる。つまり、前記ゲート幅に
相当する幅d1は列方向においてドレイン領域24に隣接す
る素子分離絶縁膜30間の間隔で規定される。素子分離絶
縁膜30は、例えばCVD法で堆積された酸化珪素膜をRIE
（Ｒeactive Ｉon Ｅtching）等を用いてエッチングす
ることによりフローティングゲート電極18間に埋込まれ
る。つまり、素子分離絶縁膜30の列方向の幅d2は、製造
プロセスにおけるマスク合せ余裕寸法が必要ない加工寸
法で形成できる。
コントロールゲート電極22は、製造工程における第２
層目のゲート電極材料で形成され、例えば、抵抗値を低
減する不純物（Ｐ或はAs）が導入された多結晶珪素膜で
形成される。なお、コントロールゲート電極22は、単層
の高融点金属膜或は高融点金属珪化（WSi2,MoSi2等）
膜、又は多結晶珪素膜上に高融点金属珪化膜を設けた複
合膜で形成してもよい。コントロールゲート電極22はパ
ターンニング（後述する重ね切り）により行方向（デー
タ線の延在する方向）に所定の間隔d3及び所定の幅（ゲ
ート長又はチャンネル長）d4を持って形成される。ま
た、コントロールゲート電極22の幅d4は製造プロセスに
おけるマスク合せ余裕寸法を必要としない加工寸法で形
成される。このコントロールゲート電極22は、列方向に
隣接して配置された他のメモリセルＭである電界効果ト
ランジスタＱのコントロールゲート電極22と一体に構成
され、ワード線WLを構成する。
また、メモリセルＭである電界効果トランジスタＱの
ドレイン領域（24及び26）の平面形状は、このドレイン
領域に隣接する素子分離絶縁膜30の間隔であるゲート幅
d1及びコントロールゲート電極22間の間隔d3で規定され
る。
コントロールゲート電極22の上部には、上層の導電層
（データ線）との絶縁耐圧を確保するために、絶縁膜32
が形成される。フローティングゲート電極18及びコント
ロールゲート電極22の側壁上には、上層の導電層との絶
縁耐圧を確保する絶縁膜（サイドウォールスペーサ）34
が形成される。この絶縁膜34はフローティングゲート電
極18及びコントロールゲート電極22に対して自己整合的
に形成される。また、絶縁膜34の製造工程と同一の製造
工程により、素子分離絶縁膜30の側壁上には絶縁膜（サ
イドウォールスペーサ）36が形成される。この絶縁膜36
は素子分離絶縁膜30に対して自己整合的に形成される。
絶縁膜34、36の夫々は例えばCVD法で堆積された酸化珪
素膜にRIE等の異方性エッチングを施すことによって形
成される。
37はn+型半導体領域であり、この半導体領域37はp-型
ウエル領域12の主面部に形成される。半導体領域37には
ソース線（SL）38が形成される。ソース線38は、メモリ
セルＭである電界効果トランジスタＱのソース領域（24
及び26）に接続され、絶縁膜34A間に埋込まれた導電層
で形成される。ソース線38は、列方向に複数配置される
電界効果トランジスタＱのソース領域の夫々に接続さ
れ、列方向に延在される。ソース線38は、例えば、選択
CVD法で形成されたタングステン（Ｗ）を絶縁膜34間に
埋込むことにより形成される。ソース線38の表面の高さ
はコントロールゲート電極22の表面の高さと略同一平面
で形成される。なお、ソース線38は、抵抗値を低減する
不純物例えばＰをドープしながら珪素を選択成長させて
形成してもよい。
このように、ソース線38を行方向（ゲート長方向）に
おいてソース領域（24及び26）に隣接するコントロール
ゲート電極22の間（間隔d3）にこのコントロールゲート
電極22に対して自己整合的に埋込まれた導電層で形成す
る。この構成により、ソース線38、それに隣接するコン
トロールゲート電極22の夫々の間の整造プロセスにおけ
るマスク合せ余裕寸法を必要としなくなるので、メモリ
セルＭのサイズを縮小し、EPROMの集積度を向上でき
る。また、後述するが、ソース線38に行方向において隣
接するコントロールゲート電極22間の間隔d3を製造プロ
セスにおける最小加工寸法で形成できる。また、ソース
線38をタングステン等の比抵抗値が小さい（例えばn+型
半導体領域26に比べて）高融点金属で形成し、ソース線
38の電位の浮きを低減したので、情報の書込み動作速度
及び読出し動作速度の高速化を図れる。
ソース線38及び絶縁膜32の上部には、上層の導電層と
の絶縁耐圧を確保するために、層間絶縁膜40が形成され
る。
メモリセルＭである電界効果トランジスタＱのドレイ
ン領域（24及び26）には接続孔42を通してデータ線（D
L）44が接続される。データ線44は絶縁膜32及び層間絶
縁膜40上を行方向に延在して設けられる。データ線44は
例えば高融点金属膜で形成される。また、データ線44
は、抵抗値を低減する不純物が導入された多結晶珪素膜
或は高融点金属珪化膜の単層、又は多結晶珪素膜上に高
融点金属珪化膜を設けた複合膜（ポリサイド膜）で形成
してもよい。つまり、データ線44は、スパッタ法、CVD
法等、下地段差部上でのステップカバレッジが良好であ
る。
このように、CVD法、スパッタ法等のステップカバレ
ッジが良好な導電層でデータ線44を形成する。この構成
により、段差部、例えば接続孔42で形成される段差部分
におけるデータ線44の断線不良を防止できるので、EPRO
Mの電気的信頼性を向上できる。
接続孔42は、ドレイン領域とデータ線44との接続側の
フローティングゲート電極18及びコントロールゲート電
極22の側壁に対して自己整合的に設けられた絶縁膜34
と、素子分離絶縁膜30の側壁に対して自己整合的に設け
られた絶縁膜36とで囲まれて構成される。接続孔42の開
口面積は主にゲート幅d1、コントロールゲート電極22の
間隔d3及び絶縁膜34、36の夫々の膜厚（ドレイン領域端
部からの膜厚）で略規定される。つまり、接続孔42内に
おいてデータ線44と接続孔42の行方向端部に位置するそ
れぞれのコントロールゲート電極22との間隔は等しく形
成される。同様に、接続孔42内において、データ線44と
接続孔42の列方向端部に位置するそれぞれの素子分離絶
縁膜30との間隔は等しく形成される。
このように、データ線44はドレイン領域（24及び26）
に対して実質的に自己整合的に接続される。データ線44
とフローティングゲート電極18及びコントロールゲート
電極22との絶縁耐圧はコントロールゲート電極22上の絶
縁膜32とその側壁上の絶縁膜34とで確保される。この構
成により、接続孔42は、ゲート幅d1及びコントロールゲ
ート電極22の間隔d3に対して、製造プロセスにおけるマ
スク合せ余裕寸法を必要とせずに形成できる。
また、データ線44とメモリセルＭである電界効果トラ
ンジスタＱのドレイン領域（24及び26）とは、製造プロ
セスにおけるマスク合せ余裕寸法を必要としないで接続
できるので、ゲート軸d1及びコントロールゲート電極22
間の間隔d3で実質的に規定される。つまり、ドレイン領
域（24及び26）の寸法（開口面積）を製造プロセスにお
けるマスク合せ余裕寸法を必要としない加工寸法で形成
できる。この構成により、行方向及び列方向においてメ
モリセルＭサイズを縮小できるので、EPROMの集積度を
向上することができる。
また、ゲート幅d1及びコントロールゲート電極22間の
間隔d3に加えて、前述したように素子分離絶縁膜30の列
方向の幅d2及びゲート長d4を製造プロセスにおけるマス
ク合せ余裕寸法を必要としない加工寸法で形成できるの
で、メモリセルＭを製造プロセスにおけるマスク合せ余
裕寸法を必要としない加工寸法で形成できる。この結
果、EPROMの集積化を向上することができる。
また、前記ゲート幅d1、素子分離絶縁膜30の幅d2、コ
ントロールゲート電極22間の間隔d3及びゲート長d4の夫
々の加工寸法を製造プロセスにおける最小加工寸法で形
成できるので、最小加工寸法で規定される、高集積化さ
れたEPROMのメモリセルＭを形成することができる。
前記データ線44上には層間絶縁膜46が形成される。こ
のように構成されるメモリセルＭ上には図示しないが配
線層及び配線層上にはファイナルパッシベーション膜が
形成される。
次に、前述のEPROMの製造方法について、第4A図乃至
第4M図（各製造工程毎に示す要部断面図）、第５図及び
第６図（所定の製造工程におけるメモリセルアレイの要
部平面図）を用いて具体的に説明する。なお、第4A図乃
至第4M図の夫々において、図中左側部はメモリセル形成
領域を示し、図中右側部は周辺回路形成領域を示す。こ
のメモリセル形成領域は、周辺回路形成領域近傍のメモ
リセル形成領域であり、前記第２図のＩ−Ｉ切断線で切
った断面に対応する断面を示す。
まず、単結晶珪素からなるp-型半導体基板10を用意す
る（第4A図参照）。
次に、周辺回路の相補型MISFETのｐチャネルMISFET形
成領域において半導体基板10の主面部にn-型ウエル領域
14を形成する。n-型ウエル領域14は、1013［atoms/c
m2］程度のｎ型不純物例えばＰを120［KeV］程度のエネ
ルギのイオン打込み法で導入することによって形成でき
る。
この後、メモリセル形成領域及び周辺回路の相補型MI
SFETのｎチャネルMISFET形成領域において、半導体基板
10の主面部にp-型ウエル領域12を形成する。なお、n-型
ウエル領域14とは異なる半導体基板10の主面部の全領域
にp-型ウエル領域12を形成してもよい。この後、1200℃
程度の熱処理を数時間施すことによって引き伸し拡散を
行う。
次に、p-型ウエル領域12、n-型ウエル領域14の夫々の
主面上に400〜700［nm］のフィールド絶縁膜48を形成す
る。フィールド絶縁膜48は、p-型ウエル領域12、n-型ウ
エル領域14の夫々の主面を選択的に酸化した酸化珪素膜
で形成する。このフィールド絶縁膜48を形成する工程と
実質的に同一製造工程によって、半導体基板10の主面部
のフィールド絶縁膜48下にｐ型チャネルストッパ領域50
を形成する。チャネルストッパ領域50は、フィールド絶
縁膜48の形成領域のp-型ウエル領域12の主面に予め1013
［atoms/cm2］程度のBF2を60［KeV］程度のエネルギの
イオン打込み法で導入し、フィールド絶縁膜48を形成す
る熱処理で不純物の引伸し拡散を行うことで形成でき
る。このフィールド絶縁膜48、チャネルストッパ領域50
の夫々を形成することにより、メモリセル形成領域、周
辺回路形成領域の夫々が電気的に分離される。また、周
辺回路形成領域において、素子形成領域間は、フィール
ド絶縁膜48、チャネルストッパ領域50の夫々が形成さ
れ、電気的に分離される。
次に、第4A図に示すように、p-型ウエル領域12、n-型
ウエル領域14の夫々の主面上に15〜20［nm］程度のゲー
ト絶縁膜16を形成する。ゲート絶縁膜16はp-型ウエル領
域12、n-型ウエル領域14の夫々の主面を酸化した酸化珪
素膜で形成する。
次に、ゲート絶縁膜16上を含む基板全面に第１層目の
ゲート電極層18を堆積させる。この第１層目のゲート電
極層18は例えばCVD法で堆積させた200〜300［nm］の膜
厚の多結晶珪素膜で形成する。この多結晶珪素膜にはそ
の堆積後に抵抗値を低減するｎ型不純物例えばＰが導入
（イオン打込み法或は熱拡散法）される。
次に、第4B図及び第５図に示すように、メモリセル形
成領域において、前記第１層目のゲート電極層18に所定
の形状でパターンニングを施すことにより、列方向に所
定の幅（ゲート幅）d1及び所定の間隔d2を有する第１層
目のゲート電極層18を形成する。
前記パターンニングは、例えば、フォトレジスト52を
マスクとして、RIE等の異方性エッチングを用いて行
う。前記間隔d2は例えば製造工程における最小加工寸法
で形成する。
また、このエッチングにおいて、周辺回路形成領域上
の第１層目のゲート電極層18はエッチングせずに残して
おく。
次に、同第4B図及び第５図に示すように、メモリセル
形成領域において、第１層目のゲート電極層18間の半導
体基板10の主面部にｐ型チャネルストッパ領域28を形成
する。このｐ型チャネルストッパ領域28は、例えば前記
フォトレジスタ52をマスクとして、1013［atoms/cm2］
程度のｐ型不純物例えばBF2を60［KeV］程度のエネルギ
のイオン打込み法で導入することによって形成される。
なお、この工程の後に、熱処理（アニール）により前記
ｐ型不純物の引伸し拡散を行ってもよい。
次に、フォトレジスト52を除去した後、第4C図に示す
ように、第１層目のゲート電極層18上及び夫々の間を含
む基板全面に絶縁膜30を形成する。絶縁膜30は、例えば
CVD法を用いて第１層目ゲート電極18間の間隔d2の1/2以
上の膜厚を有する酸化珪素膜で形成され、第１層目のゲ
ート電極層18間を埋込んで形成される。
この後、第4D図及び前記第５図に示すように、メモリ
セル形成領域において、前記第１層目のゲート電極層18
間に埋込んだ絶縁膜30を形成する。前記絶縁膜30は、例
えばRIE等の異方性エッチングを用いて絶縁膜30をエッ
チバッグすることにより、表面の位置が第１層目のゲー
ト電極層18の表面の位置と実質的に同一位置となるよう
に、第１層目のゲート電極層18間に埋込まれる。このよ
うに、絶縁膜30及びｐ型チャネルストッパ領域28は、列
方向に所定の間隔d2を持ってパターンニングされた第１
層目のゲート電極層18間に自己整合的に埋込まれる。つ
まり、絶縁膜30の列方向における幅d2は、製造プロセス
におけるマスク合せ余裕寸法を必要としない加工寸法で
形成でき、微細化できる。
また、絶縁膜30の表面の位置は、第１層目のゲート電
極層18の表面の位置と実質的に同一で形成されるので、
絶縁膜30及び第１層目のゲート電極層18で形成される表
面を実質的に平坦化することができる。
次に、第4E図に示すように、第１層目のゲート電極18
及び絶縁膜30上を含む基板全面に絶縁膜20を形成する。
この絶縁膜20は、例えば、第１層目のゲート電極層18及
び絶縁膜30の夫々の表面を酸化した２〜５［nm］程度の
膜厚の酸化珪素膜、この酸化珪素膜上に例えばCVD法で
堆積させた10〜20［nm］程度の膜厚の窒化珪素膜、この
窒化珪素膜の表面を酸化した２〜５［nm］程度の膜厚の
酸化珪素膜の夫々を順次積層した複合膜で形成される。
つまり、絶縁膜20は、３層絶縁膜構造でしかもONO構造
で形成される。また、絶縁膜20は、単層の酸化珪素膜若
しくは窒化珪素膜、或はこれらの複合膜（２層膜）で形
成してもよい。
次に、第4F図に示すように、周辺回路形成領域におい
て、前記絶縁膜20、第１層目のゲート電極層18及びゲー
ト絶縁膜16のそれぞれを順次エッチングにより除去し、
半導体基板10の表面を露出する。このエッチングは例え
ばRIE等の異方性エッチングを用いて行う。また、図示
しないが、このエッチング工程中において、メモリセル
形成領域はフォトレジスト等の保護膜で覆われエッチン
グされない。
次に、周辺回路形成領域において、p-型ウエル領域1
2、n-型ウエル領域14の夫々の主面上に15〜20［nm］程
度の膜厚のゲート絶縁膜54を形成する。ゲート絶縁膜54
はp-型ウエル領域12、n-型ウエル領域14の夫々の主面を
酸化した酸化珪素膜で形成する。
この後、周辺回路形成領域のゲート絶縁膜54及びメモ
リセル形成領域の絶縁膜20上を含む基板全面に第２層目
のゲート電極層22を堆積させる。この第２層目のゲート
電極層22は例えばCVD法で堆積させた200〜300［nm］の
膜厚の多結晶珪素膜で形成する。この多結晶珪素膜に
は、その堆積後に抵抗値を低減するｎ型不純物例えばＰ
が導入（イオン打込み法或は熱拡散法）される。なお、
この第２層目のゲート電極層22は、100〜150［nm］の膜
厚の多結晶珪素膜、150〜200［nm］の膜厚のWSi2膜の夫
々を順次積層した複合膜所謂ポリサイド膜で形成しても
よい。このWSi2膜はCVD法又はスパッタリング法で形成
する。
この後、第4G図に示すように、第２層目のゲート電極
層22上に絶縁膜32を形成する。この絶縁膜32は例えばCV
D法で堆積させた400〜500［nm］の膜厚の酸化珪素膜で
形成する。なお、絶縁膜32はCVD法で堆積させた酸化珪
素膜と窒化珪素膜との複合膜で形成してもよい。前記絶
縁膜20、第２層目のゲート電極層22、絶縁膜32の夫々は
実質的に平坦化された絶縁膜30及び第１層目のゲート電
極層18の表面上に順次形成されるので、絶縁膜20、第２
層目のゲート電極層22、絶縁膜32の夫々の表面は実質的
に平坦化される。
次に、メモリセル形成領域において、前記絶縁膜32に
第１回目のパターンニングを施す。このパターンニング
は、絶縁膜32をパターンニングすると共に、同一マスク
を用いて、第２層目のゲート電極層22、絶縁膜20、第１
層目のゲート電極層18の夫々を順次パターンニングする
（重ね切りする）。また、このパターンニングは絶縁膜
30を残して行われる。このパターンニングによって行方
向に所定の間隔d3及び所定の幅（ゲート長）d4を有する
コントロールゲート電極22を形成できると共に、電界効
果トランジスタＱのフローティングゲート電極18及びコ
ントロールゲート電極22の夫々を形成できる（第６図参
照）。前記パターンニングは、例えばフォトレジスト53
をマスクとして、RIE等の異方性エッチングを用いて行
う。なお、絶縁膜32及び絶縁膜20のエッチングは例えば
CHF3系ガス或はCF4＋H2系ガスを用いて行う。また、第
１層目のゲート電極18及び第２層目のゲート電極22のエ
ッチングは例えばC2Cl3F3＋SF6系ガスを用いて行う。こ
のエッチングにおいて、多結晶珪素膜からなる第１層目
のゲート電極層18と酸化珪素膜からなる絶縁膜30との選
択比を20以上とすることができ、第１層目のゲート電極
層18のみを選択的にエッチングし、絶縁膜30を実質的に
残すことができる。また、絶縁膜32の表面は実質的に平
坦に形成されるので、前記パターンニングは高い精度で
行うことができる。
この後、第4H図に示すように、メモリセル形成領域に
おいて、p-型ウエル領域12の主面部にn+型半導体領域24
を形成する。このn+型半導体領域24は例えば前述のフォ
トレジスト53をマスクとして1015［atoms/cm2］程度の
ｎ型不純物例えばAsを60［KeV］程度のエネルギのイオ
ン打込み法で導入することによって形成できる。半導体
領域24は、フローティングゲート電極18、コントロール
ゲート電極22、絶縁膜32の夫々に対して自己整合的に形
成されると共に、前記第６図に示すようにゲート幅d1及
びコントロールゲート電極22間の間隔d3で規定される。
なお、前記半導体領域24を形成した後、基板全面に熱処
理を施し、フローティングゲート電極18、コントロール
ゲート電極22、絶縁膜32の夫々の側壁上に薄い酸化珪素
膜を形成てもよい。この酸化珪素膜はメモリセルＭに蓄
積される情報のリテンション特性を向上する目的で形成
される。
次に、周辺回路形成領域において、前記絶縁層32に第
２回目のパターンニングを施す。このパターンニングは
絶縁膜32、第２層目のゲート電極層22に順次パターンニ
ングを施す。このパターンニングを施すことにより、ｐ
チャネルMISFET、ｎチャネルMISFETの夫々のゲート電極
22、絶縁膜32の夫々を形成することができる。つまり、
周辺回路形成領域のMISFETのゲート電極22は、第２層目
のゲート電極材料で形成される。このパターンニング
は、例えば図示しないフォトレジストをマスクとしてRI
E等の異方性エッチングを用いて行う。
この後、周辺回路形成領域において、p-型ウエル領域
12の主面部にｎ型半導体領域60を形成する。半導体領域
60は例えば1013［atoms/cm2］程度のＰを40〜80［KeV］
程度のエネルギのイオン打ち込み法で導入することによ
って形成する。半導体領域60はゲート電極22に対して自
己整合的に形成される。
次に、第4I図に示すように、周辺回路形成領域におい
て、n-型ウエル領域14の主面部にｐ型半導体領域62を形
成する。半導体領域62は例えば1013［atoms/cm2］程度
のBF2を40〜80［KeV］程度のエネルギのイオン打込み法
で導入することによって形成する。半導体領域62は、ゲ
ート電極22に対して自己整合的に形成される。
次に、メモリセル形成領域及び周辺回路形成領域にお
いて、フローティングゲート電極18、コントロールゲー
ト電極22、絶縁膜32の夫々の側壁に絶縁膜34A（サイド
ウォールスペーサ）を、絶縁膜30の側壁に絶縁膜36A
（サイドウォールスペーサ）を、ゲート電極22の側壁に
絶縁膜（サイドウォールスペーサ）64を形成する（第4J
図参照）。絶縁膜34A、36A、64の夫々は、例えば絶縁膜
32上を含む基板全面にCVD法で堆積させた300［nm］程度
の膜厚の酸化珪素膜にRIE等の異方性エッチングを施す
ことによって形成する。
このように、絶縁膜34Aはフローティングゲート電極1
8、コントロールゲート電極22、絶縁膜32の夫々に対し
て自己整合的に形成される。また、絶縁膜36Aは絶縁膜3
0に対して自己整合的に形成される。
次に、p-型ウエル領域12及びn-型ウエル領域14を含む
基板全面にCVD法で堆積させた10［nm］程度の酸化珪素
膜を形成する。この後、メモリセル形成領域及び周辺回
路形成領域の夫々において、p-型ウエル領域12の主面部
にn+型半導体領域26、66の夫々を形成する。半導体領域
26、66の夫々は例えば1015〜1016［atoms/cm2］程度のA
sを50［KeV］程度のエネルギのイオン打込み法で導入す
ることによって形成する。半導体領域26はコントロール
ゲート電極22、絶縁膜34Aの夫々に対して自己整合的に
形成される。また、半導体領域66はゲート電極22、絶縁
膜64の夫々に対して自己整合的に形成される。前記半導
体領域26を形成することにより、メモリセルＭである電
界効果トランジスタＱが完成する。また、半導体領域66
を形成することにより、ｎチャネルMISFETQnが完成す
る。
この後、第4J図に示すように、周辺回路形成領域にお
いて、n-型ウエル領域14の主面部にp+型半導体領域68を
形成する。半導体領域68は、例えば1015［atoms/cm2］
程度のBF2を50［KeV］程度のエネルギのイオン打込み法
で導入することによって形成する。半導体領域68はゲー
ト電極22、絶縁膜64の夫々に対して自己整合的に形成さ
れる。前記半導体領域68を形成することにより、ｐチャ
ネルMISFETQpは完成する。このｐチャネルMISFETQp、前
記ｎチャネルMISFETQnの夫々は、LDD構造で形成され、
相補型MISFETを形成する。
次に、メモリセル形成領域において、p-型ウエル領域
12の主面部のソース線形成領域にｎ型半導体領域37を形
成する。半導体領域37は例えばホトレジストをマスクと
して1014〜1015［atoms/cm2］程度のＰを150［KeV］程
度のエネルギのイオン打込み法で導入することによって
形成する。半導体領域37はコントロールゲート電極22、
絶縁膜32、34Aの夫々に対して自己整合的に形成され
る。
この後、メモリセル形成領域において、p-型ウエル領
域12の主面部のソース線形成領域上の絶縁膜30をエッチ
ングにより除去し、半導体基板10の表面を露出する。さ
らに、このエッチングにより、メモリセル形成領域にお
いて、素子分離絶縁膜30が形成される（第4K図参照）。
素子分離絶縁膜30は、前記第3A図に示すように、列方向
において幅d2を有し、フローティングゲート電極22に対
して自己整合的に列方向に配置されたフローティングゲ
ート電極22間に埋込まれる。また、素子分離絶縁膜30は
行方向においてソース線形成領域に対して自己整合的に
形成される。前記エッチングは例えば前記フォトレジス
トをマスクとしてRIE等の異方性エッチングにより行
う。
次に、メモリセル形成領域において、p-型ウエル領域
12の主面部のソース線形成領域上にソース線38を形成す
る。このソース線38は例えばタングステンの選択CVD法
を用いて絶縁膜34A間の前記p-型ウエル領域12（半導体
領域37）の主面上に選択的に形成する。つまり、ソース
線38は実質的にコントロールゲート電極22間（間隔d3）
に埋込まれる。
このように、ソース線38は製造プロセスにおけるマス
ク合せ余裕寸法を必要としないで形成できる。
次に、メモリセル形成領域及び周辺回路形成領域にお
いて、基板全面に絶縁膜40を形成する。この絶縁膜40は
例えばCVD法で堆積させた100［nm］程度の膜厚の酸化珪
素膜で形成する。
次に、第4K図に示すように、メモリセル形成領域及び
周辺回路形成領域の夫々において、絶縁膜40にエッチン
グを施し、層間絶縁膜40、接続孔70の夫々を形成する。
層間絶縁膜40、接続孔70の夫々は例えばフォトレジスト
72をマスクにしてRIE等の異方性エッチングを施すこと
によって形成する。また、このエッチングにより、フォ
トレジスト72で覆われていないメモリセル形成領域にお
いて、メモリセルＭである電界効果トランジスタＱのド
レイン領域24及び26上に接続孔42が形成される。この接
続孔42は絶縁膜34、36の夫々に対して自己整合的に形成
される。また、絶縁膜34は、コントロールゲート電極22
の片方の側壁上にのみ形成される。
ここで、前記絶縁膜34はフローティングゲート電極1
8、コントロールゲート電極22、絶縁膜32の夫々の側壁
に対して自己整合的に形成されると共に、絶縁膜36は素
子分離絶縁膜30の側壁に対して自己整合的に形成され
る。
また、接続孔42は、フローティングゲート電極18、コ
ントロールゲート電極22、絶縁膜32の夫々の側壁に対し
て自己整合的に形成された絶縁膜34と素子間分離絶縁膜
30の側壁に対して自己整合的に形成された絶縁膜36とで
囲まれた領域内に形成される。また、接続孔42は、前記
メモリセルＭである電界効果トランジスタＱのドレイン
領域24及び26において、主にゲート幅d4、コントロール
ゲート電極22の間隔d3、絶縁膜34及び36の膜厚（ドレイ
ン領域端部からの膜厚）で規定される開口面積で形成さ
れる。
このように、メモリセルＭの電界効果トランジスタＱ
のドレイン領域24及び26と後述するデータ線との接続部
において、コントロールゲート電極22上に絶縁膜32を形
成し、全面を覆う絶縁膜を形成した後、前記接続部分の
絶縁膜にRIE等の異方性エッチングを施して絶縁膜34、3
6の夫々を形成すると共に、この絶縁膜34、36の夫々に
よって接続孔42を形成することにより、接続孔42をフロ
ーティングゲート電極18、コントロールゲート電極22、
絶縁膜32の夫々の側壁に対して自己整合的に形成でき
る。つまり、メモリセルＭの電界効果トランジスタＱの
ドレイン領域24及び26とデータ線とを整造プロセスにお
けるマスク合せ余裕寸法を必要としないで接続できると
共に、実質的にゲート幅d1、コントロールゲート電極22
間の間隔d3の夫々で規定されるドレイン領域24及び26の
寸法（開口面積）を合せ余裕寸法を必要としない加工寸
法で形成できる。これにより、行方向及び列方向におい
て、EPROMのメモリセルＭのサイズを縮小できるので、E
PROMの集積度を向上できる。
前途のフォトレジスト72を除去した後、第4L図に示す
ように、メモリセル形成領域及び周辺回路形成領域の夫
々において、配線層44を形成する。配線層44はメモリセ
ル形成領域においてデータ線DLとして使用される。配線
層44は、例えば、スパッタ法でチタンナイトライド（Ti
N）膜、タングステンシリサイド（WSi2）膜の夫々を順
次積層し、これらの層に順次パターンニングを施すこと
によって形成する。タングステンシリサイド膜とn+型半
導体領域66及びｐ型半導体領域68との間に設けられたチ
タンナイトライド膜は、これらの半導体領域66、68の夫
々の不純物がタングステンシリサイド膜を通して相互に
拡散することを防止するバリアメタル層として形成され
る。これにより、不純物の相互拡散を防止できるので、
EPROMの製造プロセス上の信頼性を向上できる。
なお、配線層44は、抵抗値を低減する不純物が導入さ
れた多結晶珪素膜或はタングステン（Ｗ）等の高融点金
属膜、又は多結晶珪素膜上に高融点金属珪化膜（WSi
2等）を設けたポリサイド膜で形成してもよい。これら
の配線層44はCVD法、スパッタ法等で形成できる。
次に、メモリセル形成領域及び周辺回路形成領域の夫
々において、基板全面に層間絶縁膜46、接続孔74の夫々
を順次形成する。この層間絶縁膜46は例えばCVD法で堆
積させたBPSG（Ｂorondoped Ｐhospho Ｓilicate Ｇlas
s）膜で形成する。このBPSG膜は、その堆積後にグラス
フローが施され、その表面が平坦化される。
次に、第4M図に示すように、前記接続孔74を通して配
線層44の表面に接続する配線層76を層間絶縁膜46上に形
成する。この配線層76は、メモリセル形成領域における
データ線44と周辺回路形成領域における配線44とを接続
する。この配線層76は、例えばスパッタ法で堆積させた
アルミニウム膜、或は所定の添加物（例えばSi又は及び
Cu）が含有されたアルミニウム合金に所定のパターンニ
ングを施すことによって形成する。
この後、基板全面（図示しない）にファイナルパッシ
ベーション膜を形成することによって、本実施例ＩのEP
ROMは完成する。
なお、本実施例において、ソース線38に隣接するコン
トロールゲート電極22間の間隔d3とドレイン領域24及び
26に隣接するコントロールゲート電極間の間隔d3を同一
間隔で形成しているが、これに限れず互いに異なる間隔
で形成してもよい。
（実施例 II） 本実施例IIは、前記実施例Ｉの半導体集積回路装置に
搭載されたEPROMにおいて、データ線をメモリセルの電
界効果トランジスタのドレイン領域に対して、自己整合
的に埋込んだドレインコンタクトパッドを介して、前記
ドレイン領域に接続した、本発明の第２の実施例であ
る。
本発明の実施例IIである半導体集積回路装置に搭載さ
れたEPROMを第７図（要部断面図）で示す。
第７図において、100はドレインコンパクトパッドで
ある。このドレインコンタクトパッド100は、ドレイン
領域24及び26内において、接続孔42内に埋込まれる。44
は配線層であり、配線層44はメモリセル形成領域におい
てデータ線DLとして使用される。データ線44は、ドレイ
ンコンタクトパッド100を介してドレイン領域24及び26
に電気的に接続される。ドレインコクタクトパッド100
は例えば400［nm］程度の膜厚の単結晶珪素膜で形成さ
れる。この単結晶珪素膜は選択成長法を用いることによ
って接続膜42内にのみ選択的に形成できる。また、前記
単結晶珪素膜は、単結晶珪素膜の列方向の成長により列
方向に隣接する単結晶珪素膜同志が接触しない膜厚に設
定される。
なお、本実施例において、ソース線SLはp-型ウエル領
域12の主面部に形成されたn+型半導体領域37Aで形成さ
れる。
次に、前述のEPROMの製造方法について、第8A図及び
第8B図（各製造工程毎に示す要部断面図）を用いて簡単
に説明する。
前記実施例Ｉと同様の製造方法により、前述の第4A図
乃至第4J図に示す工程を得た後、メモリセル形成領域に
おいて、p-型ウエル領域12のソース線形成領域にn+型半
導体領域37Aを形成する。半導体領域37Aは例えばフォト
レジストをマスクとして1014〜1016［atoms/cm2］程度
のＰを150［KeV］程度のエネルギのイオン打込み法で導
入することによって形成する。これにより、半導体領域
（ソース線SL）37Aは、コントロールゲート電極22、絶
縁膜32、34Aの夫々に対して自己整合的に形成される。
次に、メモリセル形成領域において、メモリセルｍの
電界効果トランジスタＱのドレイン領域26上の絶縁膜16
をRIE等の異方性エッチングにより除去し、半導体基板1
0の表面を露出する。また、このエッチングにより、メ
モリセルＭの電界効果トランジスタＱのドレイン領域24
及び26上に接続孔42が形成される。この接続孔42は絶縁
膜34A、36Aの夫々に囲まれた領域内に形成される。
この後、第8A図に示すように、メモリセル形成領域に
おいて、ドレイン領域26上にドレインコンタクトパッド
100を形成する。ドレインコンタクトパッド100は、例え
ば単結晶珪素の選択成長法を用いて半導体基板10の表面
が露出されたドレイン領域26上に低抗値を低減する不純
物例えばＰをドープしながら単結晶珪素膜を選択的に成
長させることにより形成する。結果的に、ドレインコン
タクトパッド100は実質的に接続孔42に埋込まれる。
次に、メモリセル形成領域及び周辺回路形成領域を含
む基板全面に絶縁膜40を形成する。絶縁膜40は、例えば
CVD法で堆積させた100［nm］程度の酸化珪素膜に、フォ
トレジスト等をマスクにしてRIE等の異方性エッチング
を施すことにより形成する。また、このエッチングによ
って、周辺回路形成領域において、接続孔70が形成され
る。
次に、前記実施例Ｉと同様にして、第8B図に示すよう
に、メモリセル形成領域及び周辺回路形成領域の夫々に
おいて、配線層44を形成する。
これにより、データ線44とメモリセルＭである電界効
果トランジスタＱのドレイン領域24及び26とを製造プロ
セスにおけるマスク合せ余裕寸法を必要としないで接続
できる。
次に、前記実施例Ｉと同様にして、メモリセル形成領
域及び周辺回路形成領域の夫々において、層間絶縁膜4
6、接続孔74、配線層76の夫々を順次形成する。これに
より、前記第７図に示すように、EPROMが完成する。
このように構成されるEPROMは、前記実施例Ｉの効果
以外に以下の効果を奏することができる。
前記メモリセルＭの電界効果トランジスタＱのドレイ
ン領域26とデータ線44との接続を、接続孔42に自己整合
的に埋込まれたドレインコンタクトパッド100を介して
行うことにより、行方向において接続孔42で形成される
段差部を軽減できる。これにより、前記段差部における
データ線44の断線を防止できるので、EPROMの電気的信
頼性を向上できる。
（実施例 III） 本実施例IIIは、前記実施例Ｉの半導体集積回路装置
に搭載されたEPROMにおいて、データ線をメモリセルの
電界効果トランジスタのドレイン領域に対して自己整合
的に形成されたパッド電極を介して、前記ドレイン領域
に接続した、本発明の第３の実施例である。
本発明の実施例IIIである半導体集積回路装置に搭載
されたEPROMを第９図（要部断面図）で示す。
第９図に示すように、200はパッド電極であり、パッ
ド電極200はドレイン領域24及び26内に対して自己整合
的に形成される。
210は層間絶縁膜であり、220は配線層である。配線層
220は、メモリセル形成領域において、データ線DLとし
て使用されると共に、パッド電極200を介してドレイン
領域26に電気的に接続される。
パッド電極200は、例えばCVD法で堆積させた多結晶珪
素膜に抵抗値を低減する不純物を導入した後、所定のパ
ターンニングを施すことによって形成される。また、パ
ッド電極200は、CVD法或はスパッタ法で堆積させた高融
点金属膜（Ｗ等）や高融点金属珪化膜（WSi2等）、又は
多結晶珪素膜上に高融点金属珪化膜を設けたポリサイド
膜で形成してもよい。
配線層220は例えばスパッタ法で堆積させたアルミニ
ウム膜やSi又はCuが添加されたアルミニウム合金で形成
する。
次に、前記EPROMの製造方法について、第10A図及び第
10B図（各製造工程毎に示す要部断面図）を用いて簡単
に説明する。
前記実施例Ｉと同様の製造方法により、第4A図乃至第
4J図に示す工程を経た後、前記実施例Ｉと同様にして、
第10A図に示すように、ｎ型半導体領域37、ソース線3
8、絶縁膜40、接続孔42の夫々を順次形成する。
次に、第10B図に示すように、メモリセル形成領域に
おいて、接続孔42を通して、パッド電極200を形成す
る。
パッド電極200は、例えばメモリセル形成領域及び周
辺回路形成領域の夫々において、基板全面にCVD法で多
結晶珪素膜を堆積し、この多結晶珪素膜に抵抗値を低減
するｎ型不純物をイオン打込み法等を用いて導入した
後、前記多結晶珪素膜にRIE等の異方性エッチングを施
すことによって形成する。これにより、パッド電極200
をドレイン領域26に対して自己整合的に形成できる。
なお、列方向におけるパッド電極200間の間隔は、少
なくとも製造プロセスにおける最小加工寸法を必要とす
るので、列方向の素子分離絶縁膜30の幅d2は最小加工寸
法より広い寸法で形成される。
この後、メモリセル形成領域及び周辺回路形成領域の
夫々において、基板全面に層間絶縁膜210、接続孔230の
夫々を順次形成する。この層間絶縁膜210は例えばCVD法
で堆積させたBPSG膜で形成する。このBPSG膜は、その堆
積後にグラスフローが施され、その表面が平坦化され
る。
次に、前記接続孔230を通してパッド電極200の表面に
接触する配線層220を層間絶縁膜210上に形成する。これ
により、前記第９図に示すEPROMは完成する。
このように構成されるEPROMは、前記実施例Ｉの効果
以外に以下の効果を奏することができる。
前記メモリセルＭの電界効果トランジスタＱのドレイ
ン領域26とデータ線44との接続に際し、データ線200は
製造プロセスにおけるマスク合せ余裕寸法を必要としな
い加工寸法で形成されたドレイン領域26に自己整合的に
設けられたパッド電極200を介して前記ドレイン領域26
と接続される。これにより、データ線220とドレイン領
域26とを接続する際のマスク合せ余裕寸法を低減でき
る。
また、前記データ線220を抵抗値の低いアルミニウム
を主成分とする材料で形成したので、EPROMの情報書込
み動作速度及び読出し動作速度の高速化を図ることがで
きる。これにより、半導体集積回路装置のシステム全体
の動作速度の高速化を図れる。
（実施例 IV） 本実施例IVは、本発明を一括消去型EEPROMに適用し
た、本発明の第４の実施例である。なお、一括消去型EE
PROMについては例えば特願昭63−284587号に詳細に記載
されるので、ここでは簡単に説明する。
本発明の実施例IVである半導体集積回路装置に搭載さ
れた一括消去型EEPROMの構成を第11図（要部断面図）で
示す。第11図においては、図中左側にメモリセル形成領
域を示し、図中右側に周辺回路形成領域を示す。
第11図に示すように、一括消去型EEPROMのメモリセル
Ｍは電界効果トランジスタQmで構成される。この電界効
果トランジスタQmは、前記実施例ＩのメモリセルＭであ
る電界効果トランジスタＱとソース領域及びドレイン領
域である半導体領域の構造のみが異なるだけで、実質的
に同一構造である。つまり、電界効果トランジスタQm
は、p-型ウエル領域12、ゲート絶縁膜16、フローティン
グゲート電極18、絶縁膜20、コントロールゲート電極2
2、ソース領域である高不純物濃度のn+型半導体領域300
及び低不純物濃度のｎ型半導体領域302、ドレイン領域
である低不純物濃度のｎ型半導体領域304及び高不純物
濃度のn+型半導体領域306で構成される。前記ｐ型ウエ
ル領域12はチャネル形成領域として使用される。ｎ型半
導体領域302はn+型半導体領域300の外周に沿って設けら
れる。つまり、ソース領域は所謂２重拡散構造て構成さ
れる。前記ソース領域は、情報消去動作時にコントロー
ルゲート電極22との間に高電圧が印加された場合、表面
が空乏化されることをn+型半導体領域300で不純物濃度
を高めることにより防止する。n+型半導体領域300及び
ｎ型半導体領域302はフローティングゲート電極18、コ
ントロールゲート電極22、絶縁膜32の夫々に対して自己
整合的に形成される。
ドレイン領域のｎ型半導体領域304は、前記ソース領
域のn+型半導体領域300に比べて、低不純物濃度で接合
深さを浅く構成しているが、情報書込み動作時にはホッ
トエレクトロンの発生が十分となる濃度に構成される。
ｎ型半導体領域304は、フローティングゲート電極18、
コントロールゲート電極22、絶縁膜32の夫々に対して自
己整合的に形成される。n+型半導体領域306は、フロー
ティングゲート電極18、コントロールゲート電極22、絶
縁膜32の夫々に対して自己整合的に形成された絶縁膜3
4、及び素子分離絶縁膜30に対して自己整合的に形成さ
れた絶縁膜36に対して自己整合的に形成される。
前記ドレイン領域の外周に沿ったp-型ウエル領域12の
主面部には高不純物濃度のp+型半導体領域308が設けら
れる。p+型半導体領域308は、ドレイン領域近傍の電界
強度を高め、特に、情報書込み動作時に選択に選択状態
の電界効果トランジスタQmにおけるホットエレクトロン
の発生を促進し、情報書込み効率を向上することができ
る。
前記ソース領域及びドレイン領域は前述の特願昭63−
284587号に記載された製造方法と実質的に同一の製造方
法で形成することができる。
次に、前述の一括消去型EEPROMの製造方法について簡
単に説明する。前記実施例Ｉと同様にして、メモリセル
形成領域において、絶縁膜32に第１回目のパターンニン
グ（重ね切り）を施した後、例えばフォトレジストをマ
スクにしてメモリセルＭのソース領域に半導体領域30
0、302の夫々を順次形成する。n+型半導体領域302は、
例えば１×1014〜１×1015［atoms/cm2］程度の不純物
濃度のＰイオンを用い、50［KeV］程度のエネルギのイ
オン打込み法で導入することによって形成する。また、
ｎ型半導体領域300は、例えば５×1015〜１×1016［ato
ms/cm2］程度の不純物濃度のAsイオンを用い、60［Ke
V］程度のエネルギのイオン打込み法で導入することに
より形成する。
次に、例えばフォトレジストをマスクにしてメモリセ
ルＭのドレイン領域にp+型半導体領域308を形成する。p
+型半導体領域308は、例えば５×1013〜1.5×1014［ato
ms/cm2］程度の不純物濃度のBF2イオンを用い、60［Ke
V］程度のエネルギのイオン打込み法で導入することに
より形成する。
次に、熱処理を施し、半導体領域300、302、308の夫
々に引伸し拡散を施す。
次に、例えばフォトレジストをマスクにしてメモリセ
ルＭのp+型半導体領域308の主面部にｎ半導体領域304を
形成する。ｎ型半導体領域304は、例えば５×1014〜３
×1015［atoms/cm2］程度の不純物濃度のAsイオンを用
い、60［KeV］程度のエネルギのイオン打込み法で導入
することにより形成する。
次に、前記実施例Ｉと同様にして、周辺回路形成領域
において、絶縁膜32に第２回目のパターンニングを施し
た後、ｎ型半導体領域60、ｐ型半導体領域62、絶縁膜
（サイドウォールスペーサ）34A、36A、64、n+型半導体
領域66、306、p+型半導体領域68の夫々を順次形成す
る。n+型半導体領域306、66の夫々は、例えばフォトレ
ジストをマスクにして、1015〜1016［atoms/cm2］程度
の不純物濃度のAsイオンを用い、60［KeV］程度のエネ
ルギのイオン打込み法で導入することにより形成する。
次に、前記実施例Ｉと同様にして、ソース線38、層間
絶縁膜40、絶縁膜34、36、配線層44、層間絶縁膜46、配
線層76の夫々を順次形成することによって、前記第11図
に示す一括消去型EEPROMは完成する。
このように構成される一括消去型EEPROMは前記実施例
Ｉと同様の効果を奏することができる。
なお、本実施例において、n+型半導体領域306、66の
夫々を形成した後、前記実施例Ｉと同様にメモリセルＭ
のソース線形成領域にｎ型半導体領域37を形成してもよ
い。
（実施例 Ｖ） 本実施例Ｖは、本発明を横型マスクROMに適用した、
本発明の第５実施例である。なお、マスクROMについて
例えば特開昭58−111364号公報に詳細に記載されている
ので、ここでは簡単に説明する。
本発明の実施例Ｖである半導体集積回路装置に搭載さ
れた横型マスクROMのメモリセルアレイの回路構成を第1
2図（等価回路図）で示す。
各メモリセルはｎチャネルMISFETで構成されマトリッ
クス状に配置される。各セルのゲートはＸデコーダ回路
１から延びるワード線WLに、そのドレインはＹデコーダ
回路２からカラムスイッチ用MISFETQ3を介して延びるデ
ータ線Ｄに接続され、そのソースは接地される。また、
カラムスイッチ用MISFETQ3のソース・ドレイン領域の一
方はコモンデータ線CDによってセンスアンプ回路４に接
続される。
各セルへのデータの書込みは、後述のように選択的に
ゲート電極を通して基板と同一導電型の不純物をイオン
打込みし、所定のメモリ素子のMISFET（図12中、例えば
破線内のもの）のしきい値電圧Vthを高くすることによ
って行われる。
次に、前述の横型マスクROMのメモリセルの具体的な
構造について簡単に説明する。第13図はメモリセルアレ
イの一部の平面図である。第14A図は第13図のＩ′−
Ｉ′切断線で切った断面図、第14B図は第13図のII′−I
I′切断線で切った断面図、第14C図は第13図のIII′−I
II′切断線で切った断面図である。
第13図，第14A図及び第14B図に示すように、横型マス
クROMのメモリセルは電界効果トランジスタＱ′で構成
される。この電界効果トランジスタＱ′は、前記実施例
ＩのメモリセルＭである電界効果トランジスタＱの絶縁
膜20が設けられていない構造であることのみが異なるだ
けで、実質的に同一構造である。つまり、電界効果トラ
ンジスタＱ′は、p-型ウエル領域12、ゲート絶縁膜16、
ゲート電極18,22、ソース領域及びドレイン領域である
一対のｎ型半導体領域24及び一対のn+型半導体領域26で
構成される。前記p-型ウエル領域12はチャネル形成領域
として使用される。つまり、メモリセルである電界効果
トランジスタＱ′は、１層ゲート構造で構成され、しか
もLDD構造で構成される。
また、ゲート電極22は、列方向に隣接して配置された
他のメモリセルである電界効果トランジスタＱ′のゲー
ト電極22と一体に構成され、ワード線WLを構成する。な
お、第15A図及び第15B図において、図中左側部はメモリ
セル形成領域を示し、図中右側部は周辺回路形成領域を
示す。このメモリセル形成領域は、周辺回路形成領域近
傍のメモリセル形成領域であり、前記第13図のＩ′−
Ｉ′切断線で切った断面図に対応する断面を示す。
次に、前述の横型マスクROMの製造方法について第15A
図及び第15B図（所定の製造工程におけるメモリセルア
レイの要部断面図）を用いて簡単に説明する。
前記実施例Ｉにおける絶縁膜20を形成する工程を行わ
ない以外、前記実施例Ｉと同様の製造方法により、前述
の第4A図乃至第4J図に示す工程を経る。この後、第15A
図に示すように、メモリセル形成領域において、例えば
フォトレジスト膜500をマスクとして情報書込み用のイ
オン打込みを行い、打込み領域502を形成する。
このイオン打込みされた電界効果トランジスタＱ′の
しきい値電圧Vthは約８［Ｖ］まで高められる。これに
対して打込まれない電界効果トランジスタＱ′のVthは
例えば約0.6［Ｖ］である。
なお、上述の情報書込みのための不純物のイオン打込
み条件は、例えばボロンイオン502Aを用い、打込みエネ
ルギ40〜500［KeV］、ドーズ量1010〜1014［atoms/c
m2］の範囲から状況に応じて種々選択される。即ち、打
込みエネルギは、ゲート電極とゲート酸化膜の膜厚によ
って決まり、ドーズ量はしきい値電圧Vthを何［Ｖ］ま
で変化させたいかによって決定される。
次に、フォトレジストマスク500を除去した後、前記
実施例Ｉと同様にして、ソース線38、層間絶縁膜40、絶
縁膜34,36、配線層44、層間絶縁膜46、配線層76の夫々
を順次形成することによって第15Bに示す横型マスクROM
は完成する。
このように構成される横型マスクROMは前記実施例Ｉ
と同様の効果を奏することができる。
（実施例 VI） 本実施例VIは、本発明を縦型マスクROMに適用した、
本発明の第６実施例である。なお、マスクROMについて
は例えば特開昭63−122163号公報に詳細に記載されてい
るので、ここでは簡単に説明する。
本発明の実施例VIである半導体集積回路装置に搭載さ
れた縦型マスクROMのメモリセルアレイの回路構成を第1
6図（等価回路図）、縦型マスクROMのメモリセルアレイ
の要部平面図を第17図、第17図のＩ″−Ｉ″切断線で切
った断面図を第18図で示す。
第16図及び第17図に示すように、縦型マスクROMのメ
モリセルアレイには、MIS容量又はMISFET（以下、単にM
ISFET）からなるメモリセルQv1〜Qv8が配置される。メ
モリセルQv1〜Qv8は直列に接続される。８個（又は16
個,32個，…）のメモリセルQv1〜Qv8は８ビット（又は1
6ビット,32ビット…）からなる単位メモリセル行を構成
する。
前記メモリセメQvは、“0"情報となるデプレッション
型（第１しきい値電圧）又は“1"情報となるエンハンス
メント型（第２しきい値電圧）のMISFETで構成される。
メモリセルQv1〜Qv8のゲート電極の夫々には、列方向に
延在するワード線WLが接続され、ワード線WLは、メモリ
セルQvの導通を制御する。夫々のワード線WLはその一端
がＸデコーダ回路１に接続される。
単位メモリセル行のメモリセルQv1、具体的には、メ
モリセルQv1を構成するMISFETのドレインは、行方向に
延在するデータ線DLに接続され、さらにそのゲート電極
にプリチャージ信号φpcが供給されるプリチャージ用MI
SFETQpcを介して電源電圧Vccに接続される。電源電圧Vc
cは例えば回路の動作電圧５［Ｖ］である。データ線DL
はこの一端がカラムスイッチを構成するMISFETQsを通し
てコモンデータ線CDに接続される。MISFETQsのゲート電
極はＹデコーダ回路２に接続される。メモリセル行の他
端のメモリセルQvsを構成するMISFETのソースは基準電
圧Vssに接続される。基準電圧Vssは例えば回路の接地電
位０［Ｖ］である。後述するが、電源電圧Vcc、基準電
圧Vssの夫々は列方向に配置された複数の単位メモリセ
ル行に共通で設けられ、電源電圧用配線、基準電圧用配
線の夫々を構成する。
単位メモリセル行は、前記プリチャージ用MISFETQpc
を中心に行方向に一対の対称形で構成される。この一対
の単位メモリセル行は、列方向に繰り返しパターンで複
数配置され、メモリセルアレイを構成する。
第17図及び第18図に示すように、縦型マスクROMのメ
モリセルである電界効果トランジスタQvは前記実施例Ｖ
のメモリセルである電界効果トランジスタＱ′と実質的
に同一構造である。また、縦型マスクROMのメモリセル
アレイは、前記実施例Ｖのメモリセルアレイとデータ線
44（DL）及びソース線38（SL）が形成されている位置が
異なるだけで、前記実施例Ｖの製造方法と実質的に同一
の製造方法で形成することができる。また、メモリセル
Qvは予じめ（情報の書込み前）ディプレッション型のし
きい値電圧で形成されるが、情報書込用不純物の導入に
よってしきい値電圧はエンハンスメント型に変化させら
れる。
この情報書込用不純物の導入は、前記実施例Ｖと同様
にして、例えば1010〜1014［atoms/cm2］程度のボロン
イオン（一価）を用い、100〜500［KeV］程度のエネル
ギーのイオン打込みで行う。これにより、打込み領域60
0が形成され、メモリセルQvのしきい値電圧をディプレ
ッション型からエンハンスメント型に変化させる。
このように構成される縦型マスクROMは、前記実施例
Ｉと同様の効果を奏する。
以上、本発明者によってなされた発明を、前記実施例
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。
例えば、前述の実施例Ｉにおいて、メモリセルＭであ
る電界効果トランジスタＱのソース領域及びドレイン領
域であるn+型半導体領域26を絶縁膜34A、36Aの夫々に対
して自己整合的に形成しているが、これに限らず、本発
明は、メモリセル形成領域において、前記n+型半導体領
域26を形成せずに、ｎ型半導体領域37と接続孔42を通し
て前記ドレイン領域にｎ型不純物をイオン打込み法で導
入して形成されるn+型半導体領域とで代用してもよい。
また、前記実施例Ｉ乃至IIIにおいて、メモリセルＭ
である電界効果トランジスタＱをLDD構造で形成してい
るが、これに限らず、本発明は、シングルドレイン構
造、ダブルドレイン（２重拡散）構造、或はこれらの構
造をソース領域、ドレイン領域の夫々で使い分てもよ
い。
また、前記実施例IIにおいて、前記ソース線SLをp-型
ウエル領域12の主面に設けられた半導体領域37Aで形成
しているが、これに限らず、本発明は、ソース線SLを実
施例Ｉと同様にしてコントロールゲート電極22間に押込
まれた導電層38で形成してもよい。また、前記実施例
Ｉ、II、IVの夫々において、ソース線SLをコントロール
ゲート電極22間に埋込まれた導電層38で形成している
が、これに限らず、本発明は、p-型ウエル領域12の主面
に設けられた半導体領域37Aで形成してもよい。
〔発明の効果〕
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
不揮発性記憶機能を有する半導体集積回路装置の製造
工程における最小加工寸法で規定されるメモリセルを形
成することができる。
また、前記半導体集積回路装置の集積度を向上するこ
とができる。
また、前記半導体集積回路装置の動作速度の高速化を
図ることができる。
また、前記半導体集積回路装置の電気的信頼性を向上
することができる。
【図面の簡単な説明】
第１図は、本発明の実施例ＩであるEPROMのメモリセル
アレイの等価回路図、 第２図は、前記EPROMのメモリセルアレイの平面図、 第3A図は、前記第２図のＩ−Ｉ切断線で切った断面図、 第3B図は、前記第２図のII−II切断線で切った断面図、 第3C図は、前記第２図のIII−III切断線で切った断面
図、 第4A図乃至第4M図は、前記EPROMの各製造工程毎に示す
要部断面図、 第５図及び第６図は、前記EPROMのメモリセルアレイの
所定の製造工程における平面図、 第７図は、本発明の実施例IIであるEPROMの要部断面
図、 第8A図及び第8B図は、前記EPROMの各製造工程毎に示す
要部断面図、 第９図は、本発明の実施例IIIであるEPROMの要部断面
図、 第10A図及び第10B図は、前記EPROMの各製造工程毎に示
す要部断面図、 第11図は、本発明の実施例IVである一括消去型EEPROMの
要部断面図、 第12図は、本発明の実施例Ｖである横型マスクROMのメ
モリセルアレイの等価回路図、 第13図は、前記横型マスクROMのメモリセルアレイの平
面図、 第14A図は、前記第13図のＩ′−Ｉ′切断線で切った断
面図、 第14B図は、前記第13図のII′−II′切断線で切った断
面図、 第14C図は、前記第13図のIII′−III′切断線で切った
断面図、 第15A図及び第15B図は、前記横型マスクROMを各製造工
程毎に示す要部断面図、 第16図は、本発明の実施例VIである縦型マスクROMのメ
モリセルアレイの等価回路図、 第17図は、前記縦型マスクROMのメモリセルアレイの平
面図、 第18図は、前記第17図のＩ″−Ｉ″切断線で切った断面
図である。 図中、Ｍ……メモリセル、Q,Qm……電界効果トランジス
タ、12,13……ウエル領域、24,26,37,37A……半導体領
域、18……フローティングゲート電極、22……コントロ
ールゲート電極、34,34A,36……絶縁膜、38,SL……ソー
ス線、44,DL……データ線、30……素子分離絶縁膜、28
……チャネルストッパ領域である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/115 H01L 29/788 H01L 29/792 H01L 21/8247

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】フローティングゲート電極とコントロール
    ゲート電極とを有する電界効果トランジスタでメモリセ
    ルを構成し、このメモリセルのドレイン領域にデータ線
    を接続する不揮発性記憶機能を備えた半導体集積回路装
    置において、前記電界効果トランジスタのフローティン
    グゲート電極とゲート幅方向に隣接する他の電界効果ト
    ランジスタのフローティングゲート電極との間に素子間
    分離用の第１絶縁膜を埋込み、前記電界効果トランジス
    タのドレイン領域の前記ゲート幅方向の寸法がこのドレ
    イン領域に隣接する第１絶縁膜間の間隔で実質的に規定
    されると共に、前記ドレイン領域のゲート長方向の寸法
    がこの方向に配列された複数の電界効果トランジスタの
    コントロールゲート電極間の間隔で実質的に規定され、
    前記ドレイン領域との接続部のデータ線と前記ドレイン
    領域に隣接するそれぞれの前記第１絶縁膜との間隔を等
    しい間隔で、かつ前記ドレイン領域との接続部のデータ
    線と前記ドレイン領域に隣接するそれぞれのフローティ
    ングゲート電極或はコントロールゲート電極との間隔を
    等しい間隔で構成したことを特徴とする半導体集積回路
    装置。
  2. 【請求項２】前記ドレイン領域と前記データ線との接続
    が、前記コントロールゲート電極及び前記フローティン
    グゲート電極の側壁に対して自己整合的に設けられた第
    ２絶縁膜と、前記第１絶縁膜の側壁に対して自己整合的
    に設けられた第３絶縁膜とで囲まれて形成された接続孔
    を通して行うことを特徴とする請求項１項に記載の半導
    体集積回路装置。
  3. 【請求項３】前記コントロールゲート電極はワード線を
    構成すると共に、前記ワード線と略同一方向に延材する
    ソース線は前記電界効果トランジスタのソース領域に隣
    接する前記ワード線の側壁に自己整合的に形成された絶
    縁膜間に埋め込まれた導電膜で構成されることを特徴と
    する請求項１又は請求項２に記載の半導体集積回路装
    置。
  4. 【請求項４】前記データ線と前記ドレイン領域との接続
    は、前記接続孔に対して自己整合的に形成された中間導
    電膜を介して行われることを特徴とする請求項１又は請
    求項２に記載の半導体集積回路装置。
  5. 【請求項５】前記データ線と前記ドレイン領域との接続
    は、前記接続孔内に自己整合的に埋込まれたコンタクト
    パッド電極を介して行われることを特徴とする請求項１
    又は請求項２に記載の半導体集積回路装置。
  6. 【請求項６】前記メモリセルはメモリセル形成領域に形
    成され、前記メモリセルを制御する周辺回路は周辺回路
    形成領域に形成されると共に、前記メモリセル形成領域
    と前記周辺回路形成領域間及び周辺回路形成領域内の素
    子間はフィールド酸化膜で分離されることを特徴とする
    請求項１乃至請求項５に記載の夫々の半導体集積回路装
    置。
  7. 【請求項７】フローティングゲート電極とコントロール
    ゲート電極とを有する電解効果トランジスタでメモリセ
    ルを構成し、このメモリセルのドレイン領域にデータ線
    を接続する不揮発性記憶機能を備えた半導体集積回路装
    置の製造方法において、前記電界効果トランジスタ形成
    領域の基板の主面上に、ゲート絶縁膜を介在させて、第
    １層目の導電層を形成する工程と、前記第１層目の導電
    層にパターンニングを施し、ゲート幅方向に所定の間隔
    を有する前記第１層目の導電層を形成する工程と、前記
    第１層目の導電層間に第１絶縁膜を埋込む工程と、前記
    第１層目の導電層及び第１絶縁膜上に第２絶縁膜を形成
    する工程と、第２絶縁膜上に第２層目の導電層を形成す
    る工程と、前記第２層目の導電層及び第１層目の導電層
    にパターンニングを施し、前記ゲート長方向に所定の間
    隔を有するコントロールゲート電極及びフローティング
    ゲート電極を形成する工程と、前記基板の主面上にコン
    トロールゲート電極及びフローティングゲート電極に対
    して自己整合的にソース領域及びドレイン領域を形成す
    る工程と、前記フローティングゲート電極と、コントロ
    ールゲート電極との側壁及び前記第１絶縁膜の側壁に自
    己整合的に第３絶縁膜を形成すると共に、ドレイン領域
    上に前記第３絶縁膜で周囲を規定された接続孔を形成す
    る工程と、前記接続孔を通して前記ドレイン領域に接続
    されるデータ線を形成する工程とを備えたことを特徴と
    する半導体集積回路装置の製造方法。
  8. 【請求項８】前記第２層目の導電層をパターンニングす
    る工程は、前記ゲート幅方向に延在しかつ前記ゲート長
    方向に所定の間隔を有するコントロールゲート電極及び
    ワード線を形成することを特徴とする請求項７に記載の
    半導体集積回路装置の製造方法。
  9. 【請求項９】前記電界効果トランジスタのソース領域に
    接続されるソース線は、前記ソース領域に隣接する前記
    ワード線の側壁に自己整合的に形成された絶縁膜間に埋
    込まれた導電層で形成されることを特徴とする請求項８
    に記載の半導体集積回路装置の製造方法。
  10. 【請求項１０】前記第１絶縁膜の表面の高さは、前記第
    １層目の導電層の表面の高さと略同一平面で形成される
    ことを特徴とする請求項７乃至請求項９項に記載の夫々
    の半導体集積回路装置の製造方法。
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