KR910015056A - 반도체 집적회로장치 및 그 제조방법 - Google Patents

반도체 집적회로장치 및 그 제조방법 Download PDF

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Abstract

내용 없음

Description

반도체 집적회로장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명이 실시예 Ⅰ인 EPROM의 메모리셀 어레이의 등가회로도, 제2도는 본 발명의 실시예 1인 EPROM의 메모리셀 어레이의 평면도, 제3도 A는 제2도의 Ⅰ-Ⅰ선을 절단한 단면도.

Claims (10)

  1. 부동게이트 전극과 제어게이트 전극을 갖는 전계효과트랜지스터로 메모리셀을 구성하는 불휘발성기억기능을 마련한 반도체집적회로장치에 있어서, 소자간분리용의 제1절연막을 부동게이트전극 사이에 매입하는 것으로 구성함과 동시에 상기 젠계효과트랜지스터의 드레인영역의 치수는 상기 드레인영역에 인접하는 제1 절연막 사이의 간격과 상기 드레인영역에 인접하는 제어게이트전극 사이의 간격으로 규정하며, 또 상기 드레인영역과의 접속부의 데이타선과 상기 드레인영역에 인접하는 각각의 상기 제1절연막의 간격을 같은 간격으로, 또한 상기 드레인영역과의 접속부의 데이타선과 상기드레인영역에 인접하는 각각의 부동게이트전극 또는 제어게이트전극의 간격을 같은 간격으로 구성하는 반도체집적회로장치.
  2. 특허청구의 범위 제1항에 있어서, 상기 드레인영역과 상기 데이타선의 접속을 상기 제어게이트전극 및 상기 부동게이트전극의 측벽에 대해서 자기정합적으로 마련된 제2 절연막과 상기 제1 절연막의 측벽에 대해서 자기정합적으로 마련된 제3 절연막으로 둘러싸여서 형성된 접속구멍을 통해서 실행하는 반도체 집적회로장치.
  3. 특허청구의 범위 제2항에 있어서, 상기 제어게이트 전극은 워드선을 구성함과 동시에 상기 워드선과 동일방향으로 연장하고 있는 소스선이 상기 전계효과트랜지스터의 소스영역에 인접하는 상기 워드선의 측벽에 자기정합적으로 형성된 절연막 사이에 매입되어서 형성되는 도전막으로 구성하는 반도체 집적회로장치.
  4. 특허청구의 범위 제1항, 제2항 또는 제3항에 있어서, 상기 데이타선과 상기 드레인영역의 접속은 상기 접속구멍에 대해서 자기정합적으로형성된 중간도전층을 거쳐서 실행되고 있는 반도체 집적회로장치.
  5. 특허청구의 범위 제1항, 제2항 또는 제3항에 있어서, 상기 데이타선과 상기 드레인영역의 접속은 상기 접속구멍내에 자기정합적으로 매입하도록 형성된 접촉패드전극을 거쳐서 실행되고 있는 반도체 집적회로장치.
  6. 특허청구의 범위 제1항, 제2항, 또는 제3항에 있어서, 상기 메모리셀은 메모리셀형성영역에 형성되며, 또 주변회로 형성영역에 형성됨과 동시에 상기 메모리셀 형성영역과 상기 주변회로형성영역 사이 및 주변회로 형성 영역내의 소자 사이는 필드산화막으로 분리되어있는 반도체집적회로장치.
  7. 부동 게이트 전극과 제어게이트 전극을 갖는 전계효과 트랜지스터로 되는 메모리셀을 마련한 반도체집적회로장치의 제조방법에 있어서, 상기 전계효과트랜지스터 형성영역의 기판의 주면 위에 게이트절연막을 개재시켜서 1층째의 도전층을 형성하는 공정, 상기 1층째의 도전층에 패터닝을 실시하며, 제1방향으로 소정의 간격을 갖는 상기 1층째의 도전층을 형성하는 공정, 상기 1층째의 도전층 사이에 매입된 제1 절연막을 형성하는 공정, 상기 제1층째의 도전층과 상기 제1 절연막 위에 제2절연막을 형성하는 공정, 상기 제2절연막 위에 2층째의 도전층을 형성하는 공정, 상기 2층째의 도전층과 1층째의 도전층에 패터닝을 실시하여 상기 제1방향과 수직인 제2 방향으로 소정의 간격을 갖는 제어게이트전극과 부동케이트 전극을 형성함과 동시에 소스, 드레인영역을 형성하는 공정, 상기 부동게이트전극과 제어게이트 전극의 측벽 및 상기 제1 절연막의 측벽에 자기정합적으로 제3절연막을 형성함과 동시에 드레인영역 위에 상기 제3 절연막으로 규정된 접속구멍을 형성하는 공정, 상기 접속구멍을 통해서 상기 드레인영역에 접속되는 배선을 형성하는 공정을 포함하는 반도체 집적회로 장치의 제조방법.
  8. 특허청구의 범위 제7항에 있어서, 상기 제어게이트전극은 상기 제1방향으로 연장하며, 또한 상기 제2방향으로 소정의 간격을 갖도록 상기 2층째의 도전층을 패터닝해서 형성함과 동시에 워드선을 형성하고 있는 반도체집적회로 장치의 제조방법.
  9. 특허청구의 범위 제8항에 있어서, 상기 전계효과트랜지스터의 소스영역에 접속되는 배선을 상기 소스영역에 인접하는 상기 워드선의 측벽에 자기정합적으로 형성된 절연막 사이에 매입된 도전층으로 형성하는 반도체집적회로장치의 제조방법.
  10. 특허청구의 범위 제7항, 제8항, 또는 제9항에 있어서, 상기 제1 절연막의 표면은 상기 1층째의 도전층의 표면과 동일평면을 갖도록 형성하는 반도체집적회로장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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