JP2007335887A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】ＳＯＩ構造を有するＤＲＡＭ装置及びその製造方法を提供する。
【解決手段】半導体基板１００上に素子隔離膜を形成する段階と、ゲート電極を形成する段階と、ゲート電極両側の半導体基板内にソース／ドレーン領域１１６を形成する段階と、第１絶縁膜１１８を形成する段階と、第１絶縁膜上から第１絶縁膜を貫通してソース／ドレーン領域１１６と電気的に連結されるキャパシタ１２０を形成する段階と、キャパシタを含んで第１絶縁膜上に第２絶縁膜１２２ａを形成する段階と、第２絶縁膜とハンドルウェーハを接合する段階と、素子隔離膜の下部表面が露出される時まで半導体基板の二つの表面の中他の一つの表面を平坦化−研磨する段階と、第３絶縁膜１２８ａを形成する段階と、第３絶縁膜上から第３絶縁膜を貫通してソ−ス／ドレーン間の半導体基板と電気的に接続されるように導電膜１２６を形成する段階とを含むことを特徴とする。
【選択図】図５

Description

本発明は、半導体装置及びその製造方法に関するものであり、より具体的にはＳＯＩ構造を有するＤＲＡＭ装置及びその製造方法に関するものである。
ＤＲＡＭ装置で高い集積度が要求されながら、ハンドルウェーハ上に絶縁物質を間に置いて形成される半導体基板内に素子が形成できるため、工程上で発生される集積度の限界が克服できる。従って、ＳＯＩ(Silicon On Insulator)構造を有するＤＲＡＭ装置の製造に多くの関心が集まり、これにより多方面で多くの研究が進行されている。又、ＳＯＩのトランジスタはウェル(well)及び負荷(load)抵抗の減少により印加される電圧が低く、これにより低電力として動作できる。又、高い動作速度で作動する利点も有している。
しかし、利点に反してＳＯＩ構造を有するＤＲＡＭ装置には幾つかの問題を内包している。その一つがフローティングボディ効果(floating body effect)である。トタンジスタの活性領域が電気的にフローティングされているのでトランジスタの特性を不安定させており、これによりトランジスタの誤動作及び特性の劣化のような問題が発生される。
図１は、従来のＳＯＩ構造を有するＤＲＡＭ装置を示す断面図である。図１を参照すると、ハンドルウェーハ２４上に半導体基板との接合のため使用される第１絶縁膜２２ａ、例えばＢＰＳＧ膜が形成されており、第１絶縁膜２２ａ上には第２絶縁膜１８が形成されており、第２絶縁膜１８上に素子隔離膜１２、ソース／ドレーン領域１６が含まれた活性領域が形成されている。この場合第２絶縁膜内にはワードライン１４ａ，１４ｂが形成されており、第１絶縁膜２２ａ及び第２絶縁膜１８内に掛って形成されたキャパシタ２０がワードライン１４ａ一側のソース／ドレーン領域１６と電気的に連結されている。
素子隔離膜１２と活性領域上に第３絶縁膜２６が形成されており、第３絶縁膜２６上から第３絶縁膜２６を貫通して他側のソ−ス／ドレーン領域１６と電気的に連結されるビットライン２８が形成されている。そして、ビットライン２８上に第４絶縁膜３０が形成されており、第４絶縁膜３０上に金属ライン３０ａ，３０ｂが形成されている。図面に示されたように、活性領域でチャンネルが形成されるバルク領域(bulk region)が電気的にフローティングされた状態なので蓄積ホール(accumulation hole)によるスレッショルド電圧の不規則な変化が発生され、これにより前述したトランジスタの誤動作及び特性の劣化のような問題を発生する。
特開平９−５５４８４号公報 特開平４−１４２６１号公報
本発明の目的は、ＳＯＩ構造で安定されて向上されたトランジスタの特性を得られるため向上された性能を発揮するＳＯＩ構造を有する半導体装置及びその製造方法を提供することである。
前述した目的を達成するため提案された本発明の特徴によると、半導体装置の製造方法は、活性領域と非活性領域とを定義するため半導体基板上に素子隔離膜を形成する段階と、半導体基板の二つの表面の中一つの表面の活性領域上にゲート絶縁膜を間に置いて第１ゲート電極を形成する段階と、第１ゲート電極両側の半導体基板内にソース／ドレーン領域を形成する段階と、第１ゲート電極を含んで半導体基板上に第１絶縁膜を形成する段階と、第１絶縁膜上から第１絶縁膜を貫通してソース／ドレーン領域と電気的に連結されるキャパシタを形成する段階と、キャパシタを含んで第１絶縁膜上に第２絶縁膜を形成する段階と、第２絶縁膜とハンドルウェーハとを接合する段階と、素子隔離膜が露出される時まで半導体基板の二つの表面の中他の一つの表面を平坦化−研磨する段階と、半導体基板の二つの表面の中他の一つの表面上に第３絶縁膜を形成する段階と、第３絶縁膜上から第３絶縁膜を貫通してソース／ドレーン間の半導体基板と電気的に接続されるように導電膜を形成する段階とを含む。
前述した目的を達成するために提案された本発明の特徴によると、半導体装置の製造方法は、活性領域と非活性領域とを定義するため素子隔離膜を形成する段階と、半導体基板の二つの面の中一つの表面の活性領域上に第１絶縁膜を間に置いて第１ゲート電極を形成する段階と、第１ゲート電極の両側の半導体基板内にソース／ドレーン領域を形成する段階と、第１ゲート電極を含んで半導体基板上に第２絶縁膜を形成する段階と、第２絶縁膜上から第２絶縁膜の一部を貫通してゲート電極一側の半導体基板と電気的に連結されるキャパシタを形成する段階と、キャパシタを含んで第２絶縁膜上に第３絶縁膜を形成する段階と、第３絶縁膜とハンドルウェーハとを接合する段階と、素子隔離膜が露出される時まで半導体基板の二つの表面の中他の一つの表面を平坦化−研磨する段階と、半導体基板の二つの表面の中他の一つの表面上に第４絶縁膜を形成する段階と、第４絶縁膜上に第１ゲート電極と一列になるように第２ゲート電極を形成する段階とを含む。
前述した目的を達成するために提案された本発明の特徴によると、半導体装置は、半導体基板の二つの表面の中、一つの表面上に形成されたゲート電極と、ゲート電極の両側の半導体基板内に形成されたソース／ドレーン領域と、半導体基板の二つの表面の中、他の一つの表面上に形成された第１絶縁膜と、第１絶縁膜上から第１絶縁膜を貫通してソース／ドレーン領域間の半導体基板と電気的に接続する導電膜と、ゲート電極を含んで半導体基板上に形成された第２絶縁膜と、第２絶縁膜上から第２絶縁膜を貫通してゲート電極一側のソース／ドレーン領域と電気的に接続するキャパシタと、キャパシタを含んで第２絶縁膜上に形成された第３絶縁膜と、第３絶縁膜上に形成されたハンドルウェーハとを含む。
前述した目的を達成するために提案された本発明の特徴によると、半導体装置は、半導体基板の二つの表面の中一つの表面上に第１絶縁膜を間に置いて形成された第１ゲート電極と、ゲート電極両側の半導体基板内に形成されたソース／ドレーン領域と、半導体基板の二つの表面の中他の一つの表面上に形成された第２絶縁膜と、第２絶縁膜上に第１ゲート電極と直列になるように形成された第２ゲート電極と、第１ゲート電極を含んで半導体基板の二つの表面の中一つの表面上に形成された第３絶縁膜と、第３絶縁膜上から第３絶縁膜を貫通して第１ゲート電極一側のソース／ドレーン領域と電気的に連結されるキャパシタと、キャパシタを含んで第３絶縁膜上に形成された第４絶縁膜と、第４絶縁膜上に形成されたハンドルウェーハとを含む。
図５及び図６を参照すると、本発明による新たな半導体装置及びその製造方法は、半導体基板の二つの表面の中一つの表面上に形成されたゲート電極と半導体基板の二つの表面の中一つの表面上に形成された他の一つのゲート電極、又は半導体基板の二つの表面の中他の一つの表面上に形成された導電膜（この場合、この導電膜はゲート電極の両側ソース／ドレーン領域間の半導体基板と電気的に連結される。）が形成される。このような半導体装置及びその製造方法により、スレッショルド電圧の不規則な変化が防止でき、サブスレッショルド漏れ電流を減少させることができ、速い動作速度を得られる。
本発明は、従来のＳＯＩ構造を有するＤＲＡＭ装置で活性領域内のチャンネルが形成されるバルク領域が電気的にフローティングされて発生されるフローティングボディ効果の問題点を解決したことであって、バックゲートを形成するかボディ連結導電膜を形成し、フローティングボディ効果によるスレッショルド電圧の不規則な変化が防止でき、サブスレッショルド漏洩電流を減少させられ、速い動作速度を得られる効果がある。
（第１実施の形態）
以下、図２乃至図４、図５、そして図７乃至図８を参照して本発明の第１実施の形態を詳細に説明する。図２乃至図４は、本発明の実施の形態によるＳＯＩ構造を有するＤＲＡＭ装置の製造方法を順次に示す断面図である。
先ず、図２を参照すると、半導体基板１００の二つの表面の中一つの表面上に活性領域と非活性領域とを定義するため素子隔離膜１１２が形成され、非活性領域と活性領域の半導体基板１００の二つの表面の中一つの表面上にゲート電極、即ちワードライン１１４ａ，１１４ｂが形成される。ゲート電極１１４ａ両側の半導体基板１００内にソース／ドレーン領域１１６がよく知られたイオン注入工程を通じて形成される。
ゲート電極１１４ａ，１１４ｂを含んで半導体基板１００の二つの表面の中一つの表面上に第１絶縁膜１１８が形成され、第１絶縁膜１１８上にキャパシタ１２０が形成される。この場合キャパシタ１２０は、第１絶縁膜１１８を貫通してゲート電極１１４ａ一側のソース／ドレ−ン領域１１６と電気的に連結される。キャパシタ１２０を含んで第１絶縁膜１１８上にウェーハ接合用第２絶縁膜１２２が形成される。例えばＢＰＳＧ膜が形成される。
図３及び図４を参照すると、ハンドルウェーハ１２４と第２絶縁膜１２２が接合され、半導体基板１００の二つの表面の中他の一つの表面が平坦化−研磨工程でエッチングされる。例えば平坦化−研磨工程はＣＭＰ工程で遂行される。この場合素子隔離膜１１２がエッチング停止層として作用する。
図５は、本発明によるＳＯＩ構造を有するＤＲＡＭ装置を示す断面図である。図５を参照すると、半導体基板の二つの表面の中他の一つの表面上に第３絶縁膜１２８ａの酸化膜が約１０００Å厚さを有するように形成される。第３絶縁膜１２８ａ上にボディ連結用導電膜１２６ａ，１２６ｂが第３絶縁膜１２８ａを貫通してソースとドレ−ン１１６との間の半導体基板内のバルク領域と電気的に連結されるように形成される。
導電膜１２６ａを含んで第３絶縁膜１２８ａの酸化膜上に第４絶縁膜１２８ｂが形成され、第４絶縁膜１２８ｂ上にビットライン１３０が第４絶縁膜１２８ｂと第３絶縁膜１２８ａとを貫通してソース／ドレーン領域１１６の他側と電気的に連結されるように形成される。
ビットライン１３０上に第５絶縁膜１３２が形成され、第５絶縁膜１３２上に金属ライン１３４ａ、１３４ｂが形成される。図７乃至図８は、本発明に係るＳＯＩ構造を有するＤＲＡＭ装置を示す平面図である。
図７及び図８を参照すると、半導体基板内に活性領域１１０が形成され、半導体基板の二つ表面の中一つの表面上にワ−ドライン、即ちゲート電極１１４ａが活性領域を直交する方向へ伸ばして形成される。半導体基板の二つ表面の中他の一つの表面にボディ連結用導電膜１２６がゲート電極１１４ａと並んでオーバーラップされるように伸ばして形成される。ボディ連結用導電膜１２６が半導体基板の活性領域と電気的に連結されるようにコンタクト１２６ａが形成される。
その後、ボディ連結用導電膜１２６は、図８に示されたように、ゲート電極１１４ａとコンタクト１３５を通じて導電膜１３６を使用して相互電気的に連結でき、これによりボディ連結用導電膜１２６は、バックゲート(back gate)として作用できる。
再び、図５を参照すると、ＳＯＩ構造を有するＤＲＡＭ装置は、ハンドルウェーハ１２４上に第２絶縁膜１２２ａ、例えばＢＰＳＧ膜が形成されている。第２絶縁膜１２２ａ上にゲート電極、即ちワードライン１１４ａ，１１４ｂを含んで第２絶縁膜１２２ａ上に第１絶縁膜１１８が形成されており、第１絶縁膜１１８上にソ−ス／ドレーン領域１１６と素子隔離膜１１２を含む半導体基板がある。この場合、第２絶縁膜１２２ａと第１絶縁膜１１８内に掛ってキャパシタ１２０が形成されているが、キャパシタ１２０はゲート電極１１４ａ一側のソース／ドレーン領域と電気的に連結されている。
半導体基板上に第３絶縁膜１２８ａが形成されており、第３絶縁膜１２８ａ一部上に第１ボディ連結導電膜１２６ｂが形成されている。この場合、ボディ連結導電膜１２６ｂは、第３絶縁膜１２８ａを貫通してソース／ドレーン領域間のバルク領域と電気的に連結されるコンタクト１２６ａを含む。ボディ連結導電膜１２６ｂを含んで第３絶縁膜１２８ａ上に第４絶縁膜１２８ｂが形成されており、第４絶縁膜１２８ｂ上に第２導電膜、即ちビットライン１３０が形成されている。この場合ビットラインはゲート電極１１４ａ他側のソース／ドレーン領域１１６と電気的に連結されている。
ビットライン１３０上に第５絶縁膜１３２が形成されており、第５絶縁膜上に金属ラインが形成されている。これによりボディ連結導電膜は接地(ground)やＶｂｂ(backbias voltage)に連結されることもでき、フローティングボディ効果による蓄積ホールを接地やＶｂｂへ流れ送ってブレ−クダウン電圧の減少とサブスレッショルド漏洩電流(subthreshold leakage)が除去できる。又、これはセルアレー領域以外にも適用可能であるが、これはゲートラインとキャパシタを陥没させて置いたのでボディ連結導電膜上にはビットラインとメタルラインのみが存して前述したライン間にオーバーラップが発生されない。従って、ボディ連結導電膜は、ポリシリコン、ＷＳｉx、Ｗ、金属の導電体として形成でき、周辺回路領域の一般抵抗用で使用されるラインと併合して使用できる。
又、ボディ連結導電膜はゲートラインと電気的に連結されてバックゲートのような作用ができる。即ち、ゲート電圧がゼロの場合、ソースとドレーンとの間のバルク電圧もやはりゼロになってサブスレッショルド漏れ電流が抑制でき、ゲート電圧が印加されてトランジスタがオン（ＯＮ）になる場合、ソースとドレーンとの間のバルク電圧もやはりゲート電圧へ印加されてスレッショルド電圧が減少され、これによりキャリヤーの移動度が高まる。
（第２実施の形態）
以下、図２乃至図３、図６、そして図８を参照して本発明の第２実施の形態を詳細に説明する。図２乃至図３は、本発明の実施の形態によるＳＯＩ構造を有するＤＲＡＭ装置の製造方法を順次に示す断面図である。先ず、図２乃至図３を参照すると、半導体基板１００をハンドルウェーハ１２４に接合して半導体基板１００を研磨する工程までは第１実施の形態で叙述したようなので略する。
図６は、本発明によるＳＯＩ構造を有するＤＲＡＭ装置を示す断面図である。図６を参照すると、研磨された半導体基板上に第３絶縁膜１２８ｃが形成され、第１ゲート電極１１４ａと直列になるように第３絶縁膜１２８ｃ上に第２ゲート電極１２６であるバックゲートが形成される。この場合、第１ゲート電極と第２ゲート電極は同一の抵抗性を有する。そして、第１ゲート電極及び第２ゲート電極はポリシリコン膜、ＷＳｉx、Ｗ、金属の導電体として形成できる。後続工程に第１ゲート電極ラインと第２ゲートラインと電気的に連結される。この場合、第１ゲート電極１１４ａ、即ちワードラインと第２ゲート電極１２６即ち、バックゲート電極は形成工程で順序が相互変われる。
バックゲートによる作用は第１実施の形態で説明したので省略する。再び、図６を参照すると、ＳＯＩ構造を有するＤＲＡＭ装置は、ハンドルウェーハ１２４上に第２絶縁膜１２２ａ、例えばＢＰＳＧ膜が形成されている。第２絶縁膜１２２ａ上に第１ゲート電極１１４ａ，１１４ｂ、即ちワードラインを含んで第１絶縁膜１１８が形成されており、第１絶縁膜１１８上にソース／ドレーン領域１１６と素子隔離膜１１２とを含む半導体基板がある。この場合、第２絶縁膜１２２ａと第１絶縁膜１１８内に掛ってキャパシタ１２０が形成されているが、キャパシタ１２０は第１ゲート電極１１４ａ一側のソース／ドレーン領域１１６と電気的に連結されている。
半導体基板上に第３絶縁膜１２８ｃが形成されており、第１ゲート電極１１４ａと直列になるように第３絶縁膜１２８ｃ一部上に第２ゲート電極１２６即ち、バックゲート電極が形成されている。第２ゲート電極１２６を含んで第３絶縁膜１２８ｃ上に第４絶縁膜１２８ｄが形成されており、第４絶縁膜１２８ｄ上に第２導電膜１３０、即ちビットラインが形成されている。この場合ビットライン１３０は第１ゲート電極１１４ａ他側のソース／ドレーン領域１１６と電気的に連結されている。
ビットライン１３０上に第５絶縁膜１３２が形成されており、第５絶縁膜１３２上に金属ライン１３４ａ，１３４ｂが形成されている。図９は、本発明に係るＳＯＩ構造を有するＤＲＡＭ装置を示す平面図である。図９を参照すると、半導体基板内に活性領域１１０が形成され、半導体基板の二つの表面の中で一つの表面上にワードライン、即ち第１ゲート電極１１４ａが活性領域１１０を直交する方向へ伸ばして形成される。半導体基板の二つの表面の中で他の一つの面上に第２ゲート電極１２６が第１ゲート電極１１４ａと並んでオーバーラップになるように伸ばして形成される。
その後、第２ゲート電極１２６は、図９に示されたように、第１ゲート電極１１４ａとコンタクト１３５を通じて導電膜１３６を使用して相互電気的に連結でき、これにより第２ゲート１２６はバックゲートとして作用する。この場合、第１ゲート１１４ａと第２ゲート電極の形成順序が変われて第１ゲート１１４ａがバックゲートとして作用できる。
従来のＳＯＩ構造を有するＤＲＡＭ装置を示す断面図である。 本発明の実施の形態によるＳＯＩ構造を有するＤＲＡＭ装置の製造方法を順次に示す断面図である。 本発明の実施の形態によるＳＯＩ構造を有するＤＲＡＭ装置の製造方法を順次に示す断面図である。 本発明の実施の形態によるＳＯＩ構造を有するＤＲＡＭ装置の製造方法を順次に示す断面図である。 本発明に係るＳＯＩ構造を有するＤＲＡＭ装置を示す図面である。 本発明に係るＳＯＩ構造を有するＤＲＡＭ装置を示す図面である。 本発明に係るＳＯＩ構造を有するＤＲＡＭ装置のレイアウトを示す図面である。 本発明に係るＳＯＩ構造を有するＤＲＡＭ装置のレイアウトを示す図面である。 本発明に係るＳＯＩ構造を有するＤＲＡＭ装置のレイアウトを示す図面である。
符号の説明
１１２ 素子隔離膜
１１４ａ，１１４ｂ ワードライン
１１６ ソース／ドレーン領域
１１８ 第１絶縁膜
１２２ａ 第２絶縁膜
１２８ａ，１２８ｃ 第３絶縁膜
１２８ｂ，１２８ｄ 第４絶縁膜
１３２ 第５絶縁膜
１２０ キャパシタ
１２４ ハンドルウェーハ
１２６ａ，１２６ｂ 導電膜
１３０ ビットライン
１３４ａ，１３４ｂ 金属ライン

Claims (18)

  1. 前面及び後面を有する半導体基板に、活性領域を限定する素子隔離膜パターンを形成する段階と、
    前記半導体基板の前面上に、前記活性領域を横切るゲート電極を形成する段階と、
    前記ゲート電極両側の活性領域にソース／ドレーン領域を形成する段階と、
    前記半導体基板の前面上に、前記ソース領域に接続するキャパシタを形成する段階と、
    前記キャパシタが形成された半導体基板の後面を研磨して前記ソース／ドレーン領域を露出させる段階と、
    前記半導体基板の研磨された後面上に、前記ゲート電極と実質的に同一な平面的位置及び模様を有しつつ前記ソース／ドレーン領域の間の半導体基板に接続する導電膜を形成する段階と、
    前記導電膜を形成された半導体基板の後面上に、前記導電膜の上部に配置されて前記ドレーン領域に接続するビットラインを形成する段階とを含む半導体装置の製造方法。
  2. 前記活性領域は前記半導体基板に２次元的に配列され、前記ゲート電極及び導電膜は、それぞれ、前記半導体基板の前面及び後面で複数個の活性領域を連続的に横切ることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記活性領域は実質的に楕円形に形成されることにより、前記ゲート電極及び導電膜の進行方向に突き出される突出部を有しないことを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記ゲート電極を形成する前に、前記活性領域の上部面を覆うゲート絶縁膜を形成する段階と、
    前記導電膜を形成する前に、前記半導体基板の研磨された後面を覆う後面絶縁膜を形成する段階をさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  5. 前記導電膜は前記ゲート電極の下で前記後面絶縁膜を貫通して前記ソース／ドレーン領域の間の半導体基板に接続するように形成され、
    前記ビットラインは前記後面絶縁膜を貫通して前記ドレーン領域に接続することを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 前記ゲート電極は多結晶シリコン、タングステンシリサイド、タングステン及びメタルの中から選択される少なくとも一つで形成され、
    前記導電膜は多結晶シリコン、タングステンシリサイド、タングステン及びメタルの中から選択される少なくとも一つで形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
  7. 前面及び後面を有する半導体基板に、活性領域を限定する素子隔離膜パターンを形成する段階と、
    前記半導体基板の前面上に前記活性領域を横切る第１ゲート電極を形成する段階と、
    前記第１ゲート電極両側の活性領域にソース／ドレーン領域を形成する段階と、
    前記半導体基板の前面上に、前記ソース領域に接続するキャパシタを形成する段階と、
    前記キャパシタが形成された半導体基板の後面を研磨して前記ソース／ドレーン領域を露出させる段階と、
    前記半導体基板の研磨された後面上に、前記第１ゲート電極と実質的に同一な平面的位置及び模様を有する第２ゲート電極を形成する段階と、
    前記導電膜を形成された半導体基板の後面上に、前記第２ゲート電極を横切りつつ、前記ドレーン領域に接続するビットラインを形成する段階とを含む半導体装置の製造方法。
  8. 前記活性領域は前記半導体基板に２次元的に配列され、前記第１及び第２ゲート電極それぞれは、前記半導体基板の前面及び後面で複数個の活性領域を連続的に横切ることを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記活性領域は実質的に楕円形に形成されることにより、前記第１及び第２ゲート電極の進行方向に突き出される突出部を有しないことを特徴とする請求項７に記載の半導体装置の製造方法。
  10. 前記第１ゲート電極を形成する前に、前記活性領域の上部面を覆うゲート絶縁膜を形成する段階と、
    前記第２ゲート電極を形成する前に、前記半導体基板の研磨された後面を覆う後面絶縁膜を形成する段階をさらに含むことを特徴とする請求項７に記載の半導体装置の製造方法。
  11. 前記第２ゲート電極は前記ソース／ドレーン領域の間の半導体基板の電位を制御するバックゲート電極で使用され、
    前記ビットラインは前記後面絶縁膜を貫通して前記ドレーン領域に接続することを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 前記第１ゲート電極は多結晶シリコン、タングステンシリサイド、タングステン及びメタルの中から選択される少なくとも一つで形成され、
    前記第２ゲート電極は多結晶シリコン、タングステンシリサイド、タングステン及びメタルの中から選択される少なくとも一つで形成されることを特徴とする請求項７に記載の半導体装置の製造方法。
  13. 前面及び後面を有する半導体基板に形成されつつ、ソース／ドレーン領域を備える活性領域と、
    前記半導体基板の前面に配置され、前記活性領域を横切るゲート電極と、
    前記半導体基板の後面に配置され、前記ソース／ドレーン領域の間の半導体基板に接続しつつ前記活性領域を横切る導電膜と、
    前記半導体基板の前面に配置され、前記ソース領域に接続するキャパシタと、
    前記半導体基板の後面に配置され、前記導電膜を貫通しつつ、前記ドレーン領域に接続するビットラインとを備えるが、
    前記ゲート電極及び前記導電膜は実質的に同一な平面的位置及び模様を有することを特徴とする半導体装置。
  14. 前記活性領域は前記半導体基板に２次元的に配列され、前記ゲート電極及び導電膜は、それぞれ、前記半導体基板の前面及び後面で複数個の活性領域を連続的に横切ることを特徴とする請求項１３に記載の半導体装置の製造方法。
  15. 前記活性領域は実質的に楕円形に形成されることにより、前記ゲート電極及び導電膜の進行方向に突き出される突出部を有しないことを特徴とする請求項１３に記載の半導体装置の製造方法。
  16. 前面及び後面を有する半導体基板に形成されつつ、ソース／ドレーン領域を備える活性領域と、
    前記半導体基板の前面に配置され、前記活性領域を横切る第１ゲート電極と、
    前記半導体基板の後面に配置され、前記活性領域を横切る第２ゲート電極と、
    前記半導体基板の前面に配置され、前記ソース領域に接続するキャパシタと、
    前記半導体基板の後面に配置され、前記第２ゲート電極を貫通しつつ、前記ドレーン領域に接続するビットラインとを備えるが、
    前記第１及び第２ゲート電極は実質的に同一な平面的位置及び模様を有することを特徴とする半導体装置。
  17. 前記活性領域は前記半導体基板に２次元的に配列される活性領域を含み、前記第１及び第２ゲート電極それぞれは、前記半導体基板の前面及び後面で複数個の活性領域を連続的に横切ることを特徴とする請求項１６に記載の半導体装置の製造方法。
  18. 前記活性領域は実質的に楕円形に形成されることにより、前記第１及び第２ゲート電極の進行方向に突き出される突出部を有しないことを特徴とする請求項１６に記載の半導体装置の製造方法。
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