KR100247814B1 - 반도체장치와 그 제조방법 - Google Patents
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Abstract
본 발명은 NMOS 트렌지스터와 PMOS 트렌지스터를 갖는 공통게이트 CMOS 트랜지스터를 제조하는 있어서 측벽을 이용하여 제조한 박막트랜지스터를 벌크트랜지스터의 상부에 위치시켜 양 트랜지스터의 드레인을 알루미늄으로 연결한 구조를 만들어 GIDL(gate induced drain leakage)현상 개선 및 PMOS 트랜지스터의 구동능력을 배가시키는 CMOS 트랜지스터 및 그 제조하는 방법을 제공한다.
본 발명에 의해 제조된 반도체장치는 제 1 활성영역과 제 1 격리영역을 정의하는 격리막이 형성된 제 1 도전형 반도체기판과, 기판 위에 제 1 방향으로 길게 형성되어 있는 게이트와, 게이트의 일측의 소정 부위에 제 1 방향과 직각을 이루는 제 2 방향을 가지며 위치하는 제 2 도전형 제 1 소스졍션과, 게이트의 타측에 상기 제 2 방향을 가지며 위치하는 제 2 도전형 제 1 드레인졍션과, 게이트라인과 제 1 소스졍션과 제 1 드레인졍션이 교차하는 부위로서 기판 표면 아래 위치하는 제 1 채널영역과, 제 1 드레인졍션의 소정부위를 제외하고 기판의 표면에 형성된 제 1 절연막과, 제 1 소스졍션과 제 1 드레인졍션 사이의 활성영역 상부 및 제 1 절연막 위에 위치하는 게이트와, 게이트의 상부 표면에 형성된 제 2 절연막과 측면에 형성된 제 3 절연막과, 게이트와 소정의 간격으로 이격되고 동시에 게이트를 측면방향으로 에워싸는 형태를 갖는 측벽과, 측벽을 이루며 상기 게이트의 일측방향에 형성된 제 1 도전형 제 2 소스졍션과, 측벽을 이루며 게이트의 타측방향에 형성된 제 1 도전형 제 2 드레인 졍션과, 측벽을 이루며 제 2 소스드레인졍션과 제 2 드레인졍션 사이에 위치하는 제 2 도전형 채널영역쌍과, 제 2 드레인졍션의 소정부위를 제외한 측벽의 상부 표면 및 측면에 형성된 제 4 절연막과, 게이트측면의 제 3 절연막과 제 2 드레인졍션의 측면에 형성된 제 4 절연막 사이를 관통하며 제 2 드레인졍션과 제 1 드레인졍션을 전기적으로 연결하는 전극과, 기판의 최상부에 위치하며 빈 공간을 매립하며 형성된 제 5 절연막으로 이루어진 구조를 갖는다
Description
본 발명은 반도체장치 및 그 제조방법에 관한 것으로서 특히, NMOS 트렌지스터와 PMOS 트렌지스터를 갖는 공통게이트 CMOS 트랜지스터를 제조하는 있어서 측벽을 이용하여 제조한 박막트랜지스터를 벌크트랜지스터의 상부에 위치시켜 양 트랜지스터의 드레인을 금속배선으로 연결한 구조를 만들어 GIDL(gate induced drain leakage)현상 개선 및 PMOS 트랜지스터의 구동능력을 배가시키는 CMOS 트랜지스터 및 그 제조방법에 관한 것이다.
CMOS 트랜지스터가 고집적화되면서 N 및 P모스트랜지스터 각각의 크기가 작아짐에 따라 단채널 효과(short channel effect) 및 핫 캐리어(hot carrier)에 의해 소자의 특성이 저하된다.
일반적으로 S램 소자에서 부하 저항으로 MOS트랜지스터나 고저항 소자를 사용되고 있다. 그러나, 부하저항으로 MOS트랜지스터를 사용하면 구동 트랜지스터와 동일한 반도체기판 상에 형성되므로 집적도가 저하된다. 또한, 고저항 소자를 사용하면 동작시 인가되는 전압에 의해 전류가 일정하게 흐르므로 전류의 제어가 불가능하며 대기시에도 미세 전류가 흐르게 되어 전력의 소모가 큰 문제점이 있다.
그러므로, 박막트랜지스터를 S램 소자의 부하 저항으로 사용되고 있다. S램 소자의 부하 저항으로 박막트랜지스터를 사용하면 동작시 많은 전류를 흐르게 할 수 있을 뿐만 아니라 전류의 양을 조절할 수 있다. 또한, 대기(stand by)시에 미세 전류의 양을 감소시키므로 전력의 소모를 감소시키고 박막트렌지스터의 온/오프 특성을 개선시킨다.
그리고 GIDL 현상은 게이트와 드레인의 전위차가 크면 불순물영역의 공핍층이 보이는 불리한 현상이 일어나게 되고 강한 전계에 의해 고농도 이온주입영역과 웰 사이의 에너지 밴드가 가까와져서(band to band) 불순물영역의 드레인 에서 웰쪽으로 전위장벽을 넘지 않고도 터널링 현상이 일어나 드레인 누설전류가 발생하여 소자의 전기적 특성을 악화시키는 현상이다. 따라서 소자의 드레인 누설전류를 감소시키는 것이 중요하다.
도 1a 와 도 1b는 각각 종래 기술에 따라 제조된 반도체장치의 채널폭 방향에서 바라본 단면도와 채널길이 방향에서 본 단면도이다.
도 1a에 있어서, 반도체 기판(1) 위에 게이트절연막인 제 1 게이트산화막(2)이 형성되어 있고 그 위에 벌크트랜지스터와 박막트랜지스터의 공통 게이트(3)가 패터닝되어 위치하고 다시 그 위에 게이트절연막인 제 2 게이트산화막(9)이 형성되어 있으며 그(9) 위에 박막트랜지스터의 채널영역(10)이 형성되어 있으며 그 위의 기판(1) 전면에 패시베이션(passivation)층(11)이 형성되어 있다. 이때 소자의 소스/드레인은 채널폭 방향에서 바라본 도면이므로 표시되지 않으며 게이트(3)의 하부에 위치한 기판(1) 부위는 벌크트랜지스터의 채널영역의 일부이다.
도 1b에 있어서, 두개의 트랜지스터 즉 하부에 위치한 n 형 벌크트랜지스터와 그 상부에 위치한 p 형 박막트랜지스터가 하나의 게이트(3)를 공유하며 형성되어 있다.
기판(1) 표면으로 부터 기판(1)의 내부로 각각 저농도로 도핑된 n 형 불순물영역인 엘디디영역(4, 5)과 고농도로 도핑된 n 형 불순물 영역(7, 8)이 소스(7, 4)졍션과 드레인졍션(5, 8)을 이루며 형성되어 있으며 기판의 표면에 게이트절연막인 제 1 게이트산화막(2)이 형성되어 있고 그(2) 위에 게이트(3)가 형성되어 있다. 이때 게이트(3)는 소스졍션(4)과 드레인졍션(5)의 사이에 위치한다. 그리고 게이트의 측면에는 게이트를 보호하고 또한 고농도로 도핑된 불순물영역(7, 8)을 형성할 때 마스크로 이용되는 측벽(6)이 폴리실리콘으로 형성되어 있다. 게이트(3)의 상부표면과 측벽(6)의 표면 그리고 제 1 게이트산화막(2)의 표면을 덮는 제 2 게이트산화막(9)이 형성되어 있고 그(9) 위에는 p 형 박막트랜지스터의 소스(13)/드레인(14) 그리고 n 형 채널영역(10)이 불순물이 도핑된 하나의 폴리실리콘층(13, 10, 14)에 형성되어 박막트랜지스터의 활성영역 부위를 형성하고 있다. 그리고 그(13, 10, 14) 위에 층간절연용 패시베이션층(11)이 형성되어있다. 이때 패시베이션층(11)/박막트랜지스터의 드레인(14)/제 2 게이트산화막(9)/제 1 게이트산화막(2)의 소정부위를 관통하며 기판(1)에 형성된 드레인졍션(8)의 표면을 전기적으로 연결시키는 금속전극(12)이 알루미늄을 사용하여 형성되어 있다. 따라서 박막트랜지스터의 PMOS 드레인(14)과 벌크트랜지스터의 NMOS 드레인(18)이 측면 콘택홀에 형성된 알루미늄전극을 통하여 전기적으로 연결되어 있다.
이렇게 구성된 박막트랜지스터는 S 램에서 부하트래지스터로 이용되고 벌크트랜지스터는 S 램에서 구동트랜지스터로 이용된다.
그러나, 상술한 종래기술에 따라 제조된 CMOS 트렌지스터는 폴리실리콘으로 게이트 측벽을 형성할 때 게이트 모서리(edge) 부위의 게이트산화막의 두께가 얇게 형성되므로 드레인 누설전류를 발생시키는 GIDL 현상이 발생할 가능성이 있는 문제점이 있다.
본 발명의 목적은 NMOS 트렌지스터와 PMOS 트렌지스터를 갖는 공통게이트 CMOS 트랜지스터를 제조하는 있어서 측벽을 이용하여 제조한 박막트랜지스터를 벌크트랜지스터의 상부에 위치시켜 양 트랜지스터의 드레인을 알루미늄으로 연결한 구조를 만들어 GIDL(gate induced drain leakage)현상 개선 및 PMOS 트랜지스터의 구동능력을 배가시키는 CMOS 트랜지스터 및 그 제조하는 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 제 1 도전형 반도체기판 위에 격리막을 형성하여 소자의 활성영역과 격리영역을 정의하는 단계와, 기판 표면에 제 1 산화막을 형성하는 단계와, 제 1 산화막 위에 제 2 산화막을 두껍게 형성하는 단계와, 제 2 산화막의 소정부위를 제거하여 사각기둥 모양의 제 2 산화막패턴을 형성하는 단계와, 제 2 산화막패턴의 하부 모서리 부위의 기판 내부에 제 2 도전형 제 1 불순물매몰층을 형성하는 단계와, 제 1 다결정실리콘층을 제 2 산화막패턴의 표면 및 측면 그리고 제 1 게이트산화막 및 격리막의 표면에 증착하여 형성하는 단계와, 제 1 다결정실리콘층의 소정부위를 제거하여 제 2 산화막패턴의 둘레에 잔류한 제 1 다결정실리콘층으로 이루어진 측벽을 형성하는 단계와, 제 2 산화막패턴을 제거하는 단계와, 노출된 기판 표면과 잔류한 제 1 다결정실리콘층의 노출된 표면에 제 3 산화막을 형성하는 단계와, 불순물이 도핑된 제 2 다결정실리콘층을 기판의 전면에 형성하는 단계와, 제 2 다결정실리콘층 위에 캡핑용 절연막을 형성하는 단계와, 제 2 산화막패턴이 제거된 부위의 제 3 산화막 위에 캡핑용절연막과 제 2 다결정실리콘층의 소정 부위를 제거하여 게이트를 패터닝하는 단계와, 측벽의 표면에 형성된 제 3 산화막과 게이트 측면사이의 자동으로 얼라인된 기판에 저농도의 제 2 도전형 제 2 불순물영역을 형성하는 단계와, 마스킹공정 및 이온주입으로 박막트랜지스터의 측벽에 교대로 제 1 도전형 제 3 불순물매몰층과 제 2 도전형 제 4 불순물매몰층과 제 1 도전형 제 5 불순물매몰층 그리고 제 2 도전형 제 6 불순물매몰층을 형성하는 단계와, 노출된 게이트의 측면 부위에 제 4 산화막을 형성하는 단계와, 기판의 전면에 층간절연층 두껍게 형성하는 단계와, 층간절연층/제 3 산화막의 소정 부위를 제거하여 제 5 불순물매몰층과 제 1 불순물매몰층을 전기적으로 연결하는 전극을 형성하는 단계로 이루어진다.
또한 본 발명에 의해 제조된 반도체장치는 제 1 활성영역과 제 1 격리영역을 정의하는 격리막이 형성된 제 1 도전형 반도체기판과, 기판 위에 제 1 방향으로 길게 형성되어 있는 게이트와, 게이트의 일측의 소정 부위에 제 1 방향과 직각을 이루는 제 2 방향을 가지며 위치하는 제 2 도전형 제 1 소스졍션과, 게이트의 타측에 상기 제 2 방향을 가지며 위치하는 제 2 도전형 제 1 드레인졍션과, 게이트라인과 제 1 소스졍션과 제 1 드레인졍션이 교차하는 부위로서 기판 표면 아래 위치하는 제 1 채널영역과, 제 1 드레인졍션의 소정부위를 제외하고 기판의 표면에 형성된 제 1 절연막과, 제 1 소스졍션과 제 1 드레인졍션 사이의 활성영역 상부 및 제 1 절연막 위에 위치하는 게이트와, 게이트의 상부 표면에 형성된 제 2 절연막과 측면에 형성된 제 3 절연막과, 게이트와 소정의 간격으로 이격되고 동시에 게이트를 측면방향으로 에워싸는 형태를 갖는 측벽과, 측벽을 이루며 상기 게이트의 일측방향에 형성된 제 1 도전형 제 2 소스졍션과, 측벽을 이루며 게이트의 타측방향에 형성된 제 1 도전형 제 2 드레인 졍션과, 측벽을 이루며 제 2 소스드레인졍션과 제 2 드레인졍션 사이에 위치하는 제 2 도전형 채널영역쌍과, 제 2 드레인졍션의 소정부위를 제외한 측벽의 상부 표면 및 측면에 형성된 제 4 절연막과, 게이트측면의 제 3 절연막과 제 2 드레인졍션의 측면에 형성된 제 4 절연막 사이를 관통하며 제 2 드레인졍션과 제 1 드레인졍션을 전기적으로 연결하는 전극과, 기판의 최상부에 위치하며 빈 공간을 매립하며 형성된 제 5 절연막으로 이루어진 구조를 갖는다.
도 1a 와 도 1b는 각각 종래 기술에 따라 제조된 반도체장치의 채널폭 방향에서 바라본 단면도와 채널길이 방향에서 본 단면도
도 2a 와 도 2b는 각각 본 발명에 따라 제조된 반도체장치의 CMOS 트랜지스터의 벌크트랜지스터와 박막트랜지스터의 평면구조도
도 3a 내지 도 3d는 본 발명에 따른 반도체장치의 제조공정도
본 발명은 공통게이트를 갖는 CMOS 트랜지스터 및 그 제조방법에 관한 것으로서 박막트랜지스터의 활성 부위를 게이트의 래터랄(lateral) 방향으로 측벽형태로 형성하여 박막트랜지스터인 PMOS의 드레인과 벌크트랜지스터인 NMOS의 드레인을 금속인 알루미늄을 이용하여 도통시키므로서 형성하는 방법 및 구조에 관한 것이다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 와 도 2b는 각각 본 발명에 따라 제조된 반도체장치의 CMOS 트랜지스터의 벌크트랜지스터와 박막트랜지스터의 평면구조도이고 도 3a 내지 도 3d는 본 발명에 따른 반도체장치의 제조공정 단면도이다.
도 2a는 본 발명에 의해 제조된 CMOS 트랜지스터중 하부에 위치하는 벌크트랜지스터의 구조를 나타낸 평면도이다.
도 2a에 있어서, 실리콘 기판(21) 위에 게이트라인(22)이 세로방향으로 길게 형성되어 있고 그 좌측의 소정 부위에 소스졍션(24)이 위치하고 게이트 우측에 드레인졍션(23)이 형성되어 있다. 이때 x-x' 선은 단면구조를 도시하기 위한 채널길이방향으로 자르는 기준선이고 y'-y 선은 단면구조를 도시하기 위한 채널폭방향으로 자르는 기준선이다. 이 트랜지스터의 채널영역은 게이트라인(22)과 소스/드레인졍션(24, 23)이 교차하는 부위로서 게이트라인(22)에 가리워져 있어 도면상 표시되지 아니한다.
도 2b는 본 발명에 의해 제조된 CMOS 트랜지스터중 그 상부에 위치하는 박막트랜지스터의 구조를 나타낸 평면도이다.
실리콘기판(21) 위에 게이트라인(22)이 세로방향으로 길게 형성되있고 그 게이트(22)의 좌측부위에 게이트라인(22)과 평행하게 박막트랜지스터의 소스졍션(240)이 소정 간격만큼 이격되어 형성되어 있고 또한 게이트라인(22)의 우측 평면상에 게이트라인(22)과 평행인 형태로 박막트랜지스터의 드레인졍션(230)이 소정 간격만큼 이격된 상태로 위치하며, 이러한 소스/드레인졍션(240, 230)을 물리적으로 연결하는 박막트랜지스터의 채널영역(25)이 게이트라인(22)을 가로지르며 도면상 위와 아래에 형성되어 소스(240)/제 1 채널(25)/드레인(230)/제 2 채널(25) 순서의 사각형 고리모양의 박막트랜지스터 활성영역이 형성되어 있다. 토포그래피를 살피면 채널영역(25)이 게이트라인(22)과 교차되는 부위는 주변 보다 게이트라인(22)의 토포그래피가 높게 된다. 이때 x-x' 선은 단면구조를 도시하기 위한 채널길이방향으로 자르는 기준선이고 y'-y 선은 단면구조를 도시하기 위한 채널폭방향으로 자르는 기준선이다.
도 3a 내지 도 3d는 본 발명에 따른 반도체장치의 CMOS 트랜지스터의 제조공정단면도이다. 이때 각각의 도면의 첫째 도면은 채널길이방향 즉 도2a 와 도 2b에서의 x-x' 선으로 절단한 단면도이고 둘째 도면은 채널폭방향 즉 도2a 와 도 2b에서의 y'-y 선으로 절단한 단면도이다.
도 3a에 있어서, 제 1 도전형인 p 형 실리콘기판(21) 위에 필드산화막(31)을 형성하여 소자의 활성영역과 격리영역을 정의한 다음 기판(21) 표면을 열산화시켜 게이트절연용 제 1 산화막(32)을 성장시켜 형성한 다음 화학기상증착법으로 제 2 산화막(33)을 두껍게 증착하여 형성한 다음 사진식각공정으로 제 2 산화막(33)의 소정부위를 제거하여 사각기둥 모양의 제 2 산화막패턴(33)을 형성한다. 이때 사진식각공정에서는 이후 형성될 박막트랜지스터의 사각고리 형태의 활성영역부위의 내측면의 형태를 정의하는 마스크를 이용하여 실시하며, y'-y 단면에서 보면 제 2 산화막패턴(33)의 양측 모서리 부위가 필드산화막(31) 위에까지 형성되므로 모서리부위의 상부는 뾰족한 첨탑 형태를 갖는다.
그리고 고농도로 도핑된 불순물 매몰층을 형성하기 위하여 제 2 산화막패턴(33)을 마스크로 이용한 제 2 도전형인 n 형 불순물이온주입을 기판(21)의 전면에 실시한다.
도 3b에 있어서, 전술한 이온주입으로 제 2 산화막패턴(33)의 하부 모서리 부위의 기판(21)내부에 n 형 벌크트랜지스터용 n+ 형 불순물매몰층(24, 23)이 형성된다. 이때 좌측 불순물매몰층(24)은 벌크트랜지스터의 소스졍션(24)이 되고 우측 불순물매몰층(23)은 드레인졍션(23)이 된다.
박막트랜지스터의 활성영역으로 사용하기 위하여 제 1 다결정실리콘층(240, 230)을 제 2 산화막패턴(33)을 포함하여 제 1 게이트산화막(32) 및 필드산화막(31)의 표면에 증착하여 형성한 다음 소스졍션이 될 좌측 불순물 매몰층(24)의 소정 부위의 마진을 남기는 포토레지스트패턴(302)을 사진공정으로 좌측 제 1 다결정실리콘층(240) 위에 형성한 다음 이를 마스크로 이용한 에치백을 실시하여 제 2 산화막패턴(33)의 둘레에 잔류한 제 1 다결정실리콘층으로 이루어진 측벽(240, 230)을 형성한다. 이때 좌측 측벽(240)의 일부는 좌측으로 일부 연장된 형태를 갖게 된다.
도 3c에 있어서, 제 2 산화막패턴(33)을 습식식각으로 제거한 다음 노출된 기판(21) 표면과 잔류한 제 1 다결정실리콘층(240, 230)의 노출된 표면에 열산화공정을 실시하여 게이트절연용 제 3 산화막(39)을 형성한다. 이때 형성되는 제 3 산화막(39)은 벌크트랜지스터와 박막트랜지스터의 게이트절연막이 된다.그리고 공통게이트를 형성하기 위한 불순물이 도핑된 제 2 다결정실리콘층(22)을 기판의 전면에 증착하여 형성한 다음 다시 그 위에 캡핑용 절연막으로 질화막(38)을 증착하여 형성한 후 게이트를 형성하기 위한 사진식각공정을 실시하여 질화막(38)과 제 2 다결정실리콘층(22)의 소정 부위를 제거하여 게이트(22)를 패터닝한다. 이러한 게이트(22)는 게이트절연막을 상부와 하부에 각각 구비하여 박막트랜지스터와 벌크트랜지스터의 공통게이트 역할을 수행한다. 그리고 측벽(240, 230)의 표면에 형성된 제 3 산화막(39)과 게이트(22) 측면사이의 자동으로 얼라인된 기판의 표면에 엘디디 형성을 위한 저농도 이온주입을 제 2 도전형인 n 형 불순물로 실시하여 벌크 NMOS 트랜지스터의 저농도로 도핑된 불순물영역(302, 303)을 형성한 다음 마스킹공정 및 이온주입으로 박막트랜지스터의 제 1 도전형인 p 형 불순물매몰층(240, 230)과 문턱전압 조절을 위한 n형불순물 이온주입층(25)인 채널영역을 형성한 후 이온주입시 사용된 포토레지스트패턴을 제거한다. 이때 형성되는 불순물 매몰영역 및 채널영역은 필요에 따라 마스크의 얼라인을 조절하여 오프-세트(off-set)되게 형성할 수 있으며 이렇게 형성된 박막트랜지스터는 두개의 채널을 확보하므로서 결과적으로 두개의 PMOS 트랜지스터를 구비하게 되어 전류의 구동능력을 증가시킨다. 그리고 노출된 게이트(22)의 측면 부위를 열산화시켜 제 4 산화막(40)을 형성한다.
도 3d에 있어서, 기판(21)의 전면에 층간절연용으로 패시베이션층(41)을 두껍게 형성한 다음 박막트랜지스터의 드레인(230)과 벌크트랜지스터의 드레인(23)을 전기적으로 연결하기 위한 콘택홀을 패시베이션층(41)/박막트랜지스터의 드레인(230) 표면에 형성된 제 3 산화막(39)/ 기판표면에 형성된 제 3 산화막(39)의 소정 부위를 제거하여 형성한다.
그리고 알루미늄을 증착하여 콘택홀을 충전시켜 알루미늄전극(42)을 형성하여 박막트랜지스터의 드레인(230)과 벌크트랜지스터의 드레인(303, 23)을 전기적으로 연결시킨다.
따라서, 본 발명은 박막트랜지스터의 활성 부위를 게이트의 래터랄(lateral) 방향으로 측벽형태로 형성하여 박막트랜지스터인 PMOS의 드레인과 벌크트랜지스터인 NMOS의 드레인을 금속인 알루미늄을 이용하여 도통시키므로서 형성하므로서 이때 형성되는 불순물 매몰영역 및 채널영역은 필요에 따라 마스크의 얼라인을 조절하여 오프-세트(off-set)되게 형성할 수 있으므로 오프-세트영역확보에 유리하며 이렇게 형성된 박막트랜지스터는 두개의 채널을 확보하므로서 결과적으로 두개의 PMOS 트랜지스터를 구비하게 되어 전류의 구동능력을 증가시키는 장점이 있다.
Claims (8)
- 제 1 도전형 반도체기판 위에 격리막을 형성하여 소자의 활성영역과 격리영역을 정의하는 단계와,상기 기판 표면에 제 1 산화막을 형성하는 단계와,상기 제 1 산화막 위에 제 2 산화막을 두껍게 형성하는 단계와,상기 제 2 산화막의 소정부위를 제거하여 사각기둥 모양의 제 2 산화막패턴을 형성하는 단계와,상기 제 2 산화막패턴의 하부 모서리 부위의 상기 기판 내부에 제 2 도전형 제 1 불순물매몰층을 형성하는 단계와,제 1 다결정실리콘층을 상기 제 2 산화막패턴의 표면 및 측면 그리고 상기 제 1 게이트산화막 및 상기 격리막의 표면에 증착하여 형성하는 단계와,상기 제 1 다결정실리콘층의 소정부위를 제거하여 상기 제 2 산화막패턴의 둘레에 잔류한 상기 제 1 다결정실리콘층으로 이루어진 측벽을 형성하는 단계와,상기 제 2 산화막패턴을 제거하는 단계와,노출된 상기 기판 표면과 잔류한 상기 제 1 다결정실리콘층의 노출된 표면에 제 3 산화막을 형성하는 단계와,불순물이 도핑된 제 2 다결정실리콘층을 상기 기판의 전면에 형성하는 단계와,상기 제 2 다결정실리콘층 위에 캡핑용 절연막을 형성하는 단계와,상기 제 2 산화막패턴이 제거된 부위의 상기 제 3 산화막 위에 상기 캡핑용절연막과 상기 제 2 다결정실리콘층의 소정 부위를 제거하여 게이트를 패터닝하는 단계와,상기 측벽의 표면에 형성된 상기 제 3 산화막과 상기 게이트 측면사이의 자동으로 얼라인된 상기 기판에 저농도의 제 2 도전형 제 2 불순물영역을 형성하는 단계와,상기 측벽에 교대로 제 1 도전형 제 3 불순물매몰층과 제 2 도전형 제 4 불순물매몰층과 제 1 도전형 제 5 불순물매몰층 그리고 제 2 도전형 제 6 불순물매몰층을 형성하는 단계와,노출된 상기 게이트의 측면 부위에 제 4 산화막을 형성하는 단계와,상기 기판의 전면에 층간절연층 두껍게 형성하는 단계와,상기 층간절연층과 상기 제 3 산화막의 소정 부위를 제거하여 상기 제 5 불순물매몰층과 상기 제 1 불순물매몰층을 전기적으로 연결하는 전극을 형성하는 단계로 이루어진 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 제 1 도전형은 P형으로 하고 상기 제 2 도전형은 N형으로 형성하는 것이 특징인 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 제 2 산화막패턴은 상기 박막트랜지스터의 사각고리 형태의 활성영역부위의 내측면의 형태를 정의하는 마스크를 이용하여 형성하는 것이 특징인 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 측벽에 형성되는 불순물매몰층은 이온주입으로 형성하며 상기 제 3 불순물매몰층과 상기 제 5 불순물매몰층은 소스/드레인졍션으로 이용하고 상기 제 4 불순물매몰층과 상기 제 6 불순물매몰층은 채널로 이용하는 것이 특징인 반도체장치의 제조방법.
- 청구항 1 및 청구항 4 에 있어서, 상기 제 3 내지 상기 제 6 불순물매몰층은 오프-세트되게 형성하는 것이 특징인 반도체장치의 제조방법.
- 제 1 활성영역과 제 1 격리영역을 정의하는 격리막이 형성된 제 1 도전형 반도체기판과,상기 기판 위에 제 1 방향으로 길게 형성되어 있는 게이트와,상기 게이트의 일측의 소정 부위에 상기 제 1 방향과 직각을 이루는 제 2 방향을 가지며 위치하는 제 2 도전형 제 1 소스졍션과,상기 게이트의 타측에 상기 제 2 방향을 가지며 위치하는 제 2 도전형 제 1 드레인졍션과,상기 게이트라인과 상기 제 1 소스졍션과 상기 제 1 드레인졍션이 교차하는 부위로서 상기 기판 표면 아래 위치하는 제 1 채널영역과,상기 제 1 드레인졍션의 소정부위를 제외하고 상기 기판의 표면에 형성된 제 1 절연막과,상기 제 1 소스졍션과 상기 제 1 드레인졍션 사이의 상기 제 1 활성영역 상부 및 상기 제 1 절연막 위에 위치하는 게이트와,상기 게이트의 상부 표면에 형성된 제 2 절연막과 측면에 형성된 제 3 절연막과,상기 게이트와 소정의 간격으로 이격되고 동시에 상기 게이트를 측면방향으로 에워싸는 형태를 갖는 제 2 활성영역인 측벽과,상기 측벽을 이루며 상기 게이트의 일측방향에 형성된 제 1 도전형 제 2 소스졍션과,상기 측벽을 이루며 상기 게이트의 타측방향에 형성된 제 1 도전형 제 2 드레인 졍션과,상기 측벽을 이루며 상기 제 2 소스드레인졍션과 상기 제 2 드레인졍션 사이에 위치하는을 제 2 도전형 채널영역쌍과,상기 제 2 드레인졍션의 소정부위를 제외한 상기 측벽의 상부 표면 및 측면에 형성된 제 4 절연막과,상기 게이트측면의 상기 제 3 절연막과 상기 제 2 드레인졍션의 측면에 형성된 제 4 절연막 사이를 관통하며 상기 제 2 드레인졍션과 상기 제 1 드레인졍션을 전기적으로 연결하는 전극과,상기 기판의 최상부에 위치하며 빈 공간을 매립하며 형성된 제 5 절연막으로 이루어진 반도체장치.
- 청구항 6에 있어서, 상기 제 1절연막의 일부와 상기 제 4 절연막의 일부는 게이트절연막으로 하는 것이 특징인 반도체장치.
- 청구항 6에 있어서, 상기 제 2 소스졍션과 상기 제 2 드레인졍션은 오프-세트 되게 형성된 것이 특징인 반도체장치.
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