JPH0621386A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 隣接メモリセル間の干渉が小さく高集積化に
適した半導体記憶装置を得る。 【構成】 メモリセルを構成するキャパシタの一方の電
極がトレンチ18の側壁を形成する半導体基板17によって
形成され、他方の電極となるキャパシタ用電極20がトレ
ンチ内に設けられた導電体によって形成される。メモリ
セルを構成するトランジスタが半導体基板17の主面およ
びキャパシタ用電極20上に設けられた層間絶縁膜22上に
形成された島状半導体層23によって形成される。この島
状半導体層23はキャパシタの他方の電極であるキャパシ
タ用電極20とが重なるように配置される。島状半導体層
23の一部に表面から裏面に至って形成されたトランジス
タの第１のソース／ドレイン領域25と前記キャパシタ用
電極20とが、前記第１のソース／ドレイン領域25の裏面
にて電気的に接続される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に係り、
特にＤＲＡＭ（Dynamic Random Access Memory) のメモ
リセルの構造に関するものである。

【０００２】

【従来の技術】図15および図16は例えば特開平１−9144
7 号公報に示された従来のＤＲＡＭのメモリセルを示す
断面図および平面図である。

【０００３】図において１はｐ型の半導体基板、２はこ
の半導体基板１上に形成された層間絶縁膜、３はこの層
間絶縁膜２上に形成されたｐ型の半導体層で、前記層間
絶縁膜２により前記半導体基板１と絶縁されている。

【０００４】４は前記半導体基板１、層間絶縁膜２およ
び半導体層３の３層構造を有する基板に格子状に形成さ
れたトレンチ、５はこのトレンチ４で囲まれた前記半導
体基板１、層間絶縁膜２および半導体層３の下部におけ
る前記トレンチ４内側壁上に形成され、メモリセルを構
成するキャパシタの誘電膜となるキャパシタ用絶縁層、
６はこのキャパシタ用絶縁層５上に形成され、ポリシリ
コンからなる前記キャパシタの他方の電極となるキャパ
シタ用電極で、このキャパシタ用電極６に対向配置され
た、前記キャパシタの一方の電極となる半導体基板１お
よびキャパシタ用絶縁層５とによりキャパシタを形成し
ている。

【０００５】７は前記トレンチ４内に形成され、隣接す
るメモリセルにおける前記キャパシタ用電極６間を電気
的に分離するためのセル分離用絶縁膜、８は前記トレン
チ４内の上部に埋め込まれた埋め込み絶縁物で、前記ト
レンチ４にて囲まれた層間絶縁膜２上に形成された半導
体層３に形成されるトランジスタ間を電気的に分離する
ためのものである。

【０００６】９は前記半導体層３の表面に形成されたｎ
⁺ 型の拡散領域からなる前記トランジスタの第１のソー
ス／ドレイン領域で、ウィンドー10にて前記キャパシタ
用電極６の上側端部と電気的に接続されている。

【０００７】11は前記半導体層３上に形成されたゲート
絶縁膜、12はこのゲート絶縁膜11上に形成された前記ト
ランジスタのゲート電極で、ワード線の一部にて構成さ
れている。

【０００８】13は前記半導体層３の表面に前記第１のソ
ース／ドレイン領域９と離隔して形成され、ｎ⁺ 型の拡
散領域からなる前記トランジスタの第２のソース／ドレ
イン領域、14は前記第２のソース／ドレイン領域13にお
けるビット線コンタクト部15と電気的に接続されている
ビット線、16は前記ゲート電極12とビット線14の絶縁の
ための絶縁膜である。

【０００９】次にこのように構成された従来のＤＲＡＭ
のメモリセルの動作について説明する。まず、メモリセ
ルにデータを書き込む際は、ビット線14に書き込みデー
タである‘１’または‘０’に対応した電位を加え、ワ
ード線を介してゲート電極12の電位を上げてトランジス
タを導通状態にし、ビット線14の電位を第２のソース／
ドレイン領域13及び第１のソース／ドレイン領域９を介
してキャパシタ用電極６に伝える。その後、ワード線を
介してゲート電極12の電位を下げ、トランジスタを非導
通状態にして、キャパシタ用電極６を電気的に浮いた状
態とするデータ保持状態にすることで書き込みが完了す
る。

【００１０】一方、メモリセルからデータを読み出す際
は、ビット線14をプリチャージ電位に設定し、フローテ
ィング状態にした後、ワード線を介してゲート電極12の
電位を上げてトランジスタを導通状態にし、キャパシタ
用電極６とビット線14を電気的に導通させる。この時、
データ保持状態でキャパシタ用電極６に高電位に対応し
たデータが書き込まれていれば、ビット線14の電位はプ
リチャージ電位よりも高くなり、低電位に対応したデー
タが書き込まれていれば、ビット線14の電位はプリチャ
ージ電位よりも低くなる。従って、プリチャージ電位か
ら変化した電位とされるビット線14の電位とこのビット
線14と対をなした、プリチャージ電位のままのビット線
14の電位とを比較することによりメモリセルの保持して
いたデータが高電位に対応したデータか低電位に対応し
たデータかを判断している。

【００１１】

【発明が解決しようとする課題】しかるに、上記のよう
な従来のＤＲＡＭのメモリセルにあっては、高集積化を
図るために、トレンチ４の幅を狭くすると、隣接するメ
モリセル間の距離が小さくなるため、隣接したメモリセ
ル両者に高電位に対応したデータが保持されている状態
において、一方のメモリセルにおけるデータを高電位に
対応したデータから低電位に対応したデータに書き換え
ると、隣接するメモリセルにおけるキャパシタ用電極６
間同志での容量結合によって他方のメモリセルに保持さ
れている高電位に対応したデータの電位が低下し、他方
のメモリセルにおけるデータ保持時間が短くなるといっ
た問題があった。

【００１２】本発明は上記した点に鑑みてなされたもの
であり、メモリセル間の距離を小さくしても隣接メモリ
セル間の干渉が小さく、高集積化に適した半導体記憶装
置を得ることを目的とするものである。

【００１３】

【課題を解決するための手段】この発明に係る半導体記
憶装置は一主面にトレンチが形成され、少なくともこの
トレンチの側壁を形成する部分がキャパシタの一方の電
極となる半導体基板と、この半導体基板のトレンチ内に
キャパシタ用絶縁層を介して半導体基板のトレンチの側
壁と対向配置され、キャパシタの他方の電極となるキャ
パシタ用電極と、半導体基板の主面上およびキャパシタ
用電極上に形成された層間絶縁膜と、この層間絶縁膜上
に一部がトレンチ上に位置して形成された島状半導体層
と、この島状半導体層の一部に表面から裏面に至って形
成され、裏面にてキャパシタ用電極と電気的に接続さ
れ、島状半導体層と逆導電型の半導体領域からなる第１
のソース／ドレイン領域と、この第１のソース／ドレイ
ン領域と離隔し、島状半導体層の表面から裏面に至って
形成され、第１のソース／ドレイン領域と同じ導電型の
半導体領域からなる第２のソース／ドレイン領域と、こ
れら第１のソース／ドレイン領域と第２のソース／ドレ
イン領域の間に位置する島状半導体層とゲート絶縁膜を
介して形成されたゲート電極とを設けたものである。

【００１４】

【作用】本発明においては、半導体基板のトレンチ内に
形成された他方のキャパシタ用電極と、半導体基板上に
位置する島状半導体層に形成された第１のソース／ドレ
イン領域とが、重なって配置され、かつ島状半導体層の
裏面にて電気的に接続され、島状半導体層間の距離を短
かくしても、隣接するメモリセルにおける他方のキャパ
シタ用電極の距離を大きくとらしめる。

【００１５】

【実施例】実施例１．以下に、本発明の実施例１である
ＤＲＡＭメモリセルについて図１および図２に基づいて
説明する。

【００１６】図において17は一主面に格子状の交点部分
に配置、形成されたトレンチ18を有するｐ型の半導体基
板、19はこの半導体基板17の一主面にｎ型イオンを注入
・拡散することによって形成された半導体領域で、本実
施例１においては電源電位Ｖｃｃと接地電位との中間電
位の１／２Ｖｃｃである所定電位が印加され、トレンチ
18の側壁および底壁を形成する部分がキャパシタの一方
の電極となる。

【００１７】20はキャパシタの誘電膜となるシリコンの
窒化酸化膜で形成されたキャパシタ用絶縁層21を介して
前記トレンチ18の側壁および底壁と対向配置され、ｎ型
不純物がドープされたポリシリコンである導電体からな
るキャパシタの他方の電極となるキャパシタ用電極で、
前記キャパシタ用絶縁層21および半導体基板17における
トレンチ18の側壁および底壁を形成する部分とでメモリ
セルにおけるキャパシタを形成している。

【００１８】22は半導体基板17の一主面上およびキャパ
シタ用電極20上に形成されたシリコン酸化物よりなる層
間絶縁膜、23はこの層間絶縁膜22上に一部がトレンチ18
上に位置して形成された島状半導体層で、ｐ型のイオン
が注入、拡散されたｐ型の単結晶半導体層によって構成
されている。24はこの島状半導体層間に埋め込まれたシ
リコン酸化物からなる埋め込み絶縁物である。

【００１９】25は前記トレンチ18上に位置する島状半導
体層23の一端部にｎ型のイオンを注入・拡散することに
よって表面から裏面に至って形成された第１のソース／
ドレイン領域で、その裏面が、層間絶縁膜22の上面から
下面に至って開口されたコンタクトホール26を介して前
記キャパシタ用電極20の上面と電気的に接続されてい
る。

【００２０】27はこの第１のソース／ドレイン領域25と
離隔して、前記島状半導体層23の他端部にｎ型のイオン
を注入・拡散することによって表面から裏面に至って形
成された第２のソース／ドレイン領域、28はこれら第１
のソース／ドレイン領域25と第２のソース／ドレイン領
域27の間に位置する島状半導体層23に形成されたｐ型の
チャネル領域29と、シリコン酸化膜からなるゲート絶縁
膜30を介して形成されたゲート電極で、ワード線の一部
にて構成されており、前記第１のソース／ドレイン領域
25、第２のソース／ドレイン領域27、チャネル領域29お
よびゲート絶縁膜30とでＭＯＳトランジスタを形成して
いる。

【００２１】31は以上の本実施例のＤＲＡＭメモリセル
の構成要素が形成された基板上に形成された、シリコン
酸化膜からなる絶縁膜、32はこの絶縁膜31上に形成され
るとともに、絶縁膜31における前記第２のソース／ドレ
イン領域27上に上面から下面に至って開口されたビット
線コンタクトホール33を介して第２のソース／ドレイン
領域27と電気的に接続されたビット線で、前記ゲート電
極28を構成するワード線に直交して配置され、かつ、ワ
ード線と前記絶縁膜31によって電気的に絶縁されている
ものである。

【００２２】次に上記のように構成された実施例１のＤ
ＲＡＭのメモリセルの製造方法を図３から図６の断面図
に基づいて説明する。まず図３の(a) に示すように一主
面にマトリックス状、つまり格子状の交点部分に配置、
形成されたトレンチ18を有するｐ型の半導体基板17のメ
モリセル形成用領域における全主面にリンデポ拡散法に
よりｎ型の半導体領域19を形成する。次に、図３の(b)
に示すようにこの半導体領域19全表面上にシリコンの窒
化酸化膜34をＣＶＤ法で形成し、このシリコンの窒化酸
化膜34上にリンをドープしたｎ型のポリシリコン層35を
ＣＶＤ法で形成する。このポリシリコン層35全表面上に
レジストを塗布し、露光・現像をおこないキャパシタの
他方の電極となる部分上だけレジスト36を残す。このレ
ジスト36をマスクにしてポリシリコン層35を異方性エッ
チングして図３の(c) に示すようにキャパシタ用電極20
を形成する。レジスト36を除去後、キャパシタ用電極20
をマスクにしてシリコン窒化酸化膜34を異方性エッチン
グすることによりキャパシタ用絶縁層21を形成する。

【００２３】次に図４の(a) に示すように半導体基板17
の主面上およびキャパシタ用電極20上にＣＶＤ法によっ
て二酸化シリコン膜37を形成し、この二酸化シリコン膜
37上にＣＶＤ法によってＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓ
ｐｈｏ−ＳｉｌｉｃａｔｅＧｌａｓｓ）膜38を形成し、
加熱して平坦化し、このＢＰＳＧ膜38上にＣＶＤ法によ
り二酸化シリコン膜39を形成する。これら二酸化シリコ
ン膜37、ＢＰＳＧ膜38および二酸化シリコン膜39とで層
間絶縁膜22を形成しており、この層間絶縁膜22の厚さは
この後形成される島状半導体層23と半導体基板17との間
の寄生容量をほとんどなくすためにキャパシタ用電極20
の上面からの厚さが1000Å以上の厚さにしてある。その
後、図４の(b) に示すように、層間絶縁膜22の上面から
下面に至ってキャパシタ用電極20上にコンタクトホール
26を開口した後、ＣＶＤ法によりリンをドープしたｎ型
のポリシリコン層40をコンタクトホール26内及び層間絶
縁膜22上に形成する。

【００２４】次に図４の(c) に示すようにｎ型のポリシ
リコン層40をほぼ層間絶縁膜22の上面までエッチバック
して、コンタクトホール26内にのみポリシリコン層40を
残す。そして、層間絶縁膜22上およびコンタクトホール
26内のポリシリコン層40上にＣＶＤ法により層間絶縁膜
22の表面からの厚さが1000Å〜2000Åのポリシリコン層
41を形成する。このポリシリコン層41上にレジストを塗
布し、露光・現像によりポリシリコン層41における島状
半導体層23となる部分上にだけレジスト42を残す。この
レジストをマスクにしてポリシリコン層41を異方性エッ
チングすることにより図５の(a) に示すように島状半導
体層23を形成する。この島状半導体層23をレーザ再結晶
化法により単結晶化し、ボロンを注入・拡散することに
よりｐ型の半導体層とする。このｐ型とされた島状半導
体層23および層間絶縁膜22上にＣＶＤ法により二酸化シ
リコン膜43を形成し、この二酸化シリコン膜43上にＳＯ
Ｇ（Ｓｐｉｎ−ｏｎ−Ｇｌａｓｓ）膜44を形成する。次
に図５の(b) に示すように、これら二酸化シリコン膜43
およびＳＯＧ膜44をほぼ島状半導体層23の上面までエッ
チバックすることにより、隣接する島状半導体層23間に
埋め込み絶縁物24を形成し、隣接する島状半導体層23間
の電気的絶縁を行なわせる。島状半導体層23の中間領
域、つまりＭＯＳトランジスタのチャネル領域となる領
域上をレジスト45で覆い、このレジスト45をマスクとし
て砒素をこの島状半導体層23の両端部に、その表面から
裏面に至って注入・拡散することにより、図５の(c) に
示すようにＭＯＳトランジスタのｎ⁺ 型の第１のソース
／ドレイン領域25および第２のソース／ドレイン領域27
を形成し、レジストを除去する。このレジストで覆われ
ていた島状半導体層23の第１のソース／ドレイン領域25
と第２のソース／ドレイン領域27との間のｐ型の半導体
領域には砒素は注入されず、トランジスタのチャネル領
域29となる。また、第１のソース／ドレイン領域25の下
面は、キャパシタ用電極20に電気的に接続されたｎ型の
ポリシリコン層40の上面と電気的に接続されている。

【００２５】次に図６の(a) に示すように、島状半導体
層23上および埋め込み絶縁物24上に、チャネル領域29上
でゲート酸化膜となる二酸化シリコン膜46を形成し、こ
の二酸化シリコン膜46上にポリシリコン層およびこのポ
リシリコン層上のタングステンシリサイド層の２層から
なる導電層47を形成する。この導電層47を異方性エッチ
ングすることにより図６の(b) に示すようにゲート電極
28及びこのゲート電極28と一体形成されるワード線を形
成する。なお、二酸化シリコン膜46は、ゲート電極28と
一体形成されたワード線形成後、異方性エッチングされ
る。以上の本実施例のＤＲＡＭメモリセルの構成要素が
形成された後の基板上にＣＶＤ法によって二酸化シリコ
ンからなる絶縁膜31を形成し、この絶縁膜31の上面から
下面に至って第２のソース／ドレイン領域27上にビット
線コンタクトホール33を開口する。

【００２６】その後、図６の(c) に示すようにビット線
コンタクトホール33内をＣＶＤ法によりタングステンシ
リサイドで埋め、絶縁膜31およびビット線コンタクトホ
ール33内のタングステンシリサイド上にアルミニウムシ
リサイドをスパッタ蒸着し、フォトリソグラフィーおよ
びエッチングによりワード線に直交したビット線32を形
成する。

【００２７】なお、上記した製造方法においては、図４
の(b) にて層間絶縁膜22の上面から下面に至ってキャパ
シタ用電極20上にコンタクトホール26を開口し、ＣＶＤ
法によりリンをドープしたｎ型のポリシリコン層40を形
成した後、図４の(c) にてこのポリシリコン層40をエッ
チバックしたものとしたが、図４の(b) にて形成したポ
リシリコン層を層間絶縁膜22の上面からの厚さが1000Å
〜2000Åのポリシリコン層とし、これをエッチバックを
せずに、直接このポリシリコン層を図５の(a)に示すよ
うに異方性エッチングすることにより島状半導体層23を
形成してもよい。このエッチバックしない方法では図４
の(c) に示したエッチバックをする工程およびエッチバ
ック後の層間絶縁膜22上のポリシリコン層形成の工程が
必要なくなるのでメモリセルの製造工程が簡単になる。

【００２８】また、上記製造方法においては、図４の
(c) から図５の(a) にて層間絶縁膜22上に厚さが1000Å
〜2000Åのポリシリコン層41を形成したものであるが、
ＣＶＤ法によって層間絶縁膜22上に1000Å〜2000Åの厚
さのアモルファスシリコンを形成し、600 ℃程度に加熱
して、ポリシリコンにして島状半導体層23を形成するも
のであっても良い。

【００２９】次に、以上のように構成された本実施例の
ＤＲＡＭのメモリセルの動作について説明する。まず、
メモリセルにデータを書き込む際はビット線32に書き込
みデータ“１”または“０”に対応した電位を加え、ワ
ード線を介してゲート電極28の電位を上げてトランジス
タを導通状態にする。すると、ビット線32の電位は、ト
ランジスタを介して、つまり第２のソース／ドレイン領
域27、チャネル領域29及び第１のソース／ドレイン領域
25を介してキャパシタ用電極20に伝えられる。その後、
ゲート電極28の電位を下げてトランジスタを非導通状態
にすると、データはキャパシタに保持され、書き込みが
完了する。一方、メモリセルからデータを読み出す際に
は、ビット線32をプリチャージ電位に設定したフローデ
ィング状態にした後、ゲート電極28の電位を上げてトラ
ンジスタを導通状態にする。すると、キャパシタ用電極
20とビット線32とが電気的に導通されることになり、デ
ータ保持状態でキャパシタ用電極20に高電位に対応した
データが書き込まれていれば、ビット線32の電位はプリ
チャージ電位よりも高くなり、低電位に対応したデータ
が書き込まれていれば、ビット線32の電位はプリチャー
ジ電位よりも低くなる。プリチャージ電位から変化した
ビット線32の電位とこのビット線32と対をなした、電位
がプリチャージ電位のままのビット線32の電位とをセン
スアンプにて比較、増幅することにより、メモリセルの
保持していたデータが高電位に対応したデータか低電位
に対応したデータかを判断し、出力している。

【００３０】上記のように構成された実施例１にあって
は、次のような利点を有するものである。 (1) データを保持するためのキャパシタ用電極20および
第１のソース／ドレイン領域25が、キャパシタ用絶縁層
21、層間絶縁膜22、埋め込み絶縁物24および絶縁膜31で
囲まれているためにα線によるソフトエラーに強い。 (2) メモリセルのトランジスタは、厚さが1000Å〜2000
Åの島状半導体層23に形成された薄膜ＭＯＳトランジス
タとなっており、しかも、半導体基板17主面からの厚さ
が1000Å以上の層間絶縁膜22上に形成されているので、
薄膜ＭＯＳトランジスタを構成する第１のソース／ドレ
イン領域25及び第２のソース／ドレイン領域27と半導体
基板17との間の寄生容量がほどんどなく、高速読み出し
および高速書き込みが可能である。 (3) 第１のソース／ドレイン領域25および第２のソース
／ドレイン領域27は島状半導体層23の表面から裏面に至
って形成され、チャネル領域29との間のｐｎ接合しかな
いため、ｐｎ接合リークを減少させることができデータ
保持時間を長くできる。

【００３１】(4) メモリセルのトランジスタとキャパシ
タを両者が重なるように配置したので、隣接した島状半
導体層23間の距離を小さくしても、隣接したメモリセル
におけるキャパシタ用電極20間の距離を島状半導体層23
間の距離以上にとることができる。しかも、これら隣接
したキャパシタ用電極20の間に電源電位Ｖｃｃと接地電
位との中間電位である１／２Ｖｃｃが印加される、隣接
メモリセルのキャパシタの共通した一方の電極となる半
導体領域19が入り込んだ構成としている。その結果、隣
接したキャパシタ用電極20間の容量結合がほとんどなく
なるので、容量結合によって生じる隣接メモルセル間に
おける干渉がなくなる。従って、集積度を向上できるも
のである。

【００３２】実施例２．以下に、本発明の実施例２であ
るＤＲＡＭメモリセルについて図７に基づいて説明す
る。図７において、図１に示された本発明の実施例１と
異なる点は次のような点である。第１に、トレンチ18が
島状半導体層23の下部に位置する半導体基板17の領域の
大部分を占め、つまり、その平面積が島状半導体層23の
平面積と略同一とし、キャパシタ用電極50における半導
体基板17と対向する表面積を大きくしてある。第２に、
キャパシタ用電極50が完全にトレンチ18内に形成され、
隣接したメモリセルのキャパシタ用絶縁層51が隣接メモ
リセルの間で分離されずにつながって形成されている。

【００３３】次に上記のように構成された実施例２のＤ
ＲＡＭメモリセルの製造方法を図８の断面図に基づいて
説明する。まず、図８の(a) に示すようにマトリックス
状に配置、形成されたトレンチ18を有するｐ型の半導体
基板17の一主面にリンデポ拡散法によりｎ型の半導体領
域19を形成する。なお、トレンチ18は平面積が後に形成
される島状半導体層23の平面積と同じになるように形成
されている。次に図８の(b) に示すように、半導体領域
19上にシリコンの窒化酸化膜からなるキャパシタ用絶縁
層51をＣＶＤ法で形成し、このキャパシタ用絶縁層51上
にリンをドープしたｎ型ポリシリコン層35をＣＶＤ法で
形成する。次に、図８の(c) に示すようにこのポリシリ
コン層35を全面エッチバックによりほぼ半導体基板17の
一主面と同じ高さになるまでエッチングしてキャパシタ
用電極50を形成し、半導体基板17およびキャパシタ用電
極50上にＣＶＤ法により二酸化シリコンからなる、厚さ
が1000Å以上の層間絶縁膜22を形成する。この後は上記
実施例１にて示した図４の(b) から図６の(c) の製造工
程と同様にメモリセルを形成する。

【００３４】上記のように構成された実施例２にあって
は次のような利点を有する。 (1) 上記実施例１のものと同様に、データを保持するた
めのキャパシタ用電極50および第１のソース／ドレイン
領域25がキャパシタ用絶縁層51、層間絶縁膜22、埋め込
み絶縁物24および絶縁膜31で囲まれているためにα線に
よるソフトエラーに強い。 (2) 上記実施例１と同様に、メモリセルのトランジスタ
が、厚さが1000Å〜2000Åの島状半導体層23に形成され
た薄膜ＭＯＳトランジスタとなっており、しかも、半導
体基板17からの厚さが1000Å以上の層間絶縁膜22上に形
成されているので、トランジスタを構成する第１のソー
ス／ドレイン領域25及び第２のソース／ドレイン領域27
と半導体基板17間との寄生容量がほどんどなく、高速読
み出しおよび高速書き込みが可能である。 (3) 上記実施例１と同様にも第１のソース／ドレイン領
域25および第２のソース／ドレイン領域27は島状半導体
層23の表面から裏面に至って形成され、チャネル領域29
との間のｐｎ接合しかないため、ｐｎ接合リークを減少
させることができデータ保持時間を長くできる。

【００３５】(4) キャパシタ用電極50を全面エッチバッ
クによりほぼ半導体基板17の上面までエッチングして、
完全にトレンチ18内に形成したことで、層間絶縁膜22の
表面は平坦になっているため、平坦化するための工程を
必要とせず、工程が簡単になる。 (5) メモリセルのトランジスタとキャパシタを両者が重
なるように配置し、しかも、隣接した島状半導体層23間
の距離と隣接したトレンチ18間の距離をほぼ等しくし、
さらに、隣接したトレンチ18内に形成されたキャパシタ
用電極50間に各キャパシタの共通の一方の電極である半
導体領域19が入り込んだ構成としている。その結果、隣
接のキャパシタ用電極50間同志の容量結合がなく、この
容量結合によって生じる隣接メモリセル間における干渉
はない。またメモリセルのキャパシタの容量は実施例１
よりも大きい。 (6) しかも、トレンチ18の平面積が島状半導体層23の平
面積と略同じとしているため、キャパシタ用電極50と半
導体領域19との対向面積が大きくとれ、メモリセルのキ
ャパシタ容量が大きいものである。

【００３６】実施例３．以下に、本発明の実施例３であ
るＤＲＡＭメモリセルについて図９に基づいて説明す
る。図９において60は一主面上に格子状に形成されたト
レンチ61を有するｐ型の半導体基板、62はこの半導体基
板60の一主面にｎ型のイオンを注入・拡散することによ
り形成された半導体領域で、電源電位Ｖｃｃと接地電位
との中間電位である１／２Ｖｃｃの所定電位が印加され
ており、格子状に形成されたトレンチ61により囲まれた
部分の、表面部およびトレンチ側壁部によりキャパシタ
の一方の電極を構成する。63はキャパシタの誘電膜とな
るシリコンの窒化酸化膜で形成されたキャパシタ用絶縁
層64を介して前記キャパシタの一方の電極に対向配置さ
れている、ｎ型のイオンがドープされたポリシリコンか
らなるキャパシタ用電極で、キャパシタの他方の電極と
なり、対向した半導体領域62の部分およびキャパシタ用
絶縁層64とでキャパシタを構成している。65は格子上に
形成されたトレンチ61内のキャパシタ用電極63間に形成
されたシリコン酸化物よりなり、隣接したメモリセル間
を分離しているキャパシタ間分離用絶縁層である。

【００３７】次に上記のように構成されたＤＲＡＭメモ
リセルの製造方法を図10および図11に基づいて説明す
る。まず図10の(a) に示すように、ｐ型の半導体基板60
の一主面に格子状にトレンチ61を形成する。このトレン
チ61が形成された半導体基板６０の一主面に図１０の
(b) に示すように、リンデポ拡散法によりｎ型の半導体
領域62を形成する。次に、図10の(c) に示すように、半
導体領域62の表面上にシリコンの窒化酸化膜からなるキ
ャパシタ用絶縁層64をＣＶＤ法で形成し、このキャパシ
タ用絶縁層64上にリンをドープしたｎ型のポリシリコン
層70をＣＶＤ法で形成し、ポリシリコン層70上にレジス
ト71を塗布する。そして、図11の(a) に示すように露光
・現像によりトレンチ61の中央部分のレジストを除去
し、このレジスト71をマスクにしてポリシリコン層70を
異方性エッチングにより分断し、各メモリセルのキャパ
シタ用電極63を形成する。

【００３８】さらに、図11の(b) に示すように、レジス
ト71除去後、ＣＶＤ法によりトレンチ61内およびキャパ
シタ用電極63上に二酸化シリコン層72を形成する。図11
の(c) に示すように、この二酸化シリコン層72をほぼキ
ャパシタ用電極63の上面までエッチバックし、キャパシ
タ用分離電絶縁層65を形成する。そしてこのキャパシタ
間分離用絶縁層65上およびキャパシタ用電極63上にＣＶ
Ｄ法により二酸化シリコンからなる、厚さが1000Å以上
の層間絶縁膜22を形成する。これ以後は上記実施例１で
説明した図４の(b) から図６の(c) に示されている製造
工程と同様にしてメモリセルを形成する。

【００３９】上記のように構成された実施例３にあって
は次のような利点を有する。 (1) 上記実施例１と同様に、データを保持するためのキ
ャパシタ用電極63および第１のソース／ドレイン領域25
がキャパシタ用絶縁層64、キャパシタ間分離用絶縁層6
5、層間絶縁膜22、埋め込み絶縁物24および絶縁膜31に
より囲まれているため、α線によるソフトエラーに強
い。 (2) 実施例１と同様に、メモリセルのトランジスタが、
厚さが1000Å〜2000Åの島状半導体層23に形成された薄
膜ＭＯＳトランジスタとなっており、しかも、厚さが10
00Å以上の層間絶縁膜22上に形成されているので、第１
のソース／ドレイン領域25及び第２のソース／ドレイン
領域27と半導体基板17間との寄生容量がほどんどなく、
高速読み出しおよび高速書き込みが可能である。 (3) 第１のソース／ドレイン領域25および第２のソース
／ドレイン領域27は島状半導体層23の表面から裏面に至
って形成され、チャネル領域29との間のｐｎ接合しかな
いため、ｐｎ接合リークを減少させることができ、デー
タ保持時間を長くできる。

【００４０】(4) 上記実施例１と同様に、メモリセルの
トランジスタとキャパシタを重なるように配置したの
で、隣接した島状半導体層23間の距離を小さくしても、
隣接したメモリセルにおけるキャパシタ用電極63間の距
離を隣接したキャパシタ用電極63間の容量結合が問題に
ならないほど大きくでき、隣接メモリセル間における干
渉を抑制せしめた上で、集積度の向上を図れるものであ
る。 (5) キャパシタの一方の電極をトレンチ61で囲まれた半
導体領域62としているため、キャパシタ容量が大きくと
れる。

【００４１】実施例４．以下に、本発明の実施例４であ
るＤＲＡＭメモリセルについて図12に基づいて説明す
る。図12において80は層間絶縁膜22内にゲート電極28と
一体構成されワード線と並行に形成され、島状半導体層
23に形成されたトランジスタのチャネル領域29の下部に
位置して形成されたバックゲート用コンタクトホール81
を介して上記チャネル29の下部と電気的に接続された導
電体からなるバックゲート用配線で、所定のバックゲー
ト電位、本実施例では負の電位が印加されている。

【００４２】次に上記のように構成されたＤＲＡＭのメ
モリセルの製造方法を図13および図14に基づいて説明す
る。まず図13の(a) に示すように、一主面にマトリック
ス状に配置、形成されたトレンチ18を有するｐ型の半導
体基板17の一主面にリンデポ拡散法によりｎ型の半導体
領域19を形成する。そして図13の(b) に示すように、こ
のｎ型の半導体領域19上にシリコンの窒化酸化膜からな
るキャパシタ用絶縁層51をＣＶＤ法で形成し、このキャ
パシタ用絶縁層51上にリンをドープしたｎ型のポリシリ
コン層82をＣＶＤ法で形成する。このポリシリコン層82
を図13の(c) に示すように全面エッチバックによりほぼ
半導体基板17の上面までエッチングしてキャパシタ用電
極50を形成する。このキャパシタ用電極50およびキャパ
シタ用絶縁層51の上にＣＶＤ法により厚さが1000Å以上
の二酸化シリコン層83を形成する。この二酸化シリコン
層83上にアルミニウムシリサイドをスパッタ蒸着し、フ
ォトリソグラフィおよびエッチングにより図14の(a) に
示すようにバックゲート用配線80を形成する。このバッ
クゲート用配線80および上記二酸化シリコン層83上にさ
らにＣＶＤ法で二酸化シリコン層84を形成する。これら
二酸化シリコン層83および84によって層間絶縁膜22が構
成される。

【００４３】さらに、図14の(b) のように、層間絶縁膜
22にコンタクトホール26およびバックゲート用コンタク
トホール81を開口し、この層間絶縁膜22上にＣＶＤ法に
よってポリシリコン層85を形成する。このポリシリコン
層85を図14の(c) に示すように、ほぼ層間絶縁膜22の上
面までエッチバックする。そして、これ以後は上記実施
例１で説明した図４の(c) から図６の(c) に示されてい
る製造工程と同様にしてメモリセルを形成する。

【００４４】上記のように構成された実施例４において
は次のような利点がある。 (1) 上記実施例と同様に、キャパシタ用電極50および第
１のソース／ドレイン領域25がキャパシタ用絶縁層51、
層間絶縁膜22、埋め込み絶縁物24および絶縁膜31で囲ま
れているためにα線によるソフトエラーに強い。 (2) 上記も実施例１と同様に、メモリセルのトランジス
タが、厚さが1000Å〜2000Åの島状半導体層23に形成さ
れた薄膜ＭＯＳトランジスタとなっており、半導体基板
からの厚さが1000Å以上の層間絶縁膜22上に形成されて
いるので、第１のソース／ドレイン領域25及び第２のソ
ース／ドレイン領域27と半導体基板17間との寄生容量が
ほどんどなく、高速読み出しおよび高速書き込みが可能
である。 (3) 第１のソース／ドレイン領域25および第２のソース
／ドレイン領域27は島状半導体層23の表面から裏面に至
って形成され、チャネル領域29との間のｐｎ接合しかな
いため、ｐｎ接合リークを減少させることができデータ
保持時間を長くできる。

【００４５】(4) メモリセルのトランジスタのチャネル
領域29にバックゲート用配線80によりバックゲート電圧
を印加して、このトランジスタが非導通状態（ＯＦＦ）
にあるときの第１のソース／ドレイン領域25と第２のソ
ース／ドレイン領域27との間に流れるリーク電流を小さ
くしているので、データ保持時間を長くできる。 (5) 上記実施例１と同様に、メモリセルのトランジスタ
とキャパシタを両者が重なるように配置してので、隣接
した島状半導体層23間の距離を小さくしても、隣接した
メモリセルにおけるキャパシタ用電極50間の距離を島状
半導体層23間の距離以上にとることができる。しかもこ
れらキャパシタ用電極50間に電源電位Ｖｃｃと隣接電位
との中間電位である１／２Ｖｃｃが印加される、隣接メ
モリセルのキャパシタの共通した一方の電極となる半導
体領域19が入り込んだ構成としている。その結果、キャ
パシタ用電極50間の容量結合がほどんどなくなるので、
容量結合によって生じる隣接メモリセル間における干渉
がなくなる。従って、集積度を向上できるものである。

【００４６】

【発明の効果】本発明は以上に述べたように、メモリセ
ルにおけるトランジスタを半導体基板上に設けられた島
状半導体層に形成し、かつメモリセルのキャパシタにお
ける他方の電極を半導体基板の主面に形成されたトレン
チ内に設け、しかも、トランジスタを構成する一方のソ
ース／ドレイン領域がキャパシタにおける他方の電極上
に位置し、一方のソース／ドレイン領域の裏面にて他方
の電極と電気的に接続したもとしたので、島状半導体層
間の距離を小さくして集積度の向上を図った上で、隣接
したメモリセルにおけるキャパシタにおける他方の電極
間の容量結合を抑制でき、容量結合による隣接したメモ
リセル間における干渉を防止できるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施例１を示す断面図。

【図２】本発明の実施例１を示す平面図。

【図３】本発明の実施例１の製造方法を工程順に示す断
面図。

【図４】本発明の実施例１の製造方法を工程順に示す断
面図。

【図５】本発明の実施例１の製造方法を工程順に示す断
面図。

【図６】本発明の実施例１の製造方法を工程順に示す断
面図。

【図７】本発明の実施例２を示す断面図。

【図８】本発明の実施例２の製造方法を工程順に示す断
面図。

【図９】本発明の実施例３を示す断面図。

【図１０】本発明の実施例３の製造方法を工程順に示す
平面図および断面図。

【図１１】本発明の実施例３の製造方法を工程順に示す
断面図。

【図１２】本発明の実施例４を示す断面図。

【図１３】本発明の実施例４の製造方法を工程順に示す
断面図。

【図１４】本発明の実施例４の製造方法を工程順に示す
断面図。

【図１５】従来のＤＲＡＭメモリセルを示す断面図。

【図１６】従来のＤＲＡＭメモリセルを示す平面図。

【符号の説明】

17 半導体基板 18 トレンチ 20 キャパシタ用電極 21 キャパシタ用絶縁層 22 層間絶縁膜 23 島状半導体層 25 第１のソース／ドレイン領域 27 第２のソース／ドレイン領域 28 ゲート電極 29 ゲート絶縁膜 50 キャパシタ用電極 51 キャパシタ用絶縁層 60 半導体基板 61 トレンチ 63 キャパシタ用電極 64 キャパシタ用絶縁層

Claims (1)

【特許請求の範囲】
1. 【請求項１】 一主面にトレンチが形成され、少なくと
   もこのトレンチの側壁を形成する部分がキャパシタの一
   方の電極となる半導体基板、 この半導体基板のトレンチ内に前記キャパシタの誘電膜
   となるキャパシタ用絶縁層を介して前記トレンチの側壁
   と対向配置され、導電体からなる、前記キャパシタの他
   方の電極となるキャパシタ用電極、 前記半導体基板の主面上および前記キャパシタ用電極上
   に形成された層間絶縁膜、 前記層間絶縁膜上に少なくとも一部が前記トレンチ上に
   位置して形成された島状半導体層、 前記島状半導体層の一部に表面から裏面に至って形成さ
   れ、裏面にて前記キャパシタ用電極と電気的に接続さ
   れ、前記島状半導体層と逆導電型の半導体領域からなる
   トランジスタの第１のソース／ドレイン領域、 この第１のソース／ドレイン領域と離隔して前記島状半
   導体層の表面から裏面に至って形成され、前記第１のソ
   ース／ドレイン領域と同じ導電型の半導体領域からなる
   前記トランジスタの第２のソース／ドレイン領域、 これら第１のソース／ドレイン領域と第２のソース／ド
   レイン領域の間に位置する前記島状半導体層とゲート絶
   縁膜を介して形成された前記トランジスタのゲート電極
   を備えたことを特徴とする半導体記憶装置。