JP3798659B2 - メモリ集積回路 - Google Patents
メモリ集積回路 Download PDFInfo
- Publication number
- JP3798659B2 JP3798659B2 JP2001201280A JP2001201280A JP3798659B2 JP 3798659 B2 JP3798659 B2 JP 3798659B2 JP 2001201280 A JP2001201280 A JP 2001201280A JP 2001201280 A JP2001201280 A JP 2001201280A JP 3798659 B2 JP3798659 B2 JP 3798659B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- channel region
- drain
- gate
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000000758 substrate Substances 0.000 claims description 59
- 239000004065 semiconductor Substances 0.000 claims description 28
- 239000004020 conductor Substances 0.000 claims description 15
- 238000002955 isolation Methods 0.000 claims description 15
- 239000010410 layer Substances 0.000 claims description 12
- 239000002344 surface layer Substances 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 239000011159 matrix material Substances 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 53
- 230000004048 modification Effects 0.000 description 18
- 238000012986 modification Methods 0.000 description 18
- 239000012535 impurity Substances 0.000 description 12
- 230000002093 peripheral effect Effects 0.000 description 10
- 230000000694 effects Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 238000000034 method Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 229910021419 crystalline silicon Inorganic materials 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000003672 processing method Methods 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 230000035899 viability Effects 0.000 description 2
- 238000005513 bias potential Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000000779 depleting effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Images
Landscapes
- Element Separation (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係り、特にＭＯＳトランジスタの擬似ダブルゲート構造に関するもので、例えばダイナミック型メモリ集積回路などに使用されるものである。
【０００２】
【従来の技術】
近年、ＭＯＳトランジスタのショートチャネル効果抑制（サブスレッショールド特性改善）、消費電力低減、駆動力の増加、過渡応答の低減など、高性能化を目的として、ダブルゲート(double gate) 型トランジスタ、サラウンドゲート(surround gate) 型トランジスタ等、いくつかの構造が提案されている。
【０００３】
図２３は、IEDM 97 427-430 に開示されているダブルゲート構造のＭＯＳトランジスタの従来例１を示す。
【０００４】
図中、２１１は基板中のドレイン(drain) 領域、２１２は基板中のソース(source)領域、２１３および２１４は基板中の上下にそれぞれ水平方向に設けられたトップゲート(top gate)およびボトムゲート(bottom gate) 、２１５は前記各ゲートに挟まれた基板中のチャネル(Channel) 領域、２１６は各ゲートを前記ドレイン領域、ソース領域、チャネル領域に対して絶縁するゲート絶縁膜である。
【０００５】
このＭＯＳトランジスタは、トップゲート２１３およびボトムゲート２１４が基板中の上下にそれぞれ水平方向に設けられ、この２枚のゲートに挟まれたチャネル領域２１５がダブルゲート構造になっている。
【０００６】
このダブルゲート構造では、ＭＯＳトランジスタのトップゲート２１３の真下にボトムゲート２１４がバックゲート(Back Gate) として存在することによって、チャネル領域２１５を空乏化する等、従来検証されているダブルゲート構造トランジスタの特性の高性能化（ショートチャネル効果の低減、ドライバビィリティ(Drivability) の向上等）が期待できる。
【０００７】
しかし、この場合、バックゲート２１４およびその表面のゲート絶縁膜２１６を形成した後、トランジスタの素子領域(body)となる単結晶層を形成しなければならず、加工が難しく、デバイスの信頼性向上が困難である。
【０００８】
図２４は、ダブルゲート構造のＭＯＳトランジスタの従来例２を示す。
【０００９】
図中、２２１は基板中のドレイン(D) 領域、２２２は基板中のソース(S) 領域、２２３および２２４は基板中の上下にそれぞれ垂直方向に設けられたトップゲート(Top Gate)およびボトムゲート(Bottom Gate) 、２２５は前記各ゲートに挟まれた基板中のチャネル領域であり、各ゲートを前記ドレイン領域、ソース領域、チャネル領域に対して絶縁するゲート絶縁膜（図示せず）が形成されている。
【００１０】
このＭＯＳトランジスタは、トップゲート２２３およびボトムゲート２２４が基板中の左右にそれぞれ垂直方向に設けられ、この２枚のゲートに挟まれたチャネル領域２２５がダブルゲート構造になっている。
【００１１】
しかし、このダブルゲート構造は、段差上のゲート加工、縦型の不純物導入などを必要とし、加工が困難である。
【００１２】
上記したように従来例１、従来例２のいずれのダブルゲート構造も、加工の困難性より実現には至っていない。そのため、比較的容易な加工法で実現可能であって、ダブルゲート構造のＭＯＳトランジスタと同様の効果を期待できるＭＯＳトランジスタの構造が要望されている。
【００１３】
【発明が解決しようとする課題】
上記したように従来の半導体装置に形成されるダブルゲート構造のＭＯＳトランジスタは、加工が難しく、デバイスの信頼性向上が困難であるという問題があった。
【００１４】
本発明は上記の問題点を解決すべくなされたもので、ダブルゲート構造のＭＯＳトランジスタと同様の効果を期待可能な擬似ダブルゲート構造のＭＯＳトランジスタを比較的容易な加工法で実現し得るメモリ集積回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明のメモリ集積回路は、支持基板上に形成された絶縁膜上にシリコン層が形成された半導体基板と、前記シリコン層に形成されたメモリセルトランジスタのドレイン・ソース領域と、前記半導体基板の前記ドレイン・ソース領域間のチャネル領域の表面上にゲート絶縁膜を介して形成されたゲート電極と、前記ドレイン・ソース領域間のチャネル領域を両側から挟むように前記半導体基板の表層部に前記絶縁膜に達するように形成され、前記絶縁膜と共に前記チャネル領域を三方から囲むことにより前記チャネル領域を分離する素子分離領域と、前記チャネル領域と絶縁されて前記素子分離領域の内部に埋め込まれ、所定の電圧が印加されることによって前記セルトランジスタのチャネル領域下を空乏化するバックゲート電極用の導電体とを具備することを特徴とする。
【００１９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２０】
＜第１の実施形態＞
図１は、本発明の半導体装置の第１の実施形態に係るＭＯＳトランジスタの平面レイアウトの一例を示している。
【００２１】
図２は、図１中のＡ−Ａ´線に沿うチャネル長方向（Gate垂直方向）の断面構造の一例を示している。図３は、図１中のＢ−Ｂ´線に沿うチャネル幅方向（Gate平行方向）の断面構造の一例を示している。
【００２２】
図１乃至図３において、１０は半導体基板、１１および１２は半導体基板の表層部に選択的に形成されたＭＯＳトランジスタのドレイン(Drain) 領域およびソース(source)領域、１３は半導体基板１０の表面に形成されたゲート絶縁膜、１４は前記ドレイン領域・ソース領域間のチャネル領域、１５は前記チャネル領域１４上に前記ゲート絶縁膜１３を介して形成されたゲート電極、１６は前記ゲート電極１５を覆う様に形成された例えば窒化シリコン膜からなるゲート保護膜、１７は半導体基板１０上に形成された層間絶縁膜、１８はドレイン領域１１にコンタクトするドレイン配線、１８ａはドレインコンタクト部、１９はソース領域１２にコンタクトするソース配線、１９ａはソースコンタクト部である。
【００２３】
そして、２０はＭＯＳトランジスタのチャネル領域１４をチャネル幅方向の両側から挟む位置に設けられている浅い溝による素子分離領域(Sallow trench isolation;STI) であり、その溝の内部には薄い絶縁膜２１を介して導電体（例えば多結晶シリコン）２２が埋め込まれており、この導電体２２は例えば上部配線（図示せず）から所定の電位が与えられるように接続されている。なお、２２ａは、導電体２２と上部配線とのコンタクト部であり、半導体基板１０のバイアス電位は、印加してもしなくてもどちらでもよい。
【００２４】
上記第１の実施形態のＭＯＳトランジスタは、従来のＭＯＳトランジスタと比べて、基本構造（ドレイン・ソース領域、チャネル領域、ゲート絶縁膜、ゲート電極）は変わらない。しかし、ＭＯＳトランジスタのチャネル領域１４をチャネル幅方向の両側から挟む位置に設けられているSTI ２０の溝の内部は、従来は全てに絶縁膜（酸化膜）が埋め込まれているのに対して、第１の実施形態では、薄い絶縁膜２１に囲まれた導電体２２が埋め込まれており、この導電体２２に所定の電位が与えられるように接続されている。
【００２５】
図４は、図３中のSTI ２０の内部の多結晶シリコン２２を引き出して電位を与えるためのコンタクトをとる構造の一例を概略的に示す断面図である。
【００２６】
ここでは、基板１０上に形成された電極引き出し用の上部配線（例えば多結晶シリコン）４１によりSTI ２０の内部の多結晶シリコン２２を周辺領域へ引き出して上方のバックゲート電極４２との間で導電プラグ４３によりコンタクトをとっている。
【００２７】
即ち、図２および図３に示したＭＯＳトランジスタが規則的に配列されたトランジスタアレイ領域に形成されているSTI ２０の内部の多結晶シリコン２２を覆う酸化膜２１は、前記多結晶シリコン２２の上面部の一部に対応して開口されている。そして、各STI ２０上でそれぞれ内部の多結晶シリコン２２に連なるように電極引き出し用の多結晶シリコン４１が形成されており、トランジスタアレイ領域の周辺領域で前記電極引き出し用の多結晶シリコン４１に上方からバックゲート電極４２がコンタクトするように形成されている。なお、１８はトランジスタアレイ領域のＭＯＳトランジスタのドレイン電極、４４はゲート配線、４５はトランジスタアレイ領域の周辺領域で上記ゲート配線４４にコンタクトしているゲート電極である。４６はトランジスタアレイ領域の周辺領域に形成されているSTI であり、その内部は絶縁膜が埋め込まれている。
【００２８】
なお、前記ゲート配線４４は不純物が高濃度にドープされた多結晶シリコンからなり、前記STI ２０の内部に埋め込まれている多結晶シリコン２２およびそれを引き出すための多結晶シリコン４１も、空乏化しないように、前記ゲート配線４４と同様に不純物が高濃度にドープされている。
【００２９】
上述したように第１の実施形態におけるＭＯＳトランジスタは、その活性領域をチャネル幅方向の両側から挟む位置に設けられているSTI ２０の内部に埋め込まれている多結晶シリコン２２が、ＭＯＳトランジスタの疑似バックゲート電極として機能している。つまり、次世代の高性能ＭＯＳトランジスタとして検討されている従来例で説明したダブルゲート構造と類似の擬似ダブルゲート構造を有する。
【００３０】
このような擬似ダブルゲート構造によれば、比較的容易な加工法により、ＭＯＳトランジスタのチャネル領域の空乏化、ＭＯＳトランジスタの基板領域のフローティングボディ(Floating Body) 化を実現可能であり、前記したようなＭＯＳトランジスタの特性の向上を期待することができる。
【００３１】
＜第１の実施形態の変形例＞
第１の実施形態では、ＭＯＳトランジスタのチャネル幅方向の両側に設けられているSTI ２０の内部に酸化膜２１を介してバックゲート電極用の多結晶シリコン２２が埋め込まれていたが、これに限らないで、図５に示すように構造を変更してもよい。
【００３２】
図５は、第１の実施形態の変形例に係るＭＯＳトランジスタのチャネル幅方向（Gate平行方向）の断面構造の一例を示しており、図３中と同一部分には同一符号を付している。
【００３３】
即ち、ＭＯＳトランジスタのチャネル幅方向の両側から挟む位置に設けられているSTI ２０のうちの一方のSTI の溝の内壁には酸化膜２１が形成され、その溝の内部にバックゲート電極用の多結晶シリコン２２が埋め込まれているが、他方のSTI の溝の内部に全てには酸化膜２１が埋め込まれている。
【００３４】
ＭＯＳトランジスタのチャネル領域を空乏化するという点では、第１の実施形態のようにチャネル幅方向の両側に設けられているSTI ２０のそれぞれにバックゲート電極用の多結晶シリコン２２が埋め込まれている構造が優れているが、回路設計および加工上、上記変形例のようにチャネル幅方向の両側に設けられているSTI ２０の一方のみバックゲート電極用の多結晶シリコン２２を埋め込みたい場合に有効である。
【００３５】
なお、上記第１の実施形態およびその変形例のＭＯＳトランジスタにおいて、空乏層が発生し難いディプレーションレイヤー(depletion layer) 幅は、次式
Ｙ＝［２ε（Ｖg ＋Ｖbi／ｑＮD ）］1/2
で表わされる。したがって、ＭＯＳトランジスタのチャネル幅Ｗは、チャネル幅方向の両側に設けられているSTI ２０の一方のみバックゲート電極用の多結晶シリコン２２が埋め込まれている場合には上記Ｙより小さく、チャネル幅方向の両側に設けられているSTI ２０のそれぞれにバックゲート電極用の多結晶シリコン２２が埋め込まれている場合には２Ｙより小さいことが必要である。
【００３６】
また、STI ２０の内壁に形成されている酸化膜２１の深さは、ＭＯＳトランジスタのドレイン領域１１・ソース領域１２の深さよりも深く、STI ２０の内部に埋め込まれているバックゲート電極用の多結晶シリコン２２の深さは、ＭＯＳトランジスタのチャネル領域１４の深さよりも十分に深い、あるいはSTI の深さとほぼ同等であることが必要である。
【００３７】
また、ＭＯＳトランジスタの特性向上のためにゲート絶縁膜１３の厚さは十分に薄く形成されており、STI ２０の溝を掘った時にエッチングダメージにより溝の壁面は凹凸が多くなり、耐圧に注意する必要がある。そこで、STI ２０の溝の内壁に形成されている酸化膜２１を前記ゲート絶縁膜１３よりも十分に厚く形成したり、STI ２０の溝の内壁の絶縁膜として、前記酸化膜２１に代えてＳｉＮ膜など他の材料を用いるようにしてもよい。
【００３８】
＜第２の実施形態＞
図６は、第２の実施形態に係るＭＯＳトランジスタのチャネル長方向の断面構造の一例を示している。図７は、第２の実施形態に係るＭＯＳトランジスタのチャネル幅方向の断面構造の一例を示している。
【００３９】
第２の実施形態のＭＯＳトランジスタは、第１の実施形態のＭＯＳトランジスタと比べて、基本構造は変わらないが、半導体基板としてSOI 基板６０が用いられている点が異なり、その他は同じであるので図２および図３中と同一符号を付している。
【００４０】
SOI 基板(Wafer) ６０は、支持基板６１上に形成された絶縁膜（例えばBox 酸化膜）６２上にシリコン層６３が形成されてなり、シリコン層６３の表層部にＭＯＳトランジスタのドレイン(Drain) 領域１１およびソース(source)領域１２が選択的に形成されている。そして、ＭＯＳトランジスタのチャネル領域１４をチャネル幅方向の両側から挟む位置に設けられているSTI ２０は、その溝が前記Box 酸化膜６２内に達する深さに形成されている。
【００４１】
図８は、図７中のSTI ２０の内部に埋め込まれている多結晶シリコン２２を引き出してコンタクトをとる構造の一例を示す断面図であり、図４中と同一部分には同一符号を付している。
【００４２】
即ち、図８に示すように、トランジスタアレイ領域に形成されているSTI ２０の内部の多結晶シリコン２２を覆う酸化膜２１のうちで多結晶シリコン２２の上面部の一部が開口されている。そして、各STI ２０上でそれぞれ内部の多結晶シリコン２２に連なるように電極引き出し用の多結晶シリコン４１が形成されており、トランジスタアレイ領域の周辺領域で電極引き出し用の多結晶シリコン４１に上方からバックゲート電極４２が導電プラグ４３を介してコンタクトするように形成されている。
【００４３】
このようにSOI 基板６０を使用することにより、性能面では、高速化、低消費電力化、基板バイアス効果フリー、ラッチアップフリーなどの一般的な効果を期待することができ、プロセス面では、ウエル領域の不要化による工程の簡略化、チップ面積の縮小化などの一般的な効果を期待することができる。しかも、ＭＯＳトランジスタの基板領域を完全にフローティングボディ化することができるので、ショートチャネル効果の低減、Ｓファクター(S-Factor)の低減、ドライバビィリティ(Drivability) の向上、過渡応答の向上などを期待することができ、ダブルゲート構造のＭＯＳトランジスタと同様に特性の改善がより加速される。
【００４４】
＜第２の実施形態の変形例＞
第２の実施形態では、ＭＯＳトランジスタのチャネル幅方向の両側に設けられているSTI ２０の内部に酸化膜２１を介してバックゲート電極用の多結晶シリコン２２が埋め込まれていたが、これに限らないで、図９に示すように構造を変更してもよい。
【００４５】
図９は、第２の実施形態の変形例に係るＭＯＳトランジスタのチャネル幅方向（Gate平行方向）の断面構造の一例を示しており、図７中と同一部分には同一符号を付している。
【００４６】
即ち、ＭＯＳトランジスタのチャネル幅方向の両側に設けられているSTI ２０のうちの一方のSTI の溝の内壁には酸化膜２１が形成され、その溝の内部にバックゲート電極用の多結晶シリコン２２が埋め込まれているが、他方のSTI の溝の内部に全てには酸化膜２１が埋め込まれている。
【００４７】
＜第３の実施形態＞
図１０は、第３の実施形態に係るＭＯＳトランジスタのチャネル幅方向の断面構造の一例を示している。
【００４８】
第３の実施形態のＭＯＳトランジスタは、第２の実施形態のＭＯＳトランジスタと比べて、（１）図１１に示すように、支持基板６１の表層部にウエル(Well)領域６４が形成されている点、（２）前記STI ２０に埋め込まれているバックゲート電極用の多結晶シリコン２２がSOI 基板６０のBox 酸化膜６２下のウエル領域６４にコンタクトしている点が異なり、その他は同じである。
【００４９】
図１１は、図１０中のSTI ２０の内部に埋め込まれている多結晶シリコン２２を引き出してコンタクトをとる構造の一例を示す断面図であり、図８中と同一部分には同一符号を付している。
【００５０】
即ち、トランジスタアレイ領域に形成されている各STI ２０の内壁に形成されている酸化膜２１のうち、内部に埋め込まれているバックゲート電極用の多結晶シリコン２２の下端部に対向する部分が開口されており、この多結晶シリコン２２の下端部が前記ウエル領域６４に連なるように形成されている。そして、トランジスタアレイ領域の周辺領域で、ウエル領域６４の上方からバックゲート電極４２が導電プラグ４３およびSTI 内の多結晶シリコン２２を介してウエル領域６４にコンタクトするように形成されており、各バックゲート電極用の多結晶シリコン２２に共通にバックゲート電位を与えることが可能となる。
【００５１】
上記構造によれば、各バックゲート電極用の多結晶シリコン２２に一定のバックゲート電位を与えるだけでも差し支えがなければ、配線の引き回し、抵抗等を比較的気にせずに形成できるので有用である。
【００５２】
＜第３の実施形態の変形例＞
第３の実施形態では、ＭＯＳトランジスタのチャネル幅方向の両側に設けられているSTI ２０の内部に酸化膜２１を介してバックゲート電極用の多結晶シリコン２２が埋め込まれていたが、図９に示したように、ＭＯＳトランジスタのチャネル幅方向の両側に設けられているSTI ２０のうちの一方のSTI の溝の内部には酸化膜２１を介してバックゲート電極用の多結晶シリコン２２を埋め込み、他方のSTI の内部の全てに酸化膜２１を埋め込むように構造を変更してもよい。
【００５３】
＜第４の実施形態＞
ダイナミック型メモリにおいて、従来の１トランジスタ・１キャパシタからなるメモリセルのパターンサイズを縮小するために、例えばIEEE Trans. Electron Devices. ED-29,No.4,April 1982 に開示されているようなＭＯＳトランジスタ１個分のパターンサイズからなるTI Cell が提案されている。このTI Cell は、例えば図２５(a) 、(b) 、図２６(a) 、(b) に示すような断面構造、基板領域平面内の電位分布、基板領域深さ方向の電位分布および不純物濃度分布を有する。即ち、縦方向PNP-トランジスタの構造を有しており、ゲート(Gate)電極下のｐ型不純物領域にホール(Hole)を保持してＭＯＳトランジスタの閾値を変化させることにより、ON,OFFデータの読み書きが可能になっている。
【００５４】
図２７は、従来の１トランジスタ・１キャパシタからなるメモリセルでアレイが構成されたダイナミック型メモリ(1-T DRAM)と、図２５(a) 、(b) 、図２６(a) 、(b) に示したTI-Cell でアレイが構成されたダイナミック型メモリ(TI DRAM) について、カレントパス(Current path)を比較して示す回路図である。
【００５５】
TI DRAM において、WLは同一行のTI-Cell の各ゲートに共通に接続されたワード線、GLは同一行のTI-Cell の各ドレインに共通に接続されたゲート方向線、BLは同一列のTI-Cell の各ソースに共通に接続されたビット線である。
【００５６】
TI-Cell は、ゲート電極２５１、例えばポリシリコンゲート(POLY Gate) 電極下のｐ型不純物領域およびｎ型不純物領域が素子分離領域（例えばＳｉＯ2 ）２５２に接した部分で不純物プロファイル(Profile) 不整合部分が生じ、誤動作する可能性がある。例えばPNP トランジスタのｎ型不純物領域の濃度が薄くなり、短絡(Short) するといった場合が想定される。
【００５７】
そこで、本発明をTI-Cell に適用した第４の実施形態は、TI-Cell の素子分離領域として形成したSTI の内部に疑似バックゲート電極を形成して電位を印加することにより、PNP トランジスタはオンせずに正常動作を持続するようになり、デバイス的に有利となる。
【００５８】
また、TI-Cell では、ゲート電極２５１下のｐ型不純物領域にHoleをホール(Hole)を保持するが、STI の横に電荷保持のための容量が存在する場合には、この電荷の保持にも有効である。
【００５９】
図１２は、第４の実施形態におけるTI-Cell が規則的（例えば行列）に配列されたアレイの平面レイアウトの一例を示しており、bit 線平行方向に隣り合うTI-Cell はSTI ２０により分離されている。
【００６０】
図１３は、図１２中のＡ−Ａ´線に沿うTI-Cell のチャネル長方向（bit 線平行方向）の断面構造の一例を示している。
【００６１】
図１４は、図１２中のＢ−Ｂ´線に沿うTI-Cell のチャネル幅方向(Gate 平行方向）の断面構造の一例を示している。
【００６２】
図１２乃至図１４において、１０は半導体基板、１１および１２は半導体基板の表層部に選択的に形成されたTI-Cell のドレイン(Drain) 領域およびソース(source)領域、１３は半導体基板の表面に形成されたゲート絶縁膜である。
【００６３】
１４は前記ドレイン領域・ソース領域間のチャネル領域、１５はチャネル領域上に前記ゲート絶縁膜１３を介して形成された例えば多結晶シリコンからなるゲート電極（ワード線の一部）、１６は前記ゲート電極１５を覆う様に形成された例えば窒化シリコン膜からなるゲート電極保護膜、１７は半導体基板上に形成された層間絶縁膜である。
【００６４】
ＧＬは前記ドレイン領域にコンタクトするゲート方向線、ＧＣはゲート方向線のコンタクト部、ＢＬは前記ソース領域にコンタクトするビット線、ＣＢはビット線のコンタクト部である。
【００６５】
２０はbit 線平行方向に配列された複数のTI-Cell を取り囲む位置に設けられているSTI であり、その溝の内部には導電体（例えば多結晶シリコン）２２が埋め込まれており、この多結晶シリコン２２はバックゲート(back gate)線に連なり、所定の電位が与えられるように接続されている。
【００６６】
＜第４の実施形態の変形例＞
図１５は、第４の実施形態の変形例におけるTI-Cell が規則的に配列されたアレイの平面レイアウトの一例を示している。
【００６７】
この平面レイアウトは、bit 線平行方向に隣り合うTI-Cell でドレイン領域１１およびそれにコンタクトするゲート方向線ＧＬを共有しており、bit 線平行方向に隣り合うTI-Cell が上記共有ドレイン領域１１により分離されることにより、bit 線平行方向のサイズが縮小されたものである。
【００６８】
図１６は、図１５中のＣ−Ｃ´線に沿うTI-Cell のチャネル長方向（bit 線平行方向）の断面構造の一例を示している。ここでは、例えばｐ型半導体基板１０の表層部に選択的にｎ型不純物拡散層からなるドレイン領域１１およびソース領域１２が形成されており、第４の実施形態で説明したTI-Cell のチャネル長方向（bit 線平行方向）の断面構造を示す図１３中と同一部分には同一符号を付している。
【００６９】
図１２乃至図１６に示した第４の実施形態およびその変形例において、STI の内部に埋め込まれているバックゲート電極用の多結晶シリコン２２は、例えば第１の実施形態と同様に、図４に示したように引き出されて上方からコンタクトがとられ、電位が与えられるように加工されている。
【００７０】
＜第５の実施形態＞
現在、SOI 基板は、高性能、低消費電力が可能となり、ロジック(Logic)LSIでは有望視されている。第５の実施形態では、図１２を参照して前述した第４の実施形態と同様のTI-Cell を用いたダイナミック型メモリセルのアレイおよびその周辺回路部をSOI 基板上に混載したものであり、周辺回路部に高性能、低消費電力のＭＯＳトランジスタを配置したダイナミック型メモリLSI の実現が可能となる。
【００７１】
図１７は、第５の実施形態に係るTI-Cell のチャネル長方向の断面構造の一例を示している。図１８は、第５の実施形態に係るTI-Cell のチャネル幅方向の断面構造の一例を示している。図１９は、図１８中のSTI の内部に埋め込まれている多結晶シリコンを引き出してコンタクトをとる構造の一例を示す断面図である。
【００７２】
図１７および図１８は、第４の実施形態の説明で参照した図１３および図１４と比べて、半導体基板としてSOI 基板６０が用いられている点が異なり、その他は同じであるので図１３中および図１４中と同一符号を付している。
【００７３】
なお、図１９において、TI-Cell アレイ領域に形成されているSTI ２０の内部の多結晶シリコン２２に連なる電極引き出し用の多結晶シリコン４１に対して、TI-Cell アレイ領域の周辺領域で上方からバックゲート電極４２が導電プラグ４３を介してコンタクトするように形成されている。
【００７４】
＜第５の実施形態の変形例＞
図２０は、第５の実施形態の変形例に係るTI-Cell のチャネル幅方向の断面構造の一例を示している。図２１は、図２０中のSTI の内部に埋め込まれている多結晶シリコンを引き出してコンタクトをとる構造の一例を示す断面図である。
【００７５】
図２０および図２１は、第５の実施形態の説明で参照した図１８および図１９と比べて、（１）図２１に示すように、支持基板６１の表層部にウエル領域６４が形成されている点、（２）図２０に示すように、STI ２０に埋め込まれているバックゲート電極用の多結晶シリコン２２の下端部がSOI 基板のBox 酸化膜６２下のウエル領域６４に達している点が異なり、その他は同じであるので図１８中および図１９中と同一符号を付している。
【００７６】
なお、図２１において、TI-Cell アレイ領域に形成されている各STI ２０の内壁に形成されている酸化膜２１のうち、内部に埋め込まれているバックゲート電極用の多結晶シリコン２２の下端部が開口されている。そして、この多結晶シリコン２２の下端部がウエル領域６４に連なるように形成されており、TI-Cell アレイ領域の周辺領域でウエル領域６４に上方からバックゲート電極４２が導電プラグ４３およびSTI 内の多結晶シリコン６２を介してコンタクトするように形成されており、各バックゲート電極用の多結晶シリコン２２に共通のバックゲート電位を与えることが可能となる。
【００７７】
＜第６の実施形態＞
第６の実施形態では、図１５を参照して前述した第４の実施形態の変形例と同様にTI-Cell が規則的に配列されたアレイを有し、半導体基板としてSOI 基板が用いられている。
【００７８】
図２２は、第６の実施形態におけるTI-Cell のチャネル長方向（bit 線平行方向）の断面構造の一例を示しており、第４の実施形態の変形例の説明で参照した図１６と比べて、半導体基板としてSOI 基板６０が用いられている点が異なり、その他は同じであるので図１６中と同一符号を付している。
【００７９】
【発明の効果】
上述したように本発明の半導体装置によれば、STI 内部に導電体を埋め込むことにより、STI 素子分離の素子分離耐性を保ちつつ、疑似ダブルゲート構造のＭＯＳトランジスタを実現できる。また、ＭＯＳトランジスタの基板部分に容量を設定したい場合、もしくは基板近くに配線層を増やしたい場合に効果がある。
【図面の簡単な説明】
【図１】本発明の半導体装置の第１の実施形態に係るＭＯＳトランジスタの平面レイアウトの一例を示す図。
【図２】図１中のＡ−Ａ´線に沿うチャネル長方向（Gate垂直方向）の断面図。
【図３】図１中のＢ−Ｂ´線に沿うチャネル幅方向（Gate平行方向）の断面図。
【図４】図３中のSTI の内部に埋め込まれている多結晶シリコンを引き出してコンタクトをとる構造の一例を示す断面図。
【図５】第１の実施形態の変形例に係るＭＯＳトランジスタのチャネル幅方向（Gate平行方向）を示す断面図。
【図６】第２の実施形態に係るＭＯＳトランジスタのチャネル長方向を示す断面図。
【図７】第２の実施形態に係るＭＯＳトランジスタのチャネル幅方向に沿う一例を示す断面図。
【図８】図７中のSTI の内部に埋め込まれている多結晶シリコンを引き出してコンタクトをとる構造の一例を示す断面図。
【図９】第２の実施形態の変形例に係るＭＯＳトランジスタのチャネル幅方向（Gate平行方向）を示す断面図。
【図１０】第３の実施形態に係るＭＯＳトランジスタのチャネル幅方向を示す断面図。
【図１１】図１０中のSTI の内部に埋め込まれている多結晶シリコンを引き出してコンタクトをとる構造の一例を示す断面図。
【図１２】第４の実施形態に係るTI-Cell のアレイの平面レイアウトの一例を示す図。
【図１３】図１２中のＡ−Ａ´線に沿うTI-Cell のチャネル長方向（bit 線平行方向）の断面図。
【図１４】図１２中のＢ−Ｂ´線に沿うTI-Cell のチャネル幅方向(Gate 平行方向）の断面図。
【図１５】第４の実施形態の変形例におけるTI-Cell のアレイの平面レイアウトの一例を示す図。
【図１６】図１５中のＣ−Ｃ´線に沿うTI-Cell のチャネル長方向（bit 線平行方向）の断面図。
【図１７】第５の実施形態におけるTI-Cell のチャネル長方向に沿う断面図。
【図１８】第５の実施形態におけるTI-Cell のチャネル幅方向に沿う断面図。
【図１９】図１８中のSTI の内部に埋め込まれている多結晶シリコンを引き出してコンタクトをとる構造の一例を示す断面図。
【図２０】第５の実施形態の変形例におけるTI-Cell のチャネル幅方向に沿う断面図。
【図２１】図２０中のSTI の内部に埋め込まれている多結晶シリコンを引き出してコンタクトをとる構造の一例を示す断面図。
【図２２】第６の実施形態におけるTI-Cell のチャネル長方向（bit 線平行方向）の断面図。
【図２３】ダブルゲートデバイス構造の従来例を示す断面図。
【図２４】ダブルゲートデバイス構造の他の従来例を示す断面図。
【図２５】公知のTI Cell の断面構造および基板領域平面内の電位分布を示す図。
【図２６】図２５に示したTI Cell の基板領域深さ方向の電位分布および不純物濃度分布を示す図。
【図２７】従来の１トランジスタ・１キャパシタからなるメモリセルでアレイが構成されたダイナミック型メモリ(1-T DRAM)と図２５および図２６に示したTI-Cell でアレイが構成されたダイナミック型メモリ(TI DRAM) について、カレントパスを比較して示す回路図。
【符号の説明】
１０…半導体基板、
１１…ドレイン(Drain) 領域、
１２…ソース(source)領域、
１３…ゲート絶縁膜、
１４…チャネル領域、
１５…ゲート電極、
１６…ゲート保護膜、
１７…層間絶縁膜、
１８…ドレイン配線、
１８ａ…ドレインコンタクト部、
１９…ソース配線、
１９ａ…ソースコンタクト部、
２０…素子分離領域(STI) 、
２１…酸化膜、
２２…導電体、
２２ａ…導電体コンタクト部。
【発明の属する技術分野】
本発明は、半導体装置に係り、特にＭＯＳトランジスタの擬似ダブルゲート構造に関するもので、例えばダイナミック型メモリ集積回路などに使用されるものである。
【０００２】
【従来の技術】
近年、ＭＯＳトランジスタのショートチャネル効果抑制（サブスレッショールド特性改善）、消費電力低減、駆動力の増加、過渡応答の低減など、高性能化を目的として、ダブルゲート(double gate) 型トランジスタ、サラウンドゲート(surround gate) 型トランジスタ等、いくつかの構造が提案されている。
【０００３】
図２３は、IEDM 97 427-430 に開示されているダブルゲート構造のＭＯＳトランジスタの従来例１を示す。
【０００４】
図中、２１１は基板中のドレイン(drain) 領域、２１２は基板中のソース(source)領域、２１３および２１４は基板中の上下にそれぞれ水平方向に設けられたトップゲート(top gate)およびボトムゲート(bottom gate) 、２１５は前記各ゲートに挟まれた基板中のチャネル(Channel) 領域、２１６は各ゲートを前記ドレイン領域、ソース領域、チャネル領域に対して絶縁するゲート絶縁膜である。
【０００５】
このＭＯＳトランジスタは、トップゲート２１３およびボトムゲート２１４が基板中の上下にそれぞれ水平方向に設けられ、この２枚のゲートに挟まれたチャネル領域２１５がダブルゲート構造になっている。
【０００６】
このダブルゲート構造では、ＭＯＳトランジスタのトップゲート２１３の真下にボトムゲート２１４がバックゲート(Back Gate) として存在することによって、チャネル領域２１５を空乏化する等、従来検証されているダブルゲート構造トランジスタの特性の高性能化（ショートチャネル効果の低減、ドライバビィリティ(Drivability) の向上等）が期待できる。
【０００７】
しかし、この場合、バックゲート２１４およびその表面のゲート絶縁膜２１６を形成した後、トランジスタの素子領域(body)となる単結晶層を形成しなければならず、加工が難しく、デバイスの信頼性向上が困難である。
【０００８】
図２４は、ダブルゲート構造のＭＯＳトランジスタの従来例２を示す。
【０００９】
図中、２２１は基板中のドレイン(D) 領域、２２２は基板中のソース(S) 領域、２２３および２２４は基板中の上下にそれぞれ垂直方向に設けられたトップゲート(Top Gate)およびボトムゲート(Bottom Gate) 、２２５は前記各ゲートに挟まれた基板中のチャネル領域であり、各ゲートを前記ドレイン領域、ソース領域、チャネル領域に対して絶縁するゲート絶縁膜（図示せず）が形成されている。
【００１０】
このＭＯＳトランジスタは、トップゲート２２３およびボトムゲート２２４が基板中の左右にそれぞれ垂直方向に設けられ、この２枚のゲートに挟まれたチャネル領域２２５がダブルゲート構造になっている。
【００１１】
しかし、このダブルゲート構造は、段差上のゲート加工、縦型の不純物導入などを必要とし、加工が困難である。
【００１２】
上記したように従来例１、従来例２のいずれのダブルゲート構造も、加工の困難性より実現には至っていない。そのため、比較的容易な加工法で実現可能であって、ダブルゲート構造のＭＯＳトランジスタと同様の効果を期待できるＭＯＳトランジスタの構造が要望されている。
【００１３】
【発明が解決しようとする課題】
上記したように従来の半導体装置に形成されるダブルゲート構造のＭＯＳトランジスタは、加工が難しく、デバイスの信頼性向上が困難であるという問題があった。
【００１４】
本発明は上記の問題点を解決すべくなされたもので、ダブルゲート構造のＭＯＳトランジスタと同様の効果を期待可能な擬似ダブルゲート構造のＭＯＳトランジスタを比較的容易な加工法で実現し得るメモリ集積回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明のメモリ集積回路は、支持基板上に形成された絶縁膜上にシリコン層が形成された半導体基板と、前記シリコン層に形成されたメモリセルトランジスタのドレイン・ソース領域と、前記半導体基板の前記ドレイン・ソース領域間のチャネル領域の表面上にゲート絶縁膜を介して形成されたゲート電極と、前記ドレイン・ソース領域間のチャネル領域を両側から挟むように前記半導体基板の表層部に前記絶縁膜に達するように形成され、前記絶縁膜と共に前記チャネル領域を三方から囲むことにより前記チャネル領域を分離する素子分離領域と、前記チャネル領域と絶縁されて前記素子分離領域の内部に埋め込まれ、所定の電圧が印加されることによって前記セルトランジスタのチャネル領域下を空乏化するバックゲート電極用の導電体とを具備することを特徴とする。
【００１９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２０】
＜第１の実施形態＞
図１は、本発明の半導体装置の第１の実施形態に係るＭＯＳトランジスタの平面レイアウトの一例を示している。
【００２１】
図２は、図１中のＡ−Ａ´線に沿うチャネル長方向（Gate垂直方向）の断面構造の一例を示している。図３は、図１中のＢ−Ｂ´線に沿うチャネル幅方向（Gate平行方向）の断面構造の一例を示している。
【００２２】
図１乃至図３において、１０は半導体基板、１１および１２は半導体基板の表層部に選択的に形成されたＭＯＳトランジスタのドレイン(Drain) 領域およびソース(source)領域、１３は半導体基板１０の表面に形成されたゲート絶縁膜、１４は前記ドレイン領域・ソース領域間のチャネル領域、１５は前記チャネル領域１４上に前記ゲート絶縁膜１３を介して形成されたゲート電極、１６は前記ゲート電極１５を覆う様に形成された例えば窒化シリコン膜からなるゲート保護膜、１７は半導体基板１０上に形成された層間絶縁膜、１８はドレイン領域１１にコンタクトするドレイン配線、１８ａはドレインコンタクト部、１９はソース領域１２にコンタクトするソース配線、１９ａはソースコンタクト部である。
【００２３】
そして、２０はＭＯＳトランジスタのチャネル領域１４をチャネル幅方向の両側から挟む位置に設けられている浅い溝による素子分離領域(Sallow trench isolation;STI) であり、その溝の内部には薄い絶縁膜２１を介して導電体（例えば多結晶シリコン）２２が埋め込まれており、この導電体２２は例えば上部配線（図示せず）から所定の電位が与えられるように接続されている。なお、２２ａは、導電体２２と上部配線とのコンタクト部であり、半導体基板１０のバイアス電位は、印加してもしなくてもどちらでもよい。
【００２４】
上記第１の実施形態のＭＯＳトランジスタは、従来のＭＯＳトランジスタと比べて、基本構造（ドレイン・ソース領域、チャネル領域、ゲート絶縁膜、ゲート電極）は変わらない。しかし、ＭＯＳトランジスタのチャネル領域１４をチャネル幅方向の両側から挟む位置に設けられているSTI ２０の溝の内部は、従来は全てに絶縁膜（酸化膜）が埋め込まれているのに対して、第１の実施形態では、薄い絶縁膜２１に囲まれた導電体２２が埋め込まれており、この導電体２２に所定の電位が与えられるように接続されている。
【００２５】
図４は、図３中のSTI ２０の内部の多結晶シリコン２２を引き出して電位を与えるためのコンタクトをとる構造の一例を概略的に示す断面図である。
【００２６】
ここでは、基板１０上に形成された電極引き出し用の上部配線（例えば多結晶シリコン）４１によりSTI ２０の内部の多結晶シリコン２２を周辺領域へ引き出して上方のバックゲート電極４２との間で導電プラグ４３によりコンタクトをとっている。
【００２７】
即ち、図２および図３に示したＭＯＳトランジスタが規則的に配列されたトランジスタアレイ領域に形成されているSTI ２０の内部の多結晶シリコン２２を覆う酸化膜２１は、前記多結晶シリコン２２の上面部の一部に対応して開口されている。そして、各STI ２０上でそれぞれ内部の多結晶シリコン２２に連なるように電極引き出し用の多結晶シリコン４１が形成されており、トランジスタアレイ領域の周辺領域で前記電極引き出し用の多結晶シリコン４１に上方からバックゲート電極４２がコンタクトするように形成されている。なお、１８はトランジスタアレイ領域のＭＯＳトランジスタのドレイン電極、４４はゲート配線、４５はトランジスタアレイ領域の周辺領域で上記ゲート配線４４にコンタクトしているゲート電極である。４６はトランジスタアレイ領域の周辺領域に形成されているSTI であり、その内部は絶縁膜が埋め込まれている。
【００２８】
なお、前記ゲート配線４４は不純物が高濃度にドープされた多結晶シリコンからなり、前記STI ２０の内部に埋め込まれている多結晶シリコン２２およびそれを引き出すための多結晶シリコン４１も、空乏化しないように、前記ゲート配線４４と同様に不純物が高濃度にドープされている。
【００２９】
上述したように第１の実施形態におけるＭＯＳトランジスタは、その活性領域をチャネル幅方向の両側から挟む位置に設けられているSTI ２０の内部に埋め込まれている多結晶シリコン２２が、ＭＯＳトランジスタの疑似バックゲート電極として機能している。つまり、次世代の高性能ＭＯＳトランジスタとして検討されている従来例で説明したダブルゲート構造と類似の擬似ダブルゲート構造を有する。
【００３０】
このような擬似ダブルゲート構造によれば、比較的容易な加工法により、ＭＯＳトランジスタのチャネル領域の空乏化、ＭＯＳトランジスタの基板領域のフローティングボディ(Floating Body) 化を実現可能であり、前記したようなＭＯＳトランジスタの特性の向上を期待することができる。
【００３１】
＜第１の実施形態の変形例＞
第１の実施形態では、ＭＯＳトランジスタのチャネル幅方向の両側に設けられているSTI ２０の内部に酸化膜２１を介してバックゲート電極用の多結晶シリコン２２が埋め込まれていたが、これに限らないで、図５に示すように構造を変更してもよい。
【００３２】
図５は、第１の実施形態の変形例に係るＭＯＳトランジスタのチャネル幅方向（Gate平行方向）の断面構造の一例を示しており、図３中と同一部分には同一符号を付している。
【００３３】
即ち、ＭＯＳトランジスタのチャネル幅方向の両側から挟む位置に設けられているSTI ２０のうちの一方のSTI の溝の内壁には酸化膜２１が形成され、その溝の内部にバックゲート電極用の多結晶シリコン２２が埋め込まれているが、他方のSTI の溝の内部に全てには酸化膜２１が埋め込まれている。
【００３４】
ＭＯＳトランジスタのチャネル領域を空乏化するという点では、第１の実施形態のようにチャネル幅方向の両側に設けられているSTI ２０のそれぞれにバックゲート電極用の多結晶シリコン２２が埋め込まれている構造が優れているが、回路設計および加工上、上記変形例のようにチャネル幅方向の両側に設けられているSTI ２０の一方のみバックゲート電極用の多結晶シリコン２２を埋め込みたい場合に有効である。
【００３５】
なお、上記第１の実施形態およびその変形例のＭＯＳトランジスタにおいて、空乏層が発生し難いディプレーションレイヤー(depletion layer) 幅は、次式
Ｙ＝［２ε（Ｖg ＋Ｖbi／ｑＮD ）］1/2
で表わされる。したがって、ＭＯＳトランジスタのチャネル幅Ｗは、チャネル幅方向の両側に設けられているSTI ２０の一方のみバックゲート電極用の多結晶シリコン２２が埋め込まれている場合には上記Ｙより小さく、チャネル幅方向の両側に設けられているSTI ２０のそれぞれにバックゲート電極用の多結晶シリコン２２が埋め込まれている場合には２Ｙより小さいことが必要である。
【００３６】
また、STI ２０の内壁に形成されている酸化膜２１の深さは、ＭＯＳトランジスタのドレイン領域１１・ソース領域１２の深さよりも深く、STI ２０の内部に埋め込まれているバックゲート電極用の多結晶シリコン２２の深さは、ＭＯＳトランジスタのチャネル領域１４の深さよりも十分に深い、あるいはSTI の深さとほぼ同等であることが必要である。
【００３７】
また、ＭＯＳトランジスタの特性向上のためにゲート絶縁膜１３の厚さは十分に薄く形成されており、STI ２０の溝を掘った時にエッチングダメージにより溝の壁面は凹凸が多くなり、耐圧に注意する必要がある。そこで、STI ２０の溝の内壁に形成されている酸化膜２１を前記ゲート絶縁膜１３よりも十分に厚く形成したり、STI ２０の溝の内壁の絶縁膜として、前記酸化膜２１に代えてＳｉＮ膜など他の材料を用いるようにしてもよい。
【００３８】
＜第２の実施形態＞
図６は、第２の実施形態に係るＭＯＳトランジスタのチャネル長方向の断面構造の一例を示している。図７は、第２の実施形態に係るＭＯＳトランジスタのチャネル幅方向の断面構造の一例を示している。
【００３９】
第２の実施形態のＭＯＳトランジスタは、第１の実施形態のＭＯＳトランジスタと比べて、基本構造は変わらないが、半導体基板としてSOI 基板６０が用いられている点が異なり、その他は同じであるので図２および図３中と同一符号を付している。
【００４０】
SOI 基板(Wafer) ６０は、支持基板６１上に形成された絶縁膜（例えばBox 酸化膜）６２上にシリコン層６３が形成されてなり、シリコン層６３の表層部にＭＯＳトランジスタのドレイン(Drain) 領域１１およびソース(source)領域１２が選択的に形成されている。そして、ＭＯＳトランジスタのチャネル領域１４をチャネル幅方向の両側から挟む位置に設けられているSTI ２０は、その溝が前記Box 酸化膜６２内に達する深さに形成されている。
【００４１】
図８は、図７中のSTI ２０の内部に埋め込まれている多結晶シリコン２２を引き出してコンタクトをとる構造の一例を示す断面図であり、図４中と同一部分には同一符号を付している。
【００４２】
即ち、図８に示すように、トランジスタアレイ領域に形成されているSTI ２０の内部の多結晶シリコン２２を覆う酸化膜２１のうちで多結晶シリコン２２の上面部の一部が開口されている。そして、各STI ２０上でそれぞれ内部の多結晶シリコン２２に連なるように電極引き出し用の多結晶シリコン４１が形成されており、トランジスタアレイ領域の周辺領域で電極引き出し用の多結晶シリコン４１に上方からバックゲート電極４２が導電プラグ４３を介してコンタクトするように形成されている。
【００４３】
このようにSOI 基板６０を使用することにより、性能面では、高速化、低消費電力化、基板バイアス効果フリー、ラッチアップフリーなどの一般的な効果を期待することができ、プロセス面では、ウエル領域の不要化による工程の簡略化、チップ面積の縮小化などの一般的な効果を期待することができる。しかも、ＭＯＳトランジスタの基板領域を完全にフローティングボディ化することができるので、ショートチャネル効果の低減、Ｓファクター(S-Factor)の低減、ドライバビィリティ(Drivability) の向上、過渡応答の向上などを期待することができ、ダブルゲート構造のＭＯＳトランジスタと同様に特性の改善がより加速される。
【００４４】
＜第２の実施形態の変形例＞
第２の実施形態では、ＭＯＳトランジスタのチャネル幅方向の両側に設けられているSTI ２０の内部に酸化膜２１を介してバックゲート電極用の多結晶シリコン２２が埋め込まれていたが、これに限らないで、図９に示すように構造を変更してもよい。
【００４５】
図９は、第２の実施形態の変形例に係るＭＯＳトランジスタのチャネル幅方向（Gate平行方向）の断面構造の一例を示しており、図７中と同一部分には同一符号を付している。
【００４６】
即ち、ＭＯＳトランジスタのチャネル幅方向の両側に設けられているSTI ２０のうちの一方のSTI の溝の内壁には酸化膜２１が形成され、その溝の内部にバックゲート電極用の多結晶シリコン２２が埋め込まれているが、他方のSTI の溝の内部に全てには酸化膜２１が埋め込まれている。
【００４７】
＜第３の実施形態＞
図１０は、第３の実施形態に係るＭＯＳトランジスタのチャネル幅方向の断面構造の一例を示している。
【００４８】
第３の実施形態のＭＯＳトランジスタは、第２の実施形態のＭＯＳトランジスタと比べて、（１）図１１に示すように、支持基板６１の表層部にウエル(Well)領域６４が形成されている点、（２）前記STI ２０に埋め込まれているバックゲート電極用の多結晶シリコン２２がSOI 基板６０のBox 酸化膜６２下のウエル領域６４にコンタクトしている点が異なり、その他は同じである。
【００４９】
図１１は、図１０中のSTI ２０の内部に埋め込まれている多結晶シリコン２２を引き出してコンタクトをとる構造の一例を示す断面図であり、図８中と同一部分には同一符号を付している。
【００５０】
即ち、トランジスタアレイ領域に形成されている各STI ２０の内壁に形成されている酸化膜２１のうち、内部に埋め込まれているバックゲート電極用の多結晶シリコン２２の下端部に対向する部分が開口されており、この多結晶シリコン２２の下端部が前記ウエル領域６４に連なるように形成されている。そして、トランジスタアレイ領域の周辺領域で、ウエル領域６４の上方からバックゲート電極４２が導電プラグ４３およびSTI 内の多結晶シリコン２２を介してウエル領域６４にコンタクトするように形成されており、各バックゲート電極用の多結晶シリコン２２に共通にバックゲート電位を与えることが可能となる。
【００５１】
上記構造によれば、各バックゲート電極用の多結晶シリコン２２に一定のバックゲート電位を与えるだけでも差し支えがなければ、配線の引き回し、抵抗等を比較的気にせずに形成できるので有用である。
【００５２】
＜第３の実施形態の変形例＞
第３の実施形態では、ＭＯＳトランジスタのチャネル幅方向の両側に設けられているSTI ２０の内部に酸化膜２１を介してバックゲート電極用の多結晶シリコン２２が埋め込まれていたが、図９に示したように、ＭＯＳトランジスタのチャネル幅方向の両側に設けられているSTI ２０のうちの一方のSTI の溝の内部には酸化膜２１を介してバックゲート電極用の多結晶シリコン２２を埋め込み、他方のSTI の内部の全てに酸化膜２１を埋め込むように構造を変更してもよい。
【００５３】
＜第４の実施形態＞
ダイナミック型メモリにおいて、従来の１トランジスタ・１キャパシタからなるメモリセルのパターンサイズを縮小するために、例えばIEEE Trans. Electron Devices. ED-29,No.4,April 1982 に開示されているようなＭＯＳトランジスタ１個分のパターンサイズからなるTI Cell が提案されている。このTI Cell は、例えば図２５(a) 、(b) 、図２６(a) 、(b) に示すような断面構造、基板領域平面内の電位分布、基板領域深さ方向の電位分布および不純物濃度分布を有する。即ち、縦方向PNP-トランジスタの構造を有しており、ゲート(Gate)電極下のｐ型不純物領域にホール(Hole)を保持してＭＯＳトランジスタの閾値を変化させることにより、ON,OFFデータの読み書きが可能になっている。
【００５４】
図２７は、従来の１トランジスタ・１キャパシタからなるメモリセルでアレイが構成されたダイナミック型メモリ(1-T DRAM)と、図２５(a) 、(b) 、図２６(a) 、(b) に示したTI-Cell でアレイが構成されたダイナミック型メモリ(TI DRAM) について、カレントパス(Current path)を比較して示す回路図である。
【００５５】
TI DRAM において、WLは同一行のTI-Cell の各ゲートに共通に接続されたワード線、GLは同一行のTI-Cell の各ドレインに共通に接続されたゲート方向線、BLは同一列のTI-Cell の各ソースに共通に接続されたビット線である。
【００５６】
TI-Cell は、ゲート電極２５１、例えばポリシリコンゲート(POLY Gate) 電極下のｐ型不純物領域およびｎ型不純物領域が素子分離領域（例えばＳｉＯ2 ）２５２に接した部分で不純物プロファイル(Profile) 不整合部分が生じ、誤動作する可能性がある。例えばPNP トランジスタのｎ型不純物領域の濃度が薄くなり、短絡(Short) するといった場合が想定される。
【００５７】
そこで、本発明をTI-Cell に適用した第４の実施形態は、TI-Cell の素子分離領域として形成したSTI の内部に疑似バックゲート電極を形成して電位を印加することにより、PNP トランジスタはオンせずに正常動作を持続するようになり、デバイス的に有利となる。
【００５８】
また、TI-Cell では、ゲート電極２５１下のｐ型不純物領域にHoleをホール(Hole)を保持するが、STI の横に電荷保持のための容量が存在する場合には、この電荷の保持にも有効である。
【００５９】
図１２は、第４の実施形態におけるTI-Cell が規則的（例えば行列）に配列されたアレイの平面レイアウトの一例を示しており、bit 線平行方向に隣り合うTI-Cell はSTI ２０により分離されている。
【００６０】
図１３は、図１２中のＡ−Ａ´線に沿うTI-Cell のチャネル長方向（bit 線平行方向）の断面構造の一例を示している。
【００６１】
図１４は、図１２中のＢ−Ｂ´線に沿うTI-Cell のチャネル幅方向(Gate 平行方向）の断面構造の一例を示している。
【００６２】
図１２乃至図１４において、１０は半導体基板、１１および１２は半導体基板の表層部に選択的に形成されたTI-Cell のドレイン(Drain) 領域およびソース(source)領域、１３は半導体基板の表面に形成されたゲート絶縁膜である。
【００６３】
１４は前記ドレイン領域・ソース領域間のチャネル領域、１５はチャネル領域上に前記ゲート絶縁膜１３を介して形成された例えば多結晶シリコンからなるゲート電極（ワード線の一部）、１６は前記ゲート電極１５を覆う様に形成された例えば窒化シリコン膜からなるゲート電極保護膜、１７は半導体基板上に形成された層間絶縁膜である。
【００６４】
ＧＬは前記ドレイン領域にコンタクトするゲート方向線、ＧＣはゲート方向線のコンタクト部、ＢＬは前記ソース領域にコンタクトするビット線、ＣＢはビット線のコンタクト部である。
【００６５】
２０はbit 線平行方向に配列された複数のTI-Cell を取り囲む位置に設けられているSTI であり、その溝の内部には導電体（例えば多結晶シリコン）２２が埋め込まれており、この多結晶シリコン２２はバックゲート(back gate)線に連なり、所定の電位が与えられるように接続されている。
【００６６】
＜第４の実施形態の変形例＞
図１５は、第４の実施形態の変形例におけるTI-Cell が規則的に配列されたアレイの平面レイアウトの一例を示している。
【００６７】
この平面レイアウトは、bit 線平行方向に隣り合うTI-Cell でドレイン領域１１およびそれにコンタクトするゲート方向線ＧＬを共有しており、bit 線平行方向に隣り合うTI-Cell が上記共有ドレイン領域１１により分離されることにより、bit 線平行方向のサイズが縮小されたものである。
【００６８】
図１６は、図１５中のＣ−Ｃ´線に沿うTI-Cell のチャネル長方向（bit 線平行方向）の断面構造の一例を示している。ここでは、例えばｐ型半導体基板１０の表層部に選択的にｎ型不純物拡散層からなるドレイン領域１１およびソース領域１２が形成されており、第４の実施形態で説明したTI-Cell のチャネル長方向（bit 線平行方向）の断面構造を示す図１３中と同一部分には同一符号を付している。
【００６９】
図１２乃至図１６に示した第４の実施形態およびその変形例において、STI の内部に埋め込まれているバックゲート電極用の多結晶シリコン２２は、例えば第１の実施形態と同様に、図４に示したように引き出されて上方からコンタクトがとられ、電位が与えられるように加工されている。
【００７０】
＜第５の実施形態＞
現在、SOI 基板は、高性能、低消費電力が可能となり、ロジック(Logic)LSIでは有望視されている。第５の実施形態では、図１２を参照して前述した第４の実施形態と同様のTI-Cell を用いたダイナミック型メモリセルのアレイおよびその周辺回路部をSOI 基板上に混載したものであり、周辺回路部に高性能、低消費電力のＭＯＳトランジスタを配置したダイナミック型メモリLSI の実現が可能となる。
【００７１】
図１７は、第５の実施形態に係るTI-Cell のチャネル長方向の断面構造の一例を示している。図１８は、第５の実施形態に係るTI-Cell のチャネル幅方向の断面構造の一例を示している。図１９は、図１８中のSTI の内部に埋め込まれている多結晶シリコンを引き出してコンタクトをとる構造の一例を示す断面図である。
【００７２】
図１７および図１８は、第４の実施形態の説明で参照した図１３および図１４と比べて、半導体基板としてSOI 基板６０が用いられている点が異なり、その他は同じであるので図１３中および図１４中と同一符号を付している。
【００７３】
なお、図１９において、TI-Cell アレイ領域に形成されているSTI ２０の内部の多結晶シリコン２２に連なる電極引き出し用の多結晶シリコン４１に対して、TI-Cell アレイ領域の周辺領域で上方からバックゲート電極４２が導電プラグ４３を介してコンタクトするように形成されている。
【００７４】
＜第５の実施形態の変形例＞
図２０は、第５の実施形態の変形例に係るTI-Cell のチャネル幅方向の断面構造の一例を示している。図２１は、図２０中のSTI の内部に埋め込まれている多結晶シリコンを引き出してコンタクトをとる構造の一例を示す断面図である。
【００７５】
図２０および図２１は、第５の実施形態の説明で参照した図１８および図１９と比べて、（１）図２１に示すように、支持基板６１の表層部にウエル領域６４が形成されている点、（２）図２０に示すように、STI ２０に埋め込まれているバックゲート電極用の多結晶シリコン２２の下端部がSOI 基板のBox 酸化膜６２下のウエル領域６４に達している点が異なり、その他は同じであるので図１８中および図１９中と同一符号を付している。
【００７６】
なお、図２１において、TI-Cell アレイ領域に形成されている各STI ２０の内壁に形成されている酸化膜２１のうち、内部に埋め込まれているバックゲート電極用の多結晶シリコン２２の下端部が開口されている。そして、この多結晶シリコン２２の下端部がウエル領域６４に連なるように形成されており、TI-Cell アレイ領域の周辺領域でウエル領域６４に上方からバックゲート電極４２が導電プラグ４３およびSTI 内の多結晶シリコン６２を介してコンタクトするように形成されており、各バックゲート電極用の多結晶シリコン２２に共通のバックゲート電位を与えることが可能となる。
【００７７】
＜第６の実施形態＞
第６の実施形態では、図１５を参照して前述した第４の実施形態の変形例と同様にTI-Cell が規則的に配列されたアレイを有し、半導体基板としてSOI 基板が用いられている。
【００７８】
図２２は、第６の実施形態におけるTI-Cell のチャネル長方向（bit 線平行方向）の断面構造の一例を示しており、第４の実施形態の変形例の説明で参照した図１６と比べて、半導体基板としてSOI 基板６０が用いられている点が異なり、その他は同じであるので図１６中と同一符号を付している。
【００７９】
【発明の効果】
上述したように本発明の半導体装置によれば、STI 内部に導電体を埋め込むことにより、STI 素子分離の素子分離耐性を保ちつつ、疑似ダブルゲート構造のＭＯＳトランジスタを実現できる。また、ＭＯＳトランジスタの基板部分に容量を設定したい場合、もしくは基板近くに配線層を増やしたい場合に効果がある。
【図面の簡単な説明】
【図１】本発明の半導体装置の第１の実施形態に係るＭＯＳトランジスタの平面レイアウトの一例を示す図。
【図２】図１中のＡ−Ａ´線に沿うチャネル長方向（Gate垂直方向）の断面図。
【図３】図１中のＢ−Ｂ´線に沿うチャネル幅方向（Gate平行方向）の断面図。
【図４】図３中のSTI の内部に埋め込まれている多結晶シリコンを引き出してコンタクトをとる構造の一例を示す断面図。
【図５】第１の実施形態の変形例に係るＭＯＳトランジスタのチャネル幅方向（Gate平行方向）を示す断面図。
【図６】第２の実施形態に係るＭＯＳトランジスタのチャネル長方向を示す断面図。
【図７】第２の実施形態に係るＭＯＳトランジスタのチャネル幅方向に沿う一例を示す断面図。
【図８】図７中のSTI の内部に埋め込まれている多結晶シリコンを引き出してコンタクトをとる構造の一例を示す断面図。
【図９】第２の実施形態の変形例に係るＭＯＳトランジスタのチャネル幅方向（Gate平行方向）を示す断面図。
【図１０】第３の実施形態に係るＭＯＳトランジスタのチャネル幅方向を示す断面図。
【図１１】図１０中のSTI の内部に埋め込まれている多結晶シリコンを引き出してコンタクトをとる構造の一例を示す断面図。
【図１２】第４の実施形態に係るTI-Cell のアレイの平面レイアウトの一例を示す図。
【図１３】図１２中のＡ−Ａ´線に沿うTI-Cell のチャネル長方向（bit 線平行方向）の断面図。
【図１４】図１２中のＢ−Ｂ´線に沿うTI-Cell のチャネル幅方向(Gate 平行方向）の断面図。
【図１５】第４の実施形態の変形例におけるTI-Cell のアレイの平面レイアウトの一例を示す図。
【図１６】図１５中のＣ−Ｃ´線に沿うTI-Cell のチャネル長方向（bit 線平行方向）の断面図。
【図１７】第５の実施形態におけるTI-Cell のチャネル長方向に沿う断面図。
【図１８】第５の実施形態におけるTI-Cell のチャネル幅方向に沿う断面図。
【図１９】図１８中のSTI の内部に埋め込まれている多結晶シリコンを引き出してコンタクトをとる構造の一例を示す断面図。
【図２０】第５の実施形態の変形例におけるTI-Cell のチャネル幅方向に沿う断面図。
【図２１】図２０中のSTI の内部に埋め込まれている多結晶シリコンを引き出してコンタクトをとる構造の一例を示す断面図。
【図２２】第６の実施形態におけるTI-Cell のチャネル長方向（bit 線平行方向）の断面図。
【図２３】ダブルゲートデバイス構造の従来例を示す断面図。
【図２４】ダブルゲートデバイス構造の他の従来例を示す断面図。
【図２５】公知のTI Cell の断面構造および基板領域平面内の電位分布を示す図。
【図２６】図２５に示したTI Cell の基板領域深さ方向の電位分布および不純物濃度分布を示す図。
【図２７】従来の１トランジスタ・１キャパシタからなるメモリセルでアレイが構成されたダイナミック型メモリ(1-T DRAM)と図２５および図２６に示したTI-Cell でアレイが構成されたダイナミック型メモリ(TI DRAM) について、カレントパスを比較して示す回路図。
【符号の説明】
１０…半導体基板、
１１…ドレイン(Drain) 領域、
１２…ソース(source)領域、
１３…ゲート絶縁膜、
１４…チャネル領域、
１５…ゲート電極、
１６…ゲート保護膜、
１７…層間絶縁膜、
１８…ドレイン配線、
１８ａ…ドレインコンタクト部、
１９…ソース配線、
１９ａ…ソースコンタクト部、
２０…素子分離領域(STI) 、
２１…酸化膜、
２２…導電体、
２２ａ…導電体コンタクト部。
Claims (5)
- 支持基板上に形成された絶縁膜上にシリコン層が形成された半導体基板と、
前記シリコン層に形成されたメモリセルトランジスタのドレイン・ソース領域と、
前記半導体基板の前記ドレイン・ソース領域間のチャネル領域の表面上にゲート絶縁膜を介して形成されたゲート電極と、
前記ドレイン・ソース領域間のチャネル領域を両側から挟むように前記半導体基板の表層部に前記絶縁膜に達するように形成され、前記絶縁膜と共に前記チャネル領域を三方から囲むことにより前記チャネル領域を分離する素子分離領域と、
前記チャネル領域と絶縁されて前記素子分離領域の内部に埋め込まれ、所定の電圧が印加されることによって前記セルトランジスタのチャネル領域下を空乏化するバックゲート電極用の導電体と
を具備することを特徴とするメモリ集積回路。 - 前記シリコン層には複数のメモリセルトランジスタのドレイン・ソース領域が行列状に配列されており、
前記ゲート電極はビット線平行方向と交差する方向に延長して形成されており、
前記素子分離領域はビット線平行方向に延長して形成されていることを特徴とする請求項１記載のメモリ集積回路。 - 前記導電体に連なるバックゲート線をさらに具備することを特徴とする請求項１または２記載のメモリ集積回路。
- 前記チャネル領域と前記導電体との間の前記素子分離領域は、前記ゲート絶縁膜より厚いことを特徴とする請求項１ないし３のいずれか１項記載のメモリ集積回路。
- 半導体基板と、
前記基板上に行列状に配列された複数のメモリセルトランジスタのドレイン・ソース領域と、
ビット線平行方向と交差する方向に延長して配列され、前記各メモリセルトランジスタのドレイン・ソース領域間のチャネル領域の表面上にゲート絶縁膜を介して形成された複数のゲート電極と、
前記ビット線平行方向に延長して配列され、前記複数のメモリセルトランジスタのドレイン・ソース領域間のチャネル領域を両側から挟むように前記半導体基板の表層部に形成された素子分離領域と、
前記各チャネル領域と絶縁されて前記素子分離領域の内部に埋め込まれ、所定の電圧が印加されることによって前記複数の各セルトランジスタのチャネル領域下を空乏化するバックゲート電極用の導電体と
を具備することを特徴とするメモリ集積回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001201280A JP3798659B2 (ja) | 2001-07-02 | 2001-07-02 | メモリ集積回路 |
| US10/132,520 US6632723B2 (en) | 2001-04-26 | 2002-04-26 | Semiconductor device |
| TW091108721A TW544911B (en) | 2001-04-26 | 2002-04-26 | Semiconductor device |
| KR10-2002-0023055A KR100525331B1 (ko) | 2001-04-26 | 2002-04-26 | 반도체 장치 |
| EP02009262A EP1253634A3 (en) | 2001-04-26 | 2002-04-26 | Semiconductor device |
| CNB021410828A CN1230905C (zh) | 2001-04-26 | 2002-04-26 | 半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001201280A JP3798659B2 (ja) | 2001-07-02 | 2001-07-02 | メモリ集積回路 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003017691A JP2003017691A (ja) | 2003-01-17 |
| JP2003017691A5 JP2003017691A5 (ja) | 2005-07-28 |
| JP3798659B2 true JP3798659B2 (ja) | 2006-07-19 |
Family
ID=19038276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001201280A Expired - Fee Related JP3798659B2 (ja) | 2001-04-26 | 2001-07-02 | メモリ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3798659B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4044510B2 (ja) * | 2003-10-30 | 2008-02-06 | 株式会社東芝 | 半導体集積回路装置 |
| JP4058403B2 (ja) | 2003-11-21 | 2008-03-12 | 株式会社東芝 | 半導体装置 |
| KR100618698B1 (ko) * | 2004-06-21 | 2006-09-08 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조방법 |
| KR100702014B1 (ko) * | 2005-05-03 | 2007-03-30 | 삼성전자주식회사 | 수직 채널 트랜지스터 구조를 갖는 단일 트랜지스터 플로팅바디 디램 소자들 및 그 제조방법들 |
| JP4660324B2 (ja) * | 2005-09-06 | 2011-03-30 | 株式会社東芝 | Ｆｂｃメモリ装置 |
| JP2007194259A (ja) | 2006-01-17 | 2007-08-02 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR100900232B1 (ko) | 2007-05-22 | 2009-05-29 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조방법 |
| JP2009117518A (ja) | 2007-11-05 | 2009-05-28 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
-
2001
- 2001-07-02 JP JP2001201280A patent/JP3798659B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003017691A (ja) | 2003-01-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11705458B2 (en) | Integrated circuit devices and fabrication techniques | |
| US6632723B2 (en) | Semiconductor device | |
| US7952162B2 (en) | Semiconductor device and method for manufacturing the same | |
| JP4031329B2 (ja) | 半導体装置及びその製造方法 | |
| US6906384B2 (en) | Semiconductor device having one of patterned SOI and SON structure | |
| US7611931B2 (en) | Semiconductor structures with body contacts and fabrication methods thereof | |
| US8378429B2 (en) | Selective floating body SRAM cell | |
| US7432560B2 (en) | Body-tied-to-source MOSFETs with asymmetrical source and drain regions and methods of fabricating the same | |
| JP5296768B2 (ja) | チャネルが埋込み誘電体層を通り抜けているメモリセル | |
| US5008723A (en) | MOS thin film transistor | |
| US11527493B2 (en) | Method for preparing semiconductor device structure with air gap structure | |
| KR19990006452A (ko) | 반도체 장치 및 반도체 디바이스 형성 방법 | |
| JPH10326878A (ja) | 半導体メモリデバイス及びその製造方法 | |
| EP1366524A1 (en) | Open bit line dram with vertical ultra-thin body transistors | |
| US8669603B2 (en) | Semiconductor constructions | |
| US8587062B2 (en) | Silicon on insulator (SOI) field effect transistors (FETs) with adjacent body contacts | |
| JP2000228504A (ja) | 半導体ボディ、ダイナミックランダムアクセスメモリならびに電気的アイソレ―ションおよびメモリセルの形成方法 | |
| US7132751B2 (en) | Memory cell using silicon carbide | |
| JP3798659B2 (ja) | メモリ集積回路 | |
| US7365396B2 (en) | SOI SRAM products with reduced floating body effect | |
| US20050133843A1 (en) | Semiconductor device and method of manufacturing a semiconductor device | |
| US7320912B2 (en) | Trench capacitors with buried isolation layer formed by an oxidation process and methods for manufacturing the same | |
| KR20050024099A (ko) | 에스램 소자의 제조방법 및 그에 의해 제조된 에스램 소자 | |
| JPH10163450A (ja) | 集積回路とその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041216 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041216 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060118 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060124 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060327 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060418 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060420 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100428 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100428 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110428 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130428 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140428 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |