JPH10163450A

JPH10163450A - 集積回路とその製造方法

Info

Publication number: JPH10163450A
Application number: JP8331402A
Authority: JP
Inventors: Toshio Wada; 俊男和田
Original assignee: Nippon Steel Semiconductor Corp
Current assignee: UMC Japan Co Ltd
Priority date: 1996-11-28
Filing date: 1996-11-28
Publication date: 1998-06-19

Abstract

(57)【要約】（修正有）【課題】ＭＯＳトランジスタおよびキャパシタからな
るメモリセルを高密度大規模に集積することのできる集
積回路とその製造方法を提供すること。【解決手段】ビット線ＢＬとワード線ＷＬの交点付近
にＭＯＳトランジスタとＭＯＳキャパシタからなるＤＲ
ＡＭセルを備えている。各メモリ・セルの間は、ワード
線に平行する方向で半導体基板に形成した第一のトレン
チ内に容量絶縁膜およびフィールド・シールド電極を埋
め込んで得られる構造で絶縁分離される。ワード線ＷＬ
に平行に伸びるフィールド・シールド電極ＦＳはＤＲＡ
Ｍセルのキャパシタの一電極であり、固定電位に接続す
る。キャパシタの他の電極はソースもしくはドレイン領
域である。このＤＲＡＭセルはキャパシタがフィールド
・シールド電極を介して対向する。Ｚはトレンチ絶縁分
離帯である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はＭＯＳトランジス
タとキャパシタ（容量素子）とから成るメモリセルを半
導体基板の主表面に設けた集積回路およびその製造方法
に係るものである。

【０００２】

【従来の技術】ＭＯＳトランジスタとキャパシタから成
るメモリセルを半導体基板の主表面に集積する技術は従
来より知られている。この従来の半導体装置は、これら
の回路素子間の絶縁分離に特公昭５０−１３７９号（特
願昭４３−４４３０９号）公報に詳述されるように膜厚
の厚いフィールド酸化膜で絶縁分離するＬＯＣＯＳ（Ｌ
ｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏ
ｎ）構造か、もしくは雑誌「日経マイクロ・デバイス」
１９９２年６月号第８４−８８頁に紹介されるＭＯＳ構
造の電極を基準電位に固定して寄生ＭＯＳトランジスタ
を遮断状態として絶縁分離するフィールド・シールド構
造か、各回路素子を形成する活性領域間の半導体基板の
主表面に溝を設け、溝の内部を絶縁物で充填して絶縁分
離するトレンチ構造を用いている。

【０００３】

【発明が解決しようとする課題】これらの絶縁分離技術
は、高密度大規模集積回路を実現しようとするとき、Ｌ
ＯＣＯＳ構造では絶縁分離を充分な性能を得るために厚
いフィールド酸化膜を形成するとバーズ・ビークと呼ば
れる酸化膜端部の拡がりとフィールド酸化膜下面から活
性領域に拡散する高濃度不純物の影響で狭チャネル効果
で活性領域の回路素子機能が低下するため高密度化を阻
害する。従来のフィールド・シールド構造による絶縁分
離では、フィールド・シールド構造自体がＭＯＳトラン
ジスタ構造であるため、短チャネル効果に伴う縮小化・
微細化の限界があり、特に、ＤＲＡＭのように多数個の
キャパシタを相互に極微小漏洩電流路の形成を避けて絶
縁分離するためには絶縁分離幅の縮小が困難であった。

【０００４】また、トレンチ構造による絶縁分離は、溝
底面付近での機械歪みに起因する漏洩路の形成でＤＲＡ
Ｍのメモリセルを大規模に有する集積回路の電気特性を
劣化させる問題がある。更に、これら従来の絶縁分離技
術は、半導体基板の一主表面にＭＯＳトランジスタとキ
ャパシタから成るメモリセルを行列配置し、該メモリセ
ル間を互いに絶縁分離している今後の大規模高密度のＤ
ＲＡＭを実現するには不十分であった。

【０００５】このように、従来の絶縁分離技術によれ
ば、ＭＯＳトランジスタとキャパシタからなるメモリセ
ルを集積する集積回路で大規模高密度な集積回路を実現
することに欠点があった。従ってこの発明の目的は、Ｍ
ＯＳトランジスタおよびキャパシタからなるメモリセル
を高密度大規模に集積することのできる集積回路とその
製造方法を提供することにある。

【０００６】

【課題を解決するための手段】この発明の集積回路は、
請求項１記載のように、半導体基板の一主表面にＭＯＳ
トランジスタとキャパシタから成るメモリセルを行列配
置し、該各メモリセル間を互いに絶縁分離している集積
回路において、前記各メモリセル間の互いに隣接するキ
ャパシタは、前記半導体基板表面から形成された絶縁分
離用のトレンチの一側面と、該トレンチ内に埋設された
容量絶縁膜を介して前記トレンチの一側面の半導体表面
に容量結合するフィールド・シールド電極とから成るこ
とを特徴とする集積回路である。

【０００７】また、請求項２記載のように、前記半導体
基板は高濃度一導電型シリコン単結晶基体からなり、該
半導体基板の一表面に低濃度一導電型エピタキシャル層
を設け、前記トレンチが該エピタキシャル層の表面から
前記半導体基体内に到る形状を有することを特徴とする
集積回路である。

【０００８】さらに、請求項３記載のように、前記行列
配置されたメモリセルは行方向に伸びるビット線と列方
向に伸びるワード線でメモリセル・アレイを構成し、前
記トレンチは前記ワード線に平行して伸び、前記トレン
チ間のメモリセルは前記ビット線に平行に伸び、内部絶
縁物で充填された他のトレンチにより絶縁分離されてい
ることを特徴とする集積回路である。

【０００９】また、請求項４記載のように、前記フィー
ルド・シールド電極の電位は外部から供給される電源の
電位であることを特徴とする集積回路である。

【００１０】さらにまた、請求項５記載のように、前記
フィールド・シールド電極の電位は外部から供給される
電源の基準電位であることを特徴とする集積回路であ
る。

【００１１】そして、請求項６記載のように、前記フィ
ールド・シールド電極の電位は前記半導体基体の電位で
あることを特徴とする集積回路である。

【００１２】また、請求項７記載のように、前記トレン
チ部分の一導電型エピタキシャル層表面には逆導電型領
域が在り、該逆導電型領域は前記トランジスタのドレイ
ンもしくはソースに導電結合を有することを特徴とする
集積回路である。

【００１３】次に、請求項８記載のように、一導電型半
導体基板の一主表面を所定の回路機能毎に絶縁分離する
トレンチ分割工程と、前記一導電型半導体基板の一表面
上の低濃度一導電型エピタキシャル層上にゲート絶縁膜
および第一の配線を設ける工程と、該第一の配線に平行
する前記トレンチにフィールド・シールド構造を埋め込
む工程と、該フィールド・シールド構造に交差する方向
に分割されたトレンチに絶縁物を埋め込む工程と、前記
トレンチに分割された半導体領域にＭＯＳトランジスタ
と前記フィールド・シールド構造のフィールド・シール
ド電極を一電極とするＭＯＳキャパシタを備えたＤＲＡ
Ｍセルを形成する工程とを含むことを特徴とする集積回
路の製造方法である。

【００１４】また、請求項９記載のように、前記半導体
基板は高濃度一導電型半導体基体の一主表面に低濃度一
導電型半導体層を形成していることを特徴とする集積回
路の製造方法である。

【００１５】さらに、請求項１０記載のように、前記第
一の配線は前記トランジスタのゲート電極を兼ねるワー
ド線であり、前記フィールド・シールド電極とワード線
とは同一工程で形成された多結晶シリコンを含む配線材
料であることを特徴とする集積回路の製造方法である。

【００１６】この発明の半導体装置は、トレンチ・キャ
パシタ構造のゲート電極がメモリセル間の絶縁分離のフ
ィールド・シールド構造のフィールド・シールド電極で
あり、キャパシタがトレンチ構造の一側面で基板内部に
容量を形成するため高密度集積ができる。また、メモリ
セル間はトレンチ（溝）内のフィールド・シールド構造
であるため、従来の溝構造に比して欠陥率の増大もな
く、ＬＯＣＯＳ構造に比較して絶縁分離幅が小である。
更に、トレンチ加工後にここから二重拡散を行い、トレ
ンチ・キャパシタのゲート電極（フィールド・シールド
電極）の対向電極である逆導電領域を一導電型領域で覆
うことにより、より絶縁分離幅を縮小しても充分な絶縁
分離特性がえられる。基板が高濃度単結晶基体とその上
面のエピタキシャル層とで形成され、トレンチの底部が
高濃度基体に到達する構造では、底部での蓄積電荷が生
じないため極微小電流漏洩を避けることができる。即
ち、この発明によれば、ビット線方向の絶縁膜分離とワ
ード線方向のトレンチ・フィールド・シールドとこのフ
ィールド・シールド電極とトレンチ壁面の半導体表面で
形成される壁面キャパシタとの技術を統合することによ
り高密度大規模のＤＲＡＭデバイスを実現する。更に、
トレンチ・キャパシタのゲート電極がフィールド・シー
ルド電極と同一工程で形成されるため、集積回路の縦構
造が簡素化されて層間干渉による特性劣化もなく、製造
工程が簡易化されるため経済性が高い利点もある。

【００１７】

【発明の実施の形態】次にこの発明の上述の特徴をより
良く理解するために、この発明の実施の形態について図
を用いて説明する。

【００１８】図１（Ａ）および図１（Ｂ）は、この発明
の一実施の形態を説明するそれぞれ平面図および回路図
である。図１（Ａ）に示すように、この実施の形態は、
ＤＲＡＭのセル・アレイでビット線ＢＬ１，ＢＬ２，Ｂ
Ｌ３，ＢＬ４とワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ
４が互いに直交し、夫々の交点付近にＭＯＳトランジス
タとＭＯＳキャパシタからなるＤＲＡＭセルを備えてい
る。各メモリ・セルの間は、ワード線ＷＬ１，ＷＬ２，
ＷＬ３，ＷＬ４に平行する方向で半導体基板に形成した
第一のトレンチ（溝）と、このトレンチ内に容量絶縁膜
およびフィールド・シールド電極を埋め込んで得られる
フィールド・シールド構造で絶縁分離される。ビット線
に平行方向は各メモリ・セル間およびフィールド・シー
ルド構造の間に第二のトレンチ（溝）が在り、ここを絶
縁物で埋め込んで絶縁物分離を行っている。

【００１９】図１（Ｂ）は、図１（Ａ）の部分枠ａの等
価回路を示している。この図に示すように、ワード線Ｗ
Ｌ１，ＷＬ２，ＷＬ３，ＷＬ４に平行に伸びるフィール
ド・シールド電極ＦＳ１，ＦＳ２，ＦＳ３はＤＲＡＭセ
ルのキャパシタの一電極であり、固定電位に接続する。
キャパシタの他の電極はトレンチの壁面にトランジスタ
から伸びるソースもしくはドレイン領域である。従っ
て、この実施の形態のＤＲＡＭセルはフィールド・シー
ルド電極を埋め込んだ第一のトレンチの両壁面にビット
線方向に隣接するＤＲＡＭセルのキャパシタがフィール
ド・シールド電極を介して対向する。ワード線方向に平
行するメモリ・セル間の絶縁分離帯Ｚ１，Ｚ２，Ｚ３，
Ｚ４は絶縁物で埋め込まれた第二のトレンチである。

【００２０】図２（Ａ）〜（Ｄ）は図１に示した一実施
の形態の製造方法を説明する主要工程における断面図で
ある。それぞれの図は図１（Ａ）のｂ―ｂ′線での断面
図で、図１と共通の部分は同一の符号を付して示す。こ
の実施の形態は、比抵抗０．０１０〜０．０５０Ωｃｍ
の高濃度Ｐ型シリコン単結晶基体２０１の一主表面に比
抵抗０．５〜１０Ωｃｍ、厚さ１〜８μｍのＰ型エピタ
キシャル層２０２を備えた半導体基板を用いる。エピタ
キシャル層２０２の主表面には、図２（Ａ）に示すよう
に、二酸化珪素膜（ＳｉＯ₂膜）２０３，２０３′，２
０３″をエッチング・マスクとしてビット線方向および
ワード線方向の縦横に伸び、高濃度の基体２０１に到達
するトレンチ２０４を形成する。このトレンチ形成によ
りエピタキシャル層２０２は所定のセル形成領域毎にエ
ピタキシャル領域２０２，２０２′に分割される。トレ
ンチ形成後に、熱酸化・気相成長および表面研磨等を施
してトレンチ部分に絶縁物である二酸化珪素を埋め込
み、以後にフィールド・シールド構造を形成するワード
線に平行に伸びる部分のトレンチ２０４の絶縁物を除去
する［図２（Ａ）］。

【００２１】この第一のトレンチ２０４で分割されたビ
ット線方向に平行する第二のトレンチ２０４′，２０
４″には絶縁物２０５′，２０５″が残り、ワード線方
向のメモリ・セル間の絶縁分離を行う他のトレンチ絶縁
分離帯が形成される。これらのトレンチ２０４，２０
４′，２０４″に囲まれたエピタキシャル領域２０
２′，２０２″は以降の工程で形成されるコンタクトを
共有する２ビット毎のＤＲＡＭセルを構成し、互いにト
レンチ２０４，２０４′，２０４″で絶縁分離されたセ
ル領域である。

【００２２】図２（Ｂ）は、ワード線方向に平行し絶縁
物を除去したトレンチ２０４へのキャパシタ形成のため
の加工工程を示す。即ち、トレンチ２０４の孔部から熱
拡散法でエピタキシャル領域２０２′，２０２″に１０
の１７〜１９乗の高濃度Ｐ型領域２０６′，２０６″お
よび夫々のトレンチ側である内側に１０の１８〜２０乗
の高濃度Ｎ型領域２０７′，２０７″を二重拡散形成
し、その後トレンチ２０４内にキャパシタ絶縁膜２０８
を形成する。

【００２３】二重拡散のＰ，Ｎ領域はＤＲＡＭセルのキ
ャパシタ部分をＨｉ−Ｃセル（特許第１３８７２９５
号）とする拡散領域で、高濃度Ｐ型シリコン単結晶基体
２０１より低濃度であるためＰ，Ｎ領域２０６′，２０
６″，２０７′，２０７″ともにエピタキシャル領域２
０２′，２０２″のトレンチ２０４の壁面に留まり、ト
レンチ２０４の底面が到達する基体２０１の表面とエピ
タキシャル領域２０２′，２０２″の表面で終端する。
キャパシタ絶縁膜２０８は二酸化珪素膜２０９−窒化珪
素膜２１０−二酸化珪素膜２１１の３層構造のＯＮＯ膜
（特許第１２３５２６４号）で、二酸化珪素膜換算の有
効膜厚が３０〜１００Åで制御される。

【００２４】次に、図２（Ｃ）に示すように、トレンチ
２０４のキャパシタ絶縁膜２０８の内側溝は燐を含有す
る多結晶シリコンで埋め込み、ワード線方向に伸びるフ
ィールド・シールド電極２１２を形成する。このフィー
ルド・シールド電極２１２は、Ｎ型領域２０７，２０
７′と絶縁膜２０８を介在してキャパシタを形成すると
ともに、エピタキシャル領域２０２′，２０２″を絶縁
分離するため基体２０１と絶縁膜２０８とでフィールド
・シールド構造の絶縁分離帯を成し、集積回路内で固定
電位（所定の電源電位、ＧＮＤもしくは基体電位）に接
続する。エピタキシャル領域２０２′，２０２″の主表
面には夫々厚さ１００Åの二酸化珪素のゲート絶縁膜２
１３，２１３′，２１３″および多結晶シリコンのワー
ド線ＷＬ１，ＷＬ２，ＷＬ３によりＭＯＳトランジスタ
のゲート構造が形成され、ワード線ＷＬ１，ＷＬ２の両
側のＰ型エピタキシャル領域２０２′，２０２″の表面
にＭＯＳトランジスタのドレイン，ソース領域となる砒
素注入拡散による深さ０．１μｍのＮ型拡散領域２１
４，２１４′，２１５，２１５′が設けられる。

【００２５】各トランジスタの一方のフィールド・シー
ルド構造側のＮ型領域２１４，２１４′は、キャパシタ
の一電極として動作し、この実施の形態ではＮ型領域２
０７，２０７′にそれぞれ接続する。他方のＮ型領域２
１５，２１５′はそれぞれ同一のエピタキシャル領域２
０２′，２０２″を共有する隣接ＤＲＡＭセルのＭＯＳ
トランジスタと共有のＮ型領域でビット線へのコンタク
ト領域である。コンタクト領域は、フィールド・シール
ド構造トランジスタの拡散領域およびワード線に絶縁膜
２１６，２１７，２１８，２１９，２２０を形成した
後、Ｎ型領域２１５，２１５′の表面を露呈する。

【００２６】図２（Ｄ）はこの実施の形態の最終工程を
示し、燐・ボロン・シリケート・ガラス（ＢＰＳＧ）の
厚い層間絶縁膜２２１を主表面に被着し、コンタクト保
護膜２２２、２２２′の内側開孔部に燐含有多結晶シリ
コンのプラグ２２３，２２３′を埋め込み、アルミニュ
ウム配線加工を行ってビット線ＢＬ２を形成する。Ｎ型
領域２１５，２１５′には、プラグ２２２，２２２′か
らの燐の侵入で高濃度Ｎ型領域２２４，２２４′が設け
られ、ＤＲＡＭセルとビット線との電流路を改善する。
この図のＭＯＳトランジスタＱ１２，Ｑ２２およびフィ
ールド・シールド構造を成すＭＯＳキャパシタＣ１２，
Ｃ２２は、図１（Ｂ）と同一であり、ＭＯＳトランジス
タＱ３２，Ｑ４２はそれぞれＮ型領域２１５，２１５′
を共有するエピタキシャル領域２０２′，２０２″に形
成されてビット線ＢＬ２に接続している。

【００２７】以上の実施の形態によれば、ＤＲＡＭセル
のキャパシタがフィールド・シールド電極２１２を埋め
込んだトレンチ２０４の一側面に形成され、例えばエピ
タキシャル領域幅０．５μｍで深さ８μｍのトレンチで
は４平方ミクロンのキャパシタ面積が得られ、ＤＲＡＭ
セルとして充分な蓄積容量を実現する。従って、この発
明のＤＲＡＭセル構造は、従来のセル構造に比較して簡
易な構造と製法によりセル寸法が小で集積密度を向上し
大規模集積回路を実現する。

【００２８】また、この実施の形態では、高濃度Ｐ型シ
リコン単結晶基体２０１にＰ型エピタキシャル層２０２
を設け、トレンチ底部を基体に到達することによりＤＲ
ＡＭセルを収納するエピタキシャル領域２０２′，２０
２″を絶縁分離しているため、従来のトレンチ分離で生
じるトレンチ底部に電荷蓄積層や電流漏洩路の形成が無
く、ＤＲＡＭセルの情報保持時間特性の改善、活性領域
間リーク電流による誤動作や待機時電流の増大を除去す
ることができる。

【００２９】加えて、この実施の形態ではワード線の絶
縁分離帯を絶縁物分離帯で設計しフィールド・シールド
電極との交差を避ける設計ルールを採用することによ
り、ワード線とフィールド・シールド電極を同一工程の
多結晶シリコン加工工程、所謂一層ポリシリコン・プロ
セスで形成することができ、製造工程を一層簡略化して
経済性を改善する。

【００３０】また、この実施の形態においては、フィー
ルド・シールド電極とワード線を多結晶シリコンで形成
したが、タングステン・シリサイド、高融点金属等を単
独もしくは多結晶シリコンとの積層構造で実施すること
ができる。この実施の形態においては、フィールド・シ
ールド電極の電位を電源の基準電位（ＧＮＤ）、基体電
位（Ｖｂｂ）もしくは電源電位とＧＮＤとの中間電位に
固定する。しかしながら、フィールド・シールド電極を
電源電位（Ｖｃｃ）に固定する場合には、フィールド・
シールド電極に対向するエピタキシャル領域側面に電荷
が誘起されてトランジスタのソースもしくはドレインに
電気的に結合する反転層を形成するため、キャパシタの
フィールド・シールド電極の対向電極となるトレンチか
ら拡散形成されるＮ型領域もしくはＮおよびＰ型領域の
双方を不要とする。更に、半導体基板として高濃度一導
電型基体の一主表面に低濃度一導電型エピタキシャル層
を設けたエピタキシャル基板を用いることなく、一導電
型半導体単結晶基板にトレンチを形成しトレンチ底部に
高濃度一導電型領域を形成して各回路機能形成領域間の
底部での漏洩路形成を防止したのち絶縁物分離帯とフィ
ールド・シールド構造の分離帯を設けた基板でも同様な
集積回路が実現できる。

【００３１】図３は、この発明の他の実施の形態を説明
する平面図で、この図の図１（Ａ）および（Ｂ）と共通
の部分を同一の符号で示す。この実施の形態はフィール
ド・シールド構造を幅広にとり、ＤＲＡＭセルを形成す
るエピタキシャル領域のキャパシタ部分に重ねることに
より、フィールド・シールド電極下に『コ』の字型のキ
ャパシタを形成することで蓄積容量を増大している。

【００３２】この実施の形態は、ワード線とフィールド
・シールド電極とを別工程とするが、同一蓄積容量を得
るためのトレンチ深さを前実施の形態に比して浅くする
ことができ、トレンチ形成工程を容易にすることができ
る。

【００３３】以上、この発明の実施の形態を説明した
が、この発明は必要に応じて各工程の材料、導電型の変
更が可能であり、且つ、製造工程では工程順序の変更が
可能であり、例えばフィールド・シールド構造の分離帯
を絶縁物分離帯に先行して形成することが出来る。従っ
てこの発明の技術的範囲は上記実施の形態に限定される
ものではなく、特許請求の範囲に記す全ての半導体装置
に及ぶ。

【００３４】

【発明の効果】この出願の各請求項記載の発明によれ
ば、トレンチ・キャパシタ構造のゲート電極がメモリセ
ル間の絶縁分離のフィールド・シールド構造のフィール
ド・シールド電極であり、キャパシタがトレンチ構造の
一側面で基板内部に容量を形成するため高密度集積がで
きる。また、メモリセル間はトレンチ（溝）内のフィー
ルド・シールド構造であるため、従来の溝構造に比して
欠陥率の増大もなく、ＬＯＣＯＳ構造に比較して絶縁分
離幅が小である。更に、トレンチ加工後にここから二重
拡散を行い、トレンチ・キャパシタのゲート電極（フィ
ールド・シールド電極）の対向電極である逆導電領域を
一導電型領域で覆うことにより、より絶縁分離幅を縮小
しても充分な絶縁分離特性がえられる。基板が高濃度単
結晶基体とその上面のエピタキシャル層とで形成され、
トレンチの底部が高濃度基体に到達する構造では、底部
での蓄積電荷が生じないため極微小電流漏洩を避けるこ
とができる。また、ビット線方向の絶縁膜分離とワード
線方向のトレンチ・フィールド・シールドとこのフィー
ルド・シールド電極とトレンチ壁面の半導体表面で形成
される壁面キャパシタとの技術を統合することにより高
密度大規模のＤＲＡＭデバイスを実現する。更に、トレ
ンチ・キャパシタのゲート電極がフィールド・シールド
電極と同一工程で形成されるため、集積回路の縦構造が
簡素化されて層間干渉による特性劣化もなく、製造工程
が簡易化されるため経済性が高い。

【図面の簡単な説明】

【図１】本発明の一実施の形態を説明するそれぞれ平面
図および回路図である。

【図２】図１に示した一実施の形態の製造方法を説明す
る主要工程における断面図である。

【図３】本発明の他の実施の形態を説明する平面図であ
る。

【符号の説明】

ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４ワード線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４ビット線ＦＳ１，ＦＳ２，ＦＳ３フィールド・シールド電極Ｃ₁₁，Ｃ₁₂，Ｃ₂₁，Ｃ₂₂，Ｃ₃₁，Ｃ₃₂ キャパシタＱ₁₁，Ｑ₁₂，Ｑ₂₁，Ｑ₂₂，Ｑ₃₁，Ｑ₃₂ ＭＯＳトランジ
スタＺ１，Ｚ２，Ｚ３，Ｚ４トレンチ

Claims

【特許請求の範囲】

【請求項１】半導体基板の一主表面にＭＯＳトランジ
スタとキャパシタから成るメモリセルを行列配置し、該
各メモリセル間を互いに絶縁分離している集積回路にお
いて、前記各メモリセル間の互いに隣接するキャパシタ
は、前記半導体基板表面から形成された絶縁分離用のト
レンチの一側面と、該トレンチ内に埋設された容量絶縁
膜を介して前記トレンチの一側面の半導体表面に容量結
合するフィールド・シールド電極とから成ることを特徴
とする集積回路。
【請求項２】請求項１記載の集積回路において、前記
半導体基板は高濃度一導電型シリコン単結晶基体からな
り、該半導体基板の一表面に低濃度一導電型エピタキシ
ャル層を設け、前記トレンチが該エピタキシャル層の表
面から前記半導体基体内に到る形状を有することを特徴
とする集積回路。
【請求項３】請求項１または２記載の集積回路におい
て、前記行列配置されたメモリセルは行方向に伸びるビ
ット線と列方向に伸びるワード線でメモリセル・アレイ
を構成し、前記トレンチは前記ワード線に平行して伸
び、前記トレンチ間のメモリセルは前記ビット線に平行
に伸び、内部絶縁物で充填された他のトレンチにより絶
縁分離されていることを特徴とする集積回路。
【請求項４】請求項１乃至３のうち１記載の集積回路
において、前記フィールド・シールド電極の電位は外部
から供給される電源の電位であることを特徴とする集積
回路。
【請求項５】請求項１乃至３のうち１記載の集積回路
において、前記フィールド・シールド電極の電位は外部
から供給される電源の基準電位であることを特徴とする
集積回路。
【請求項６】請求項２または３記載の集積回路におい
て、前記フィールド・シールド電極の電位は前記半導体
基体の電位であることを特徴とする集積回路。
【請求項７】請求項２または３記載の集積回路におい
て、前記トレンチ部分の一導電型エピタキシャル層表面
には逆導電型領域が在り、該逆導電型領域は前記トラン
ジスタのドレインもしくはソースに導電結合を有するこ
とを特徴とする集積回路。
【請求項８】一導電型半導体基板の一主表面を所定の
回路機能毎に絶縁分離するトレンチ分割工程と、前記一
導電型半導体基板の一表面上の低濃度一導電型エピタキ
シャル層上にゲート絶縁膜および第一の配線を設ける工
程と、該第一の配線に平行する前記トレンチにフィール
ド・シールド構造を埋め込む工程と、該フィールド・シ
ールド構造に交差する方向に分割されたトレンチに絶縁
物を埋め込む工程と、前記トレンチに分割された半導体
領域にＭＯＳトランジスタと前記フィールド・シールド
構造のフィールド・シールド電極を一電極とするＭＯＳ
キャパシタを備えたＤＲＡＭセルを形成する工程とを含
むことを特徴とする集積回路の製造方法。
【請求項９】請求項８記載の製造方法において、前記
半導体基板は高濃度一導電型半導体基体の一主表面に低
濃度一導電型半導体層を形成していることを特徴とする
集積回路の製造方法。
【請求項１０】請求項８記載の集積回路の製造方法に
おいて、前記第一の配線は前記トランジスタのゲート電
極を兼ねるワード線であり、前記フィールド・シールド
電極とワード線とは同一工程で形成された多結晶シリコ
ンを含む配線材料であることを特徴とする集積回路の製
造方法。