CN1230905C - 半导体器件 - Google Patents

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CN1230905C CNB021410828A CN02141082A CN1230905C CN 1230905 C CN1230905 C CN 1230905C CN B021410828 A CNB021410828 A CN B021410828A CN 02141082 A CN02141082 A CN 02141082A CN 1230905 C CN1230905 C CN 1230905C
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Abstract

一种半导体器件，包括：形成在半导体衬底的表层部的MOS晶体管的漏·源区，形成在所述半导体衬底的所述漏·源区之间的沟道区的表面上的栅绝缘膜，形成在所述栅绝缘膜上的栅电极；多个沟型元件隔离区，通过在所述半导体衬底的表层部中形成的多个沟的内壁上形成绝缘膜而形成；背栅电极导电体，被埋入在所述多个沟型元件隔离区中的至少一侧沟型元件隔离区的所述沟内部，通过施加规定的电压，使所述MOS晶体管的所述沟道区以下的区域耗尽。

Description

半导体器件
技术领域
本发明涉及半导体器件，特别是涉及MOS晶体管的栅构造，例如使用于动态型存储器集成电路等中的构造。
背景技术
近年来，在MOS晶体管中，以抑制短沟道效应、降低消耗功率、提高驱动力为目的，提出了双栅(double gate)型MOS晶体管、包围栅(surround gate)型MOS晶体管等几种构造。
图44表示IEDM 97 427-430中公开的双栅构造的MOS晶体管的现有例。
图中，211是衬底中的漏区，212是衬底中的源区，213及214是沿水平方向分别设置在衬底上下的顶栅和底栅，215是夹在顶栅和底栅之间的衬底中的沟道区，216是将各栅与所述漏区、源区、沟道区绝缘的栅绝缘膜。
在该MOS晶体管中，顶栅213和底栅214沿水平方向分别设置在衬底上下，该顶栅213和底栅214中夹着沟道区215，MOS晶体管成为双栅构造。
在该双栅构造中，处于MOS晶体管顶栅213正下方的底栅214作为背栅而存在。因此，可以期待沟道区215的耗尽、短沟道效应的降低，驱动力的提高等。
但是，在这种情况下，当形成背栅214和其表面的栅绝缘膜216后，必须形成成为晶体管元件区的单晶层，但其加工困难，难以提高器件的可靠性。
图45表示双栅构造的MOS晶体管的另一个现有例。
图中，221是衬底中的漏区，222是衬底中的源区，223及224是沿垂直方向分另设置在衬底中的顶栅和底栅，225是夹在所述各栅之间的衬底中的沟道区，并形成将各栅与所述漏区、源区、沟道区绝缘的栅绝缘膜(未图示)。
在该MOS晶体管中，顶栅223和底栅224沿垂直方向分别设置在衬底左右，沟道区225夹在该顶栅223和底栅224间，MOS晶体管成为双栅构造。
但是，这种双栅构造需要加工不同高度的栅，纵型的杂质导入等，加工困难。
上述的任一个现有例的双栅构造加工都困难。因此，期待一种可以用比较容易的加工法实现、可期待有与双栅构造的MOS晶体管同样效果的MOS晶体管的构造。
但是，以往对于将1个晶体管作为存储单元的DRAM(动态随机存取存储器)有以下提出的种种建议。
1)JOHN E.LEISS等的”DRAM Design Using the Taper-Isolated DynamicCell”(IEEE JOURNAL OF SOLID-STATE CIRCUITS.VOL.SC-17，NO.2 APRIL 1982pp337-344)
2)特开平3-171768号公报
3)Marnix R.Tack等的”The Multistable Charge-Controlled MemoryEffect in SOI MOSTransistors at Low Temperatures”(IEEE TRANSACTIONS ONELECTRON DEVICES VOL.37，MAY.1990，pp1373-1382)
4)Hsing-jen Wann等的”A capacitorless DRAM Cell on SOISubstrate”(IEDM93，pp635-638)
1)的存储单元采用埋置沟道构造的MOS晶体管构成。利用在元件隔离绝缘膜的锥部形成的寄生晶体管，进行表面反型层的充放电，与该充放电对应地存储二进制数据。
2)的存储单元采用阱隔离的MOS晶体管，把通过MOS晶体管的阱电位决定的阈值作为二进制数据。
3)的存储单元由SOI衬底上的MOS晶体管构成。利用从SOI衬底侧施加大的负电压产生的界面部的空穴聚积，与该空穴的放出、注入对应地存储二进制数据。
4)的存储单元由SOI衬底上的MOS晶体管构成。MOS晶体管在构造上为一体，在漏扩散层的表面重叠地形成相反导电类型层，成为写入用PMOS晶体管和读出用NMOS晶体管实质上组合成一体的构造。以NMOS晶体管的衬底区域作为浮置的节点，通过其电位存储二进制数据。
但是，由于(1)的构造复杂、利用寄生晶体管，在特性的控制性方面存在难点。2)的构造简单，但晶体管的漏、源共同与信号线连接，需要进行电位控制。而且，由于是阱隔离，单元尺寸大，并且不能进行每位的改写。在3)中，需要从SOI衬底侧进行电位控制，因而不能对每位进行改写，存在控制性方面的难点。4)需要特殊的晶体管构造，而且由于在存储单元中需要字线、写位线、读位线、清除线，因而信号线数目多。
发明内容
本发明的半导体器件的第1特征在于，包括：MOS晶体管的漏源区，形成在半导体衬底的表层部；栅绝缘膜，形成在所述半导体衬底的所述漏源区之间的沟道区的表面上；栅电极，形成在所述栅绝缘膜上；多个沟型元件隔离区，在所述半导体衬底的表层部形成的多个沟的内壁上形成绝缘膜；以及背栅电极导电体，被埋入在所述多个沟型元件隔离区中的至少一部分沟型元件隔离区的所述沟内部，通过施加规定的电压使所述MOS晶体管的所述沟道区以下的区域耗尽。
本发明的半导体器件的第2特征在于，包括存储单元阵列，由在半导体衬底上形成的存储单元用的多个MOS晶体管的排列构成；周边电路区域，形成在所述半导体衬底上；多个沟型元件隔离区，通过在各个所述存储单元阵列及周边电路区域中，在所述半导体衬底的表层部形成的沟的内壁上形成绝缘膜而形成；以及背栅电极导电体，被埋入在所述存储单元及周边电路区域的多个所述沟型元件隔离区中的至少一部分沟型元件隔离区的沟内部并通过施加规定的电压，使所述MOS晶体管的所述沟道区以下的区域耗尽。
本发明的半导体存储装置的特征在于包括纵向MOS晶体管，所述纵向MOS晶体管包括：半导体衬底；在该半导体衬底上划分为沟道区的第1导电类型的元件区；以夹置该元件区的方式形成的、在第1及第2沟槽中埋入且与所述元件区的侧面对置的第1及第2栅电极；在所述元件区和第1及第2栅电极之间设置的第1及第2栅绝缘膜；在所述元件区的表面形成的第2导电类型的漏区；和在所述半导体衬底的规定深度位置上埋入的第2导电类型的源区。
本发明的半导体存储装置的制造方法的特征在于，在半导体衬底上形成由元件隔离绝缘膜划分的元件形成区，在所述半导体衬底中离子注入杂质，形成与所述元件形成区的底部相接的源区，在所述元件形成区中以规定距离形成至少两个沟槽，在由两个所述沟槽夹置的元件区的侧面形成栅绝缘膜，在所述各沟槽中埋入第1及第2栅电极，在所述元件区的表面形成漏区。
附图说明
图1是表示本发明第一实施例的MOS晶体管的平面布局的一个例子的图。
图2是沿图1中II-II线剖切的沟道长度方向的剖面图。
图3是沿图1中III-III线剖切的沟道宽度方向的剖面图。
图4是表示将在图3中的STI(浅沟槽隔离)的元件隔离区的沟内部埋入的多晶硅引出而获得接触部的构造的一个例子的剖面图。
图5是表示第一实施例的变形例的MOS晶体管的沟道宽度方向的剖面图。
图6是表示第二实施例的MOS晶体管的沟道长度方向的剖面图。
图7是表示第二实施例的沿MOS晶体管的沟道宽度方向剖切的一个例子的剖面图。
图8是表示将在图7中的元件隔离区的沟内部埋入的多晶硅引出而获得接触部的构造的一个例子的剖面图。
图9是表示第二实施例的变形例的MOS晶体管的沟道宽度方向的剖面图。
图10是表示第三实施例的MOS晶体管的沟道宽度方向的剖面图。
图11是表示将在图7中的元件隔离区的沟内部埋入的多晶硅引出而获得接触部的构造的一个例子的剖面图。
图12是表示第三实施例的变形例的MOS晶体管的沟道宽度方向的剖面图。
图13是第四实施例的TI Cell阵列的平面布局的一个例子的图。
图14是沿图13中XIVA-XIVA线的TI Cell沟道长度方向(与位线平行的方向)剖切的剖面图。
图15是沿图13中XVB-XVB线的TI Cell沟道宽度方向(与栅平行的方向)剖切的剖面图。
图16是表示在第四实施例的变形例中TI Cell阵列的平面布局的一个例子的图。
图17是沿图16中XVII-XVII线剖切的TI Cell沟道长度方向(与位线平行的方向)的剖面图。
图18是在第五实施例中沿TI Cell的沟道长度方向剖切的剖面图。
图19是在第五实施例中TI Cell的沿沟道宽度方向剖切的剖面图。
图20是表示将在图19中的元件隔离区的沟内部埋入的多晶硅引出而获得接触部的构造的一个例子的剖面图。
图21是在第五实施例的变形例中TI Cell的沿沟道宽度方向剖切的剖面图。
图22是表示将在图21中的元件隔离区的沟内部埋入的多晶硅引出而获得接触部的构造的一个例子的剖面图。
图23是在第六实施例中TI Cell的沟道长度方向的剖面图。
图24是使用SOI衬底说明本发明的DRAM单元原理构造的剖面图。
图25是用于说明该DRAM单元的工作原理的特性图。
图26是说明不使用SOI衬底的本发明的DRAM单元的原理构造的平面图。
图27A是图26的XXVIIA-XXVIIA的剖面图。
图27B是图26的XXVIIB-XXVIIB的剖面图。
图27C是图26的XXVIIC-XXVIIC的剖面图。
图28是表示本发明实施例的DRAM单元构成的平面图。
图29A是图28的XXVIIIA-XXVIIIA的剖面图。
图29B是图28的XXVIIIB-XXVIIIB的剖面图。
图29C是图28的XXVIIIC-XXVIIIC的剖面图。
图30是表示根据本发明实施例DRAM单元阵列的构成的平面图。
图31A是图30的XXXIA-XXXIA的剖面图。
图31B是图30的XXXIB-XXXIB的剖面图。
图31C是图30的XXXIC-XXXIC的剖面图。
图32是表示本发明的其他实施例DRAM单元阵列构成的平面图。
图33A是图32的XXXIIIA-XXXIIIA的剖面图。
图33B是图32的XXXIIIB-XXXIIB的剖面图。
图33C是图32的XXXIIIC-XXXIIIC的剖面图。
图34A是表示在图32的XXXIIIA-XXXIIIA剖面处的元件隔离沟形成工序的图。
图34B是表示在图32的XXXIIIB-XXXIIIB剖面处的元件隔离沟形成工序的图。
图35A是表示在图32的XXXIIIA-XXXIIIA剖面处的元件隔离绝缘膜埋入工序的图。
图35B是表示在图32的XXXIIIB-XXXIIIB剖面处的元件隔离绝缘膜埋入工序的图。
图36A是表示在图32的XXXIIIA-XXXIIIA剖面处的源扩散层形成工序的图。
图36B是表示在图32的XXXIIIB-XXXIIIB剖面处的源扩散层形成工序的图。
图37A是表示在图32的XXXIIIA-XXXIIIA剖面处的栅埋入用沟槽形成工序的图。
图37B是表示在图32的XXXIIIB-XXXIIIB剖面处的栅埋入用沟槽形成工序的图。
图38A是表示在图32的XXXIIIA-XXXIIIA剖面处的栅埋入工序的图。
图38B是表示在图32的XXXIIIB-XXXIIIB剖面处的栅埋入工序的图。
图39A是表示在图32的XXXIIIA-XXXIIIA剖面处的字线及反字线的构图工序的图。
图39B是表示在图32的XXXIIIB-XXXIIIB剖面处的字线及反字线的构图工序的图。
图40A是表示在图32的XXXIIIA-XXXIIIA剖面处的字线及反字线的侧壁绝缘膜形成和漏扩散层形成工序的图。
图40B是表示在图32的XXXIIIB-XXXIIB剖面处的字线及反字线的侧壁绝缘膜形成和漏扩散层形成工序的图。
图41是其他实施例中与图31A对应的剖面图。
图42是其他实施例中与图33A对应的剖面图。
图43是通过其他实施例与图33A对应的剖面图。
图44是表示双栅器件构造的已有例子的剖面图。
图45是表示双栅器件构造的其他已有例子的剖面图。
图46A是表示公知的TI Cell的剖面构造的图。
图46B是表示图46A所示的公知的TI Cell的衬底区域平面内的电位分布的图。
图46C是表示图46A所示的公知的TI Cell的衬底区域深度方向的电位分布的图。
图46D是表示图46A所示的公知的TI Cell的衬底区域深度方向的杂质浓度分布的图。
图47A是表示已有的以由1晶体管·1电容器形成的存储单元构成阵列的动态型存储器(1-T DRAM)的电流路径的电路图。
图47B是表示以图46A中所示的TI Cell构成阵列的动态型存储器(TI DRAM)的电流路径的电路图。
具体实施方式
以下参照图面详细说明本发明的实施例。
第一实施例
图1表示本发明第一实施例的MOS晶体管的平面图。
图2表示图1的MOS晶体管的，沿图1中的II-II线即沿沟道长度方向剖切的剖面构造的一个例子。图3表示图1的MOS晶体管的、沿图1中的III-III线即沿沟道宽度方向剖切的剖面构造的一个例子。
在图1至图3中，10为半导体衬底，11和12是在半导体衬底的表层内有选择地形成的MOS晶体管的漏区和源区，13是在半导体衬底10表面上形成的栅绝缘膜，14是所述漏区/源区之间的沟道区，15是在所述沟道区14上通过栅绝缘膜13形成的栅电极，16是覆盖所述栅电极15而形成的例如由氮化硅膜构成的栅保护膜，17是在半导体衬底10上形成的层间绝缘膜，18是与漏区11接触的漏布线，18a是漏接触部，19是与源区12接触的源布线，19a是源接触部。
而且，20是沿MOS晶体管沟道区14的沟道长度方向形成的所谓浅沟槽隔离(STI)的元件隔离区，设置在从沟道宽度方向的两侧夹置MOS晶体管的沟道区14的位置上。在元件隔离区20中，在浅沟表面上形成薄绝缘膜21，在表面形成了薄绝缘膜21的该浅沟内埋入导电体22(例如多晶硅)。例如通过通路接触部(图未示)从上部布线(图未示)向导电体22提供规定的电位。而且，22a为导电体22与上部布线的接触部。可以施加半导体衬底10的偏置电位，也可以不施加。
上述第一实施例的MOS晶体管与已有MOS晶体管相比，基本构造(即漏·源区、沟道区、栅绝缘膜、栅电极所形成的构造)相同。但是，元件隔离区20的构造不同。即，在本实施例中，元件隔离区20形成为在沟内导电体22被薄绝缘膜21包围并埋入在其中。而且，在MOS晶体管工作时，以下述的方式向该导电体22提供规定的电位。在已有例子中，在沟内全部区域中埋入绝缘膜。在这点上与已有例不同。
图4表示半导体器件的剖面，示出图1至图3所示MOS晶体管沿沟道宽度方向规则地排列多个的晶体管阵列区域及周边区域。图4概略示出了用于获得与导电体22接触的接触部的构成，该接触部用于对图1至图3中元件隔离区20的导电体22提供电位。
在该构成中，通过在衬底10上形成的用于电极引出的上部布线(例如多晶硅)41，向周边区域引出对元件隔离绝缘膜区域20的导电体22接通，再通过导电栓塞43，获得导电体22与背栅电极42的接触部。
即，在图4中，将覆盖各元件隔离区20中的导电体22的氧化膜21在所述导电体22的上面的一部分中开有开口。并且，导电体22在开口部中与衬底10上形成的电极引出用的上部布线41连接。上部布线41被延伸形成到晶体管阵列区域的周边区域，在周边区域上通过导电栓塞43与背栅电极42连接。由此，得到导电体22和上方背栅电极42的接触部。并且，18是晶体管阵列区域的MOS晶体管漏电极，44为栅布线，45是在晶体管阵列区域的周边区域中与上述栅布线44接触的栅电极。46是在晶体管阵列区域的周边区域中形成的STI型元件隔离区，在其沟内埋入了绝缘膜。
并且，所述栅布线44由掺杂了高浓度杂质的多晶硅形成。导电体22和上部布线41也掺杂了高浓度杂质，以便不耗尽。
如上所述，在第1实施例的MOS晶体管中，在元件隔离区20的沟槽内埋入了导电体22，该元件隔离区20以沿沟道宽度方向从两侧夹置有源区14的形态来设置，该导电体22具有作为MOS晶体管的背栅电极的功能。结果，第1实施例的MOS晶体管具有与作为下一代高性能MOS晶体管研究的双栅构造同样的栅构造。
根据该第一实施例的构造，通过比较容易的加工方法，可实现MOS晶体管沟道区的耗尽，MOS晶体管衬底区域的浮置沟道区域化，可预期MOS晶体管特性的提高。
第一实施例的变形例
在第1实施例中，在MOS晶体管沟道宽度方向的两侧设置的元件隔离区20的任一侧中，通过氧化膜21埋入背栅电极导电体22，但不限于此，如图5所示那样改变构造也可以。
图5表示有关第1实施例的变形例子的MOS晶体管的沟道宽度方向的剖面构造，与图3相同的部分附以相同标号。
即，在以沿MOS晶体管沟道宽度方向从两侧夹置有源区域的方式设置的两个元件隔离区20中的一个元件隔离区(元件隔离区的沟)内，通过氧化膜20埋入背栅电极导电体22。即，与第1实施例同样，在两个元件隔离区20中的一个元件隔离区的沟内，在沟的内壁上形成氧化膜21，在形成了该氧化膜21的沟内埋入背栅电极导电体22。但是，在另一个元件隔离区20中，其沟的内部只埋入氧化膜21，不设置导电体22。这一点与第1实施例不同。
在将MOS晶体管的沟道区耗尽这一点上，如第1实施例那样，在沟道宽度方向的两侧设置的各元件隔离区20中埋入背栅电极导电体22的构造有优势，但在电路设计或加工方面，如该变形例那样，也存在希望只在沿沟道宽度方向在两侧设置的元件隔离区20的一个中埋入背栅电极导电体22的情况。
而且，在上述第1实施例及变形例的MOS晶体管中，难以产生耗尽层的耗尽层(depletion layer)宽度Y用下式表示：
Y＝[2ε(Vg+Vbi/qND)]1/2
因而，在只在沿沟道宽度方向在两侧设置的一个元件隔离区20中埋入背栅电极导电体22的情况下，MOS晶体管沟道宽度W需小于Y，在沟道宽度方向的两侧设置的各元件隔离区20中都埋入背栅电极导电体22的情况下，MOS晶体管沟道宽度W需小于2Y。
而且，在元件隔离区20的沟内壁形成的氧化膜21的深度需比MOS晶体管的漏区11、源区12的深度深。在元件隔离区20的沟内部埋入的背栅电极用导电体22的深度与MOS晶体管的沟道区14的深度相比需足够深，或者大致与元件隔离区的深度相同。
而且，为了提高MOS晶体管的特性，栅绝缘膜13的厚度最好形成得充分薄，但在挖掘元件隔离区20的沟时，由于腐蚀损坏而使沟的壁面凹凸变多，存在MOS晶体管耐压降低的倾向。从防止耐压降低的观点出发，使元件隔离区20的沟内壁上形成的氧化膜21被形成得与所述栅绝缘膜13相比足够厚，或者也可以使用SiN膜等其他材料，代替所述氧化膜21作为元件隔离区20的沟内壁的绝缘膜。
第2实施例
图6表示第2实施例的MOS晶体管沟道长度方向的剖面构造的一个例子。图7表示第2实施例的MOS晶体管沟道宽度方向的剖面构造的一个例子。
第2实施例的MOS晶体管与第1实施例的MOS晶体管相比，基本构造没有变化，但在使用SOI(绝缘体基硅)衬底作为半导体衬底这一点上不同，由于其他方面相同，所以在与图2及图3对应的部分附以与图2和图3相同的标号。
SOI衬底60在支撑用半导体衬底61上形成的绝缘膜(Box氧化膜)62上形成有硅层63，在硅层63的表层部有选择地形成MOS晶体管的漏区11和源区12。而且，设置在从沿沟道宽度方向的两侧夹置MOS晶体管沟道区14的位置上的元件隔离区20形成为其沟达到所述Box氧化膜62内的深度。
图8表示半导体器件的剖面，示出图6和图7所示MOS晶体管沿沟道的宽度方向规则地排列多个的晶体管阵列区域和周边区域。图8概略示出了用于获得与导电体22接触的接触部的构成，该接触部用于给图6和图7中的元件隔离区20的导电体22提供电位。
在该构成中，通过衬底60上形成的电极引出用上部布线(例如多晶硅)41，向周边区域引出与元件隔离绝缘膜区域20的导电体22导通的部分，再通过导电栓塞43，获得导电体22与背栅电极42的接触部。
即，在图8中，覆盖各元件隔离区20的导电体22的氧化膜21在所述导电体22的上表面的一部分中开有开口。并且，导电体22在开口部中与衬底60上形成的电极引出用的上部布线41连接。上部布线41被形成为延伸到晶体管阵列区域的周边区域。在周边区域上通过导电栓塞43与背栅电极42连接。由此，得到导电体22和上方背栅电极42的接触部。并且，18是晶体管阵列区域的MOS晶体管漏电极，44为栅布线，45是在晶体管阵列区域的周边区域中与上述栅布线44接触的栅电极。46是在晶体管阵列区域的周边区域中形成的STI型元件隔离区，在其沟内埋入了绝缘膜。
并且，所述栅布线44由掺杂了高浓度杂质的多晶硅形成。导电体22和上部布线41也掺杂了高浓度杂质，以便不耗尽。
如上所述，与第1实施例的MOS晶体管同样，在第2实施例的MOS晶体管中，也在以沿沟道宽度方向从两侧夹置有源区域14的形式设置的元件隔离区20的沟内埋入了导电体22，该导电体22作为MOS晶体管的背栅电极而起作用。
而且，在本实施例中，由于使用SOI衬底60，所以在性能方面，可以预期高速化、低功耗化、无衬底偏置效应、无闩锁等的效果，而且在工艺方面，可期待不需要阱区带来的工序简化、芯片面积缩小等效果。而且，由于可使MOS晶体管的衬底区域完全浮置沟道区域化，减少了短沟道效应，可期待驱动力的提高等，实现与双栅构造的MOS晶体管同样的特性提高。
第2实施例的变形例
图9表示有关第2实施例的变形例子的MOS晶体管的沟道宽度方向的剖面构造，与图7中相同的部分附以相同标号。
即，在以MOS晶体管沟道宽度方向上从两侧夹置有源区域的方式设置的两个元件隔离区20中的一个元件隔离区的沟内，通过氧化膜21埋入背栅电极导电体22。即，与第2实施例同样，在两个元件隔离区20中的一个元件隔离区的沟内，在沟的内壁上形成氧化膜21，在形成了该氧化膜21的沟内埋入背栅电极导电体22。但是，在另一个元件隔离区20中，该沟的内部只埋入氧化膜21，不设置导电体22。这一点与第1实施例不同。
在将MOS晶体管的沟道区耗尽这一点上，如第2实施例那样，在沟道宽度方向的两侧设置的各元件隔离区20中埋入背栅电极导电体22的构造有优势，但在电路设计或加工方面，如本变形例那样，也存在希望只在沿沟道宽度方向的两侧设置的元件隔离区20的一个中埋入背栅电极导电体22的情况。
第3实施例
图10表示有关第3实施例的MOS晶体管沟道宽度方向的剖面构造的一个例子。图11是表示将图10中的元件隔离区20的沟槽内部埋入的导电体22引出，获得接触部的构造的一个例子的剖面图，与图8相同的部分附以相同标号。
第3实施例的MOS晶体管与第2实施例的MOS晶体管相比，不同在于：(1)如图11所示，在支撑用半导体衬底61的表层部形成阱区64，(2)如图10、11所示，使背栅电极导电体22与衬底60的阱区64接触，而其他方面相同。
即，在图11中，覆盖与各元件隔离区20的导电体22的氧化膜21在所述导电体22的下面开有开口。并且，导电体22在该开口部中与衬底60的阱区64连接。
并且，从背栅电极42开始，经导电栓塞43和在周边区域的上述元件隔离区20内的导电体22，形成到阱区64通电路径，由此通过该阱区64向晶体管阵列区域和周边区域的各元件隔离区20内的导电体22同时提供的背栅电位。即，对在周边区域的元件隔离区20的氧化膜21的上部进行开口，通过该开口将导电栓塞43与该元件隔离区20内的导电体22连接。另一方面，在导电栓塞43上连接背栅电极42，由此，背栅电极42通过导电栓塞43及在周边区域的所述元件隔离区20内的导电体22与阱区64电连接。由此，可以从背栅电极42经阱区64，向晶体管阵列区域和周边区域的各元件隔离区20内的导电体22同时提供背栅电位。
本实施例的构造由于不必特别考虑布线的引回、电阻的增加等，所以在对晶体管阵列区域和周边区域的任一个的元件隔离绝缘膜区域20的沟内部的导电体22只提供同样背栅电位就可以的情况下是有用的。
第3实施例的变形例
在第3实施例中，在MOS晶体管的沟道宽度方向上在两侧设置的元件隔离区20的沟内部通过氧化膜21埋入背栅电极导电体22，但如图12所示，也可以将其改变为在MOS晶体管的沟道宽度方向上在两侧设置的元件隔离区20中的一个元件隔离区的沟内部，通过氧化膜21埋入背栅电极导电体22，在另一个元件隔离区的沟内部全部埋入氧化膜21的构造。
第4实施例
在动态型存储器中，为缩小已有的由1晶体管·1电容器形成的存储单元图形尺寸，提出了例如在IEEE Trans.Electron Devices.ED-29 No.4，April 1982中所披露的由1个MOS晶体管的图形尺寸所构成的TI Cell。该TI Cell具有例如图46A、图46B、图46C、图46D所示的剖面构造、衬底区域平面内的电位分布、衬底区域深度方向的电位分布及杂质浓度分布。即，具有纵向PNP晶体管的构造，通过在栅电极下的P型杂质区中保持空穴，使MOS晶体管的阈值改变，从而可以读写ON、OFF数据。
图47A为表示已有的以由1晶体管·1电容器形成的存储单元构成阵列的动态型存储器(1-T DRAM)的电流路径的电路图，图47B为以图46A所示TI-Cell构成阵列的动态型存储器(TI DRAM)的电流路径的电路图。
在TI DRAM中，WL为与同一行TI Cell的各栅共同连接的字线，GL为与同一行TI Cell的各漏共同连接的栅方向线，BL为与同一列TI Cell的各源共同连接的位线。
TI Cell在栅电极251、例如多晶硅栅(poly gate)电极下的P型杂质区及n型杂质区与元件隔离区(例如SiO2)252相接的部分处产生杂质分布不匹配部分，存在误动作的可能性。例如假定PNP晶体管的n型杂质区的浓度变少，产生短路的情况。
这里，将本发明用于TI Cell的第4实施例的方式为：在作为TI Cell的元件隔离区形成的元件隔离区的沟内部中形成背栅电极，并施加电位。由此，通过在PNP晶体管不导通时持续正常动作而变得对于器件有利。
而且，TI Cell中，在栅电极251下的p型杂质区中保持空穴，但在存在用于在元件隔离区的横向的电荷保持的电容的情况下，该电容对这种电荷的保持也是有效的。
图13表示有关第四实施例的TI Cell按行列排列的阵列的平面图的一个例子，在位线方向相邻TI Cell通过元件隔离区30隔离。
图14表示沿图13中XIV-XIV线的TI Cell沟道长度方向的剖面构造的一个例子。
图15表示沿图13中XV-XV线的TI Cell沟道宽度方向的剖面构造的一个例子。
在图13至图15中，10为半导体衬底，11和12是在半导体衬底的表层部选择形成的TI-Cell的漏区和源区，13是在半导体衬底表面上形成的栅绝缘膜。
14是所述漏区/源区之间的沟道区，15是在所述沟道区14上通过所述栅绝缘膜13形成的例如由多晶硅膜构成的栅电极(字线的一部分)，16为是覆盖所述栅电极15而形成的例如由氮化硅膜构成的栅保护膜，17是在半导体衬底10上形成的层间绝缘膜。
GL是与所述漏区接触的栅方向线，BL是与所述源区接触的位线，CB是位线的接触部。
20是设置在包围沿位线方向排列的多个TI-Cell位置上的由STI构成的元件隔离区，在其沟的内部埋入导电体(例如多晶硅)22，该导电体22与背栅连接，被提供规定的电位。
第4实施例的变形例
图16表示有关第4实施例的变形例的TI-Cell规则排列的阵列的平面布局的一个例子。
该平面布局在沿位线方向相邻TI-Cell中共有漏区11和与其接触的栅方向线GL，通过沿与位线平行的方向相邻的TI-Cell由上述共有漏区11隔离，位线方向的尺寸缩小。
图17表示沿图16中XVII-XVII线TI-Cell沟道长度方向的剖面构造的一个例子。在此，例如p型半导体衬底10的表层部选择形成由n型杂质扩散层构成的漏区11和源区12，与在第4实施例中说明的表示TI-Cell的沟道长度方向的剖面构造的图14相同的部分附以相同标号。
在图13至图15所示的第4实施例及图16及图17所示的其变形例中，在元件隔离区20的沟内部埋入的背栅电极用导电体22，例如与第1实施例相同地被引出、从上方制作接触部(参照图4)，并提供电位。
第5实施例
SOI衬底可获得高性能、低功耗，在逻辑LSI中十分有前途。在第5实施例中，参照图13将使用与所述第4实施例同样TI-Cell的动态型存储器的阵列及周边电路部混合安装在SOI衬底上，可实现在周边电路部中配置高性能、低功耗的MOS晶体管的动态型存储器LSI。
图18表示关于第5实施例的TI-Cell的沟道长度方向的剖面构造的一个例子。图19表示关于第5实施例的TI-Cell的沟道宽度方向的剖面构造的一个例子。图20是表示将在图19中的元件隔离区的沟内部埋入的导电体引出从而获得接触部的构造的一个例子的剖面图。
图18和图19所示的本实施例的MOS晶体管与图14和图15所示第4实施例的MOS晶体管相比，基本构造没有改变，而在采用作为半导体衬底的SOI(硅-绝缘体)衬底60这一点上有所不同，其他方面相同，所以与图14和图15对应的部分附以与图14和图15相同的标号。
并且，在图20中，对于在TI-Cell阵列区域中形成的元件隔离区20的沟内部的导电体22上连接的电极引出用的上部布线41，在TI-Cell阵列区域的周边区域从上方形成背栅电极42，以便通过导电栓塞43进行接触。
第5实施例的变形例
图21表示有关第5实施例的变形例的TI-Cell沟道宽度方向的剖面构造的一个例子。图22是表示将图21中的元件隔离区的沟内部埋入的导电体22引出，获得接触部的构造的一个例子的剖面图。相同的部分附以相同标号。
图21及图22的本实施例的MOS晶体管与图19及图20的第5实施例的MOS晶体管相比，(1)如图22所示，在支撑用半导体衬底61的表层部形成阱区64这一点，(2)如图21、22所示，使背栅电极导电体22与衬底60的阱区64接触这一点上不同，其他方面相同。
即，在图22中，覆盖与各元件隔离区20有关的导电体22的氧化膜21在所述导电体22的下面开有开口。并且，导电体22在该开口部中与衬底60的阱区64连接。
并且，从背栅电极42开始，经导电栓塞43和在周边区域的上述元件隔离区20内的导电体22，形成到阱区64通电路径，由此通过该阱区64向晶体管阵列区域和周边区域的各元件隔离区20内的导电体22共同提供的背栅电位。即，对在周边区域的元件隔离区20的氧化膜21的上部进行开口，通过该开口将导电栓塞43与该元件隔离区20内的导电体22连接。另一方面，在导电栓塞43上连接了背栅电极42，由此，背栅电极42通过导电栓塞43及在周边区域的所述元件隔离区20内的导电体22与阱区64电气连接。由此，可以从背栅电极42经阱区64，向晶体管阵列区域和周边区域的各元件隔离区20内的导电体22共同提供背栅电位。
本实施l例的构造由于不必特别考虑布线的引回、电阻的增加等，所以在对晶体管阵列区域和周边区域的任一个元件隔离绝缘膜区域20的沟内部的导电体22也只提供同样背栅电位就可以的情况下是有用的。
第6实施例
在第6实施例中，参照图16具有与所述第4实施例的变形例相同的TI-Cell规则排列的阵列，使用SOI衬底作为半导体衬底。
图23表示第5实施例的TI-Cell的沟道长度方向的剖面构造的一个例子。
图23所示实施例的MOS晶体管与图17所示第4实施例的变形例的MOS晶体管相比，基本构造没有改变，但在采用SOI衬底60作为半导体衬底这一点上有所不同，由于其他方面相同，因而与图17对应的部分附以与图17相同的标号。
第7实施例
在说明本发明第7实施例之前，参照图24，对电气浮置的半导体器件进行说明的图24的半导体器件是为由SOI衬底构造的N沟道MOS晶体管构成的DRAM单元。在该存储单元中，使用在硅衬底61上形成绝缘膜(Box氧化膜)62、在该绝缘膜62上形成p型硅层63的SOI衬底。在该衬底的硅层63上，通过栅氧化膜13形成栅电极15，在栅电极15上自对准地形成源区12、漏区11。
源区12、漏区11形成的深度达到绝缘膜62。从而，由p型硅层63构成的沟道区14在其沟道宽度方向(与图面正交的方向)与邻接区域的隔离如果由氧化膜进行，则沟道宽度方向的侧面通过该氧化膜绝缘隔离，其底面通过绝缘膜62绝缘隔离，沟道长度方向通过PN结隔离，从而变成电浮置的状态。
在该存储单元为多个并排列成矩阵的情况下，栅15与字线WL连接，源12与固定电位线(接地电位线)连接，漏11与位线BL连接。
在该DRAM单元的操作中，利用与邻接区域隔离的即电浮置的沟道区14的电位控制。即，使DRAM单元的MOS晶体管在5极管区域工作，由此，从漏区11向沟道区14流过大电流，在漏结附近引起碰撞电离。由此，可以将沟道区14设定为保持作为多数载流子的空穴的第1电位状态，该状态成为例如数据“1”状态。另一方面，将漏区11和p型硅层63之间的pn结正向偏置，将p型硅层63为更低电位的状态做为数据“0”状态。源区12保持在固定电位、例如地电位。
数据“0”、“1”作为沟道区的电位差，进而作为MOS晶体管的阈值电压差被存储。即，通过空穴累积而使沟道区电位高的数据“1”状态的门限电压Vth1比数据“0”状态的阈值电压Vth0低。为在沟道区保持累积了作为多数载流子空穴的“1”数据状态，需要在字线上施加负偏置电压。这种数据保持状态只要不进行相反数据的写入操作(消去)，那么即使进行数据读出操作也不改变。即，这种数据保持状态，如果保持数据为“0”，则只要不写入“1”就不改变，另一方面，如果保持数据为“1”，则只要不写入“0”就不改变。即，与利用电容器的电荷累积的1晶体管/1电容器的DRAM不同，可以不破坏地进行数据读出。
就数据读出方式来说可考虑几种。字线电位VWL和沟道区电位VB的关系借助与数据“0”、“1”的关系为如图25所示那样。从而，例如，数据读出的第1种方法，利用对字线WL提供“0”、“1”各自的阈值电压Vth0、Vth1的中间电位，在“0”数据的存储单元中没有电流流动，在“1”数据的存储单元中电流流动这一现象。具体地说，例如，将位线预充电到规定的电位VBL，其后驱动字线WL。由此，在“0”数据的情况下，位线预充电电位VBL不变化，在“1”数据的情况下，预充电电位VBL降低。
第2种读出方式，利用由于字线WL升高，对BL提供电流，与“0”、“1”的导通程度相对应地位线电位的上升速度不同这一现象。具体地说，例如，位线BL被预充电到0V，字线WL升高，供给位线电流。此时，通过将位线电位上升的差利用空单元测出，可以进行数据的判别。
在本发明中，为选择性地写入“0”数据，即在通过在多个存储单元阵列中所选择的字线WL和位线BL的电位，使空穴只从所选择的存储单元的沟道区中放出时，字线WL和沟道区之间的电容耦合的稳定性成为本质性的课题。按照数据“1”在沟道区中累积空穴的状态，需要将字线充分向负的方向偏置，保持存储单元的栅和衬底间的电容实质上成为栅氧化膜电容的状态(即在沟道区表面不形成耗尽层的状态)。
在图24中表示由利用SOI构造、具有浮置沟道区的MOS晶体管构成的存储单元，由不使用SOI衬底、具有浮置沟道区的MOS晶体管构成的存储单元的构成在图26及图27A-27C中表示。图26为平面图，图27A、27B和27C分别为图26XXVIIA-XXVIIA线、XXVIIB-XXVIIB线及XXVIIC-XXVIIC线的剖面图。
即在本实施例中，存储单元由纵向MOS晶体管构成。在p型硅衬底120中，通过浅沟槽隔离在元件隔离区中埋入元件隔离绝缘膜121，由此划分元件形成区。在该元件形成区的一端部形成比元件隔离绝缘膜深的沟槽123。而且，在作为元件区122的元件区的在沟槽123中露出的侧面上形成栅绝缘膜124。在沟槽123中埋入栅电极125。在元件区122的表面上形成n型漏区127。并且，在p型硅衬底120的规定深度位置上，形成n型源区128，与元件区122的其它面相接。
由此，具有元件区122的纵向晶体管成为存储单元，该元件区122通过源区128和元件隔离绝缘膜121与邻接区域隔离，从而成为浮置的。将该存储单元按矩阵轴排列多个而构成存储单元阵列的情况下，源区128作为多个MOS晶体管的共用层而被形成。并且，沿第一方向(与位线BL131交叉的方向)排列的MOS晶体管的栅电极125共同连接到作为字线WL的金属布线126上。沿与第1方向交叉的第2方向排列的MOS晶体管的漏区127连接到在层间绝缘膜130上设置的位线(BL)131上。
在至此所说明的基本DRAM单元中，在其工作原理方面，数据“0”、“1”的阈值电压差能够达到多大成为重要的一点。如上所述那样，通过由栅电极125和元件区122的电容耦合来控制沟道区电位，从而决定数据的写入特性和保持特性，但由于阈值电压大体为沟道区电位的平方根值，因而不容易实现“0”、“1”数据间的大阈值电压差。而且，在上述写入操作中，“0”写入的存储单元进行3极管动作，如果形成沟道则栅电极125和沟道区就没有电容耦合，沟道区电位不能上升。
因此在本实施例中，对于在图26及图27A-27C中所说明的基本DRAM单元构造来说，除沟道形成所利用的主栅电极(第1栅电极)外，还设置了用于与MOS晶体管的沟道区电容耦合以便进行沟道区电位控制的辅助栅电极(第2栅电极)。第2栅电极例如和第1栅电极同时进行驱动。由此，可以进行可靠的写入，并且可以增大“0”、“1”数据的阈值电压差。或者，使第2栅电极例如为比源电位低的固定电位，通过将第2栅电极侧保持在多数载流子累积状态，可以增大“0”、“1”数据的阈值电压差。
图28是作为按照本实施例的DRAM单元的纵向MOS晶体管的平面图，图29A，图29B和29C分别为图28的XXIXA-XXIXA线、XXIXB-XXIXB线及XXIXC-XXIXC线的剖面图。
在p型硅衬底120中，通过浅沟槽隔离在元件隔离区中埋入元件隔离绝缘膜121，由此如图28中以点划线示出的那样划分元件形成区。在该元件形成区的长度方向的两端部形成比元件隔离绝缘膜121深的沟槽123a、123b。由这些沟槽123a、123b夹置的区域122为沟道区。而且在沟槽123a、123b中露出的元件区122的相对置的侧面上分别形成栅绝缘膜124。并且，在沟槽123a、123b中埋入栅电极125a、125b。
在沟槽形成和栅电极125a、125b埋入的工序之前，通过进行离子注入，在元件区122的底部形成n型源区128。并且在元件区122的表面，在栅电极125a、125b的埋入之后进行离子注入，以形成n型漏区127。这样，由埋入了两个栅电极125a、125b的纵向MOS晶体管构成存储单元。
栅电极125a、125b与分别作为字线WL及反字线BWL的金属布线126a、126b连接。这些字线WL和反字线BWL的上部及侧面由氮化硅膜129覆盖。并且在实际的制造工序中，如后面说明的那样，在将作为栅电极125a、125b的多晶硅膜埋入沟槽123a、123b之后对多晶硅膜进行平面化处理，并在连续淀积金属布线层及氮化硅膜后通过对这些层叠膜进行构图，来形成字线WL及反字线BWL。在这样形成的MOS晶体管上形成层间绝缘膜130，在其上设置位线BL131。位线131连接剖MOS晶体管的漏区127上。
将在图28及图29A-图29C中所说明的MOS晶体管按矩阵排列多个构成的存储单元阵列如图30及图31A-图31C所示。图30为平面图，图31A、图31B及31C分别为图30的XXXIA-XXXIA线，XXXIB-XXXIB线及XXXIC-XXXIC线的剖面图。
位线31通过接触栓塞41连接到n型漏区127上，该接触栓塞41由在层间绝缘膜130中所开的位线接触孔中埋入的多晶硅构成。
在该存储单元阵列中，在元件形成区的位线方向的两端部形成沟槽123a、123b，在这里埋入栅电极125a、125b，从而构成一个MOS晶体管。在此情况下，如图30所示，当按最小加工尺寸F形成位线BL、字线WL、反字线BWL的线及间隔时，单位DRAM单元如图30中以虚线所示那样面积为8F2。
在这种存储单元阵列构成的情况下，沿位线方向排列的多个存储单元分别设置成对的字线WL和反字线BWL。从而可以与字线WL的驱动同时地驱动反字线BWL，控制各MOS晶体管的沟道区的电位。即，在使字线WL为负电位从而保持数据“1”时，通过对与该字线成对的反字线BWL也提供负电位，可以良好地保持“1”数据的保持状态。在使字线WL的电位上升而进行数据写入的情况下，通过使反字线BWL也上升，可以借助电容耦合来使沟道区的电位上升，使可靠地写入数据成为可能。在“0”数据写入的情况下，即使在字线WL侧形成沟道，由于通过反字线BWL可以提高沟道区电位，因而可可靠地进行“0”数据写入。根据以上所述，阈值电压大的“0”、“1”数据存储变得可能。
而且，通过对非选择字线WL提供负电位而进行数据保持，此时通过使与该字线WL成对的反字线也为负电位，由于沟道区电位被控制在低电位，当在沿同一位线的其它存储单元中进行“0”数据写入时，也可靠地防止破坏在保持“1”数据的非选择单元中的数据。
在本实施例中，在以元件隔离绝缘膜121划分的一个元件形成区中形成了一个MOS晶体管，但在以元件隔离绝缘膜121划分的一个元件形成区内，通过共用与反字线BWL连接的栅电极可以形成两个MOS晶体管。这种情况下的存储单元阵列构成示于图32及图33A-33C。图32是平面图，图33A为其XXXIIIA-XXXIIIA剖面图，图33B为其XXXIIIA-XXXIIIA剖面图，图33C同样为其XXXIIIA-XXXIIIA剖面图。
在本实施例的情况下，在通过元件隔离绝缘膜121划分的元件形成区的长度方向的两端部形成沟槽123a、123a，在中央部也形成沟槽123b。由这三个沟槽123a、123b、123a夹置的两个区域成为两个MOS晶体管的元件区122。在中央部的沟槽123b中，埋入两个MOS晶体管所共有的共有栅电极125b，在两端部的沟槽123a中埋入两个MOS晶体管各自的栅电极125a。并且，共有栅电极125b连接到两个MOS晶体管的共用反字线BWL上，栅电极125a连接到各独立的字线WL上。
其他方面与图30及图31A-图31C的构成相同，在与图30及图31A-图31C的构成对应的部分附以相同符号，省略详细的说明。
在图32及图33A-图33C所示实施例的情况下，由于在两条字线WL间配置共有的反字线BWL，一旦与被选择的字线WL同时驱动反字线BWL，就成为沿着非选择的字线的存储单元的数据破坏的原因。为避免这种情况，在本实施例的情况下，例如设定负的固定电位使反字线BWL工作。由此，将MOS晶体管的沟道区的反字线BWL侧保持在不会形成反型层的多数载流子累积状态(聚积状态)，由此可以进行根据字线的沟道区的电位控制。
在本实施例的情况下，如图32所示，如果决定以最小加工尺寸F形成位线BL、字线WL和反字线BWL的线/间隔，则单位DRAM单元如图32的虚线所示那样面积为6F2。
下面，参照图34A、图34B-图40A、图40B说明图32A及图33A-图33C的存储单元阵列的制造工序。图34A、图34B-图40A、图40B分别示出有关制造工序中图32的XXXIIIA-XXXIIIA剖面及XXXIIIB-XXXIIIB剖面。
如图34A及图34B所示，在p型硅衬底120上淀积缓冲氧化膜151及氮化硅膜152，通过光刻工序和RIE工序对其进行构图，形成覆盖元件形成区的掩模。使用该掩模通过RIE对硅衬底120进行腐蚀，形成元件隔离沟槽53以便划分元件形成区。
接着，如同35A及图35B所示，在元件隔离沟槽153中埋入硅氧化膜等的元件隔离绝缘膜121。然后，进行高加速能量的离子注入，如图36A及图36B所示，将元件隔离绝缘膜121下面穿通，形成连接整个单元阵列区域的n型源区128。并且，在成为源区128的上部的沟道区的区域中适应需要进行用于阈值控制的离子注入。
接着，如图37A及图37B所示，通过氮化硅膜154形成掩模，利用RIE对硅衬底120进行腐蚀，在一个元件形成区的两端部和中央部形成沟槽123a、123b。沟槽123a、123b的深度至少为达到源区128的深度。在图37A的情况下，沟槽123a、123b成为比元件隔离绝缘膜121的底面深，并且终止于源区128内的深度。由此，在一个元件形成区内，形成两个元件区122。元件区122的字线WL方向的两面如图37B所示与元件隔离绝缘膜121相接，位线BW方向的侧面如图37A所示在沟槽123a、123b中露出。
然后，除去氮化硅膜154，如图38A及图38B所示，在于沟槽123a、123b中露出的元件区122的侧面形成栅绝缘膜124。然后，将作为栅电极的多晶硅膜125埋入沟槽123a、123b中并进行平坦化，再淀积Wsi等的金属布线层126，在其上再淀积氮化硅膜129a。然后对这些氮化硅膜129a、金属布线层126及多晶硅膜125进行构图，如图39A及图39B所示，形成在各沟槽123a、123b中埋入的多晶硅栅电极125a、125b、将其作为字线WL及反字线BWL而共同连接的金属布线126A、126b。
然后，如图40A及图40B所示，淀积氮化硅膜129b，利用RIE对其进行腐蚀，残留在字线WL及反字线BWL的侧壁上。然后进行离子注入，在各元件区122的表面上形成n行漏区127。
之后，制造工序图没有示出，但如图33A-33C所示，淀积层间绝缘膜130，进行位线接触孔的形成、多晶硅栓塞141的埋入和位线131的形成。这样制造出如图32及图33A及图33C所示那样构成的半导体器件。
以上参照图34A、图34B-图40A、图40B，说明了有关反字线BWL在相邻单元中共有方式的单元阵列(图32及图33A至图33C)的制造工序，但在图30及图31A-图31C所示的在每单元中设置反字线BWL的情况下，可以适用相同的制造工序。
在图30及图31A-图31C所示的构成及图32及图33A-图33C所示的构成中，栅电极埋入的沟槽123a、123b与其所夹置的元件区122的宽度相同。其中，在微细化更进步的情况下，存在不能充分确保元件区122的宽度的可能性。而且，通过用氮化硅膜129覆盖字线WL及反字线BWL的周围，与字线WL和反字线BWL自对准地形成位线接触部，但一旦在字线WL和反字线BWL的平版印刷工序中存在掩模重合偏离，则位线接触部位置就偏离，也成为位线131和栅电极125a、125b的短路事故的原因。
针对该问题，使沟槽123a、123b的宽度比元件区122的宽度窄是有效的。例如，对于图31A的剖面构造，如果表示沟槽123a、123b的位线BL方向的宽度W1变窄情况下的剖面构造，则成为图41那样。在图41的构造中，确保了元件区122的宽度W2充分大于沟槽123a、123b的宽度W1。并且，可以防止起因于重合偏离的位线31与栅电极125a、125b的短路事故。
同样的构造在邻接的单元中共有反字线BWL的情况下也是有效的。使该构造与图33A的剖面对应，示于图42中。该构造确保了元件区122的宽度W2充分大于沟槽123a、123b的宽度W1。
在图30及图31A-图31C所示的构成以及图32、图33A及图33C所示的构成中，字线WL侧的栅绝缘膜124和反字线BWL侧的栅绝缘膜124膜厚度相同，但两个栅绝缘膜各自形成，可以各自形成最佳膜厚度。例如图43示出了对于图33A，将反字线BWL侧的栅绝缘膜124b形成得比字线WL侧的栅绝缘膜124a厚的例子。选择反字线BWL侧的栅绝缘膜124b的厚度，使得对于沟道区的电容耦合的尺寸最佳化。
本发明不限于上述实施例。例如在实施例中使用了n沟道MOS晶体管，但可以用p沟道MOS晶体管构成同样的DRAM。
而且在实施例中，通过离子注入形成源区，但例如如果使用在n型扩散层上形成了p型外延生长层的外延衬底，则不需要源区的离子注入工序。
如上所述，在本发明范围内可考虑各种实施例。

Claims (28)

1.一种半导体器件，包括：
半导体衬底；
形成在所述半导体衬底的表层部的MOS晶体管的漏、源区；
形成在所述半导体衬底的所述漏、源区之间的沟道区的表面上的栅绝缘膜；
形成在所述栅绝缘膜上的栅电极；
多个沟型元件隔离区，在形成于所述半导体衬底的表层部的多个沟的内壁上形成绝缘膜而成，并从沟道宽度方向的两侧夹置所述漏、源区之间的沟道区；以及
背栅电极导电体，被埋入在所述多个沟型元件隔离区中的至少一个沟型元件隔离区的所述沟内部，通过施加规定的电压而使所述MOS晶体管的所述沟道区以下的区域耗尽或对其进行电压控制。
2.如权利要求1所述的半导体器件，其特征在于，还包括连接到所述导电体上部的上部布线。
3.如权利要求2所述的半导体器件，其特征在于，所述上部布线延伸到所述MOS晶体管的周边区域上。
4.如权利要求1所述的半导体器件，其特征在于，所述MOS晶体管动态地存储将所述沟道区设定为第1电位的第1数据、和设定为第2电位的第2数据，所述第1数据通过在所述沟道区和所述漏区的结附近引起碰撞电离而被写入，所述第2数据通过在所述沟道区和所述漏区之间赋予正向偏置而被写入，其中所述沟道区通过与所述第1栅电极间的电容耦合被赋予规定的电位。
5.如权利要求1所述的半导体器件，其特征在于，在所述沟型元件隔离区的沟内壁上形成的绝缘膜比所述栅绝缘膜厚。
6.一种半导体器件，包括：
在支撑衬底上形成的绝缘膜上形成有硅层的SOI衬底；
形成在所述SOI衬底的表层部的MOS晶体管的漏、源区；
形成在所述半导体衬底的所述漏、源区间的沟道区的表面上的栅绝缘膜；
形成在所述栅绝缘膜上的栅电极；
多个沟型元件隔离区，在形成于所述半导体衬底的表层部的多个沟的内壁上形成绝缘膜而成；
背栅电极导电体，被埋入在所述多个沟型元件隔离区中的至少一部分沟型元件隔离区的所述沟内部并通过施加规定的电压使所述MOS晶体管的所述沟道区以下的区域耗尽；以及
阱区，形成于所述SOI衬底的支撑衬底的表层部，与所述导电体的下面连接；
所述沟型元件隔离区的沟内壁上形成的所述绝缘膜一直形成到所述导电体的上表面上，覆盖所述阱区上表面。
7.如权利要求6的半导体器件，其特征在于，还包括连接到所述导电体上部的上部布线。
8.如权利要求7的半导体器件，其特征在于，所述上部布线延伸到所述MOS晶体管的周边区域上。
9.如权利要求6的半导体器件，其特征在于，所述MOS晶体管动态地存储将所述沟道区设定为第1电位的第1数据、和设定为第2电位的第2数据，所述第1数据通过在所述沟道区和所述漏区的结附近引起碰撞电离而被写入，所述第2数据通过在所述沟道区和所述漏区之间赋予正向偏置而被写入，其中所述沟道区通过与所述第1栅电极间的电容耦合被赋予规定的电位。
10.一种半导体器件，包括：
存储单元阵列，由在半导体衬底上形成的存储单元用的多个MOS晶体管的排列构成；
周边电路区域，形成在所述半导体衬底上；
多个沟型元件隔离区，通过在各个所述存储单元阵列及周边电路区域中所述半导体衬底的表层部形成的沟的内壁上形成绝缘膜而形成；以及
背栅电极导电体，被埋入在所述存储单元及周边电路区域的多个所述沟型元件隔离区中的至少一部分沟型元件隔离区的沟内部并通过施加规定的电压使所述MOS晶体管的所述沟道区以下的区域耗尽，或对其进行电压控制。
11.如权利要求10的半导体器件，其特征在于，所述存储单元阵列的多个沟型元件隔离区从沟道宽度方向的两侧夹置所述MOS晶体管的漏、源区之间的沟道区，
所述导电体被埋入形成于所述沟道宽度方向两侧的沟型元件隔离区的至少一个沟内部。
12.如权利要求10的半导体器件，其特征在于，在形成在所述存储单元阵列及周边电路区域的各自的所述沟型元件隔离区中，只在形成于所述存储单元阵列的沟型元件隔离区的沟内部埋入所述导电体。
13.如权利要求10的半导体器件，其特征在于，还包括通过接触部连接到所述导电体的上部的引出布线。
14.如权利要求10的半导体器件，其特征在于，所述半导体衬底为在支撑衬底上形成的绝缘膜上形成有硅层的SOI衬底。
15.如权利要求10的半导体器件，其特征在于，所述半导体衬底为形成在支撑衬底上的绝缘膜上形成有硅层的SOI衬底，在所述SOI衬底的支撑衬底的表层部形成有阱区，所述导电体的下面连接到所述阱区，形成在所述沟型元件隔离区的沟内壁中的所述绝缘膜一直形成到所述导电体的上部，并覆盖该上部。
16.如权利要求15的半导体器件，其特征在于，与所述阱区导通的接触部形成在所述存储单元阵列周围的接触区域中。
17.如权利要求10的半导体器件，其特征在于，所述MOS晶体管动态地存储将所述沟道区设定为第1电位的第1数据、和设定为第2电位的第2数据，所述第1数据通过在所述沟道区和所述漏区的结附近引起碰撞电离而被写入，所述第2数据通过在所述沟道区和所述漏区之间赋予正向偏置而被写入，其中所述沟道区通过与所述第1栅电极间的电容耦合被赋予规定的电位。
18.一种半导体存储装置，包括纵向MOS晶体管，所述纵向MOS晶体管包括：
半导体衬底；
在该半导体衬底中划分为沟道区的第1导电类型的元件区；
被埋入在夹置该元件区而形成的第1及第2沟槽中、且与所述元件区的侧面对置的第1及第2栅电极；
在所述元件区和第1及第2栅电极之间设置的第1及第2栅绝缘膜；
在所述元件区的表面形成的第2导电类型的漏区；和
在所述半导体衬底的规定深度位置上埋入的第2导电类型的源区，
并动态地存储将所述沟道区设定为第1电位的第1数据和设定为第2电位的第2数据。
19.如权利要求18的半导体存储装置，其特征在于，所述MOS晶体管由元件隔离绝缘膜来划分，多个所述MOS晶体管排列成矩阵状，所述源区在排列成矩阵的所述多个所述MOS晶体管中为共有区域，沿第一方向并排的多个MOS晶体管的漏区与位线连接，沿与第一方向交叉的第2方向并排的多个MOS晶体管的第1栅电极和第2栅电极分别与字位和反字线连接。
20.如权利要求18的半导体存储装置，其特征在于，所述第1及第2沟槽在元件形成区域的位线方向的两端部形成，在该第1及第2沟槽内埋入所述第1及第2栅电极。
21.如权利要求19的半导体存储装置，其特征在于，所述反字线与字线同时被驱动，对所述沟道区的电位进行控制。
22.如权利要求18的半导体存储装置，其特征在于，所述MOS晶体管的所述沟道区电浮置。
23.如权利要求18的半导体存储装置，其特征在于，所述第1数据通过在所述沟道区和所述漏区的结附近引起碰撞电离而被写入，所述第2数据通过在所述沟道区和所述漏区之间赋予正向偏置而被写入，其中所述沟道区通过与所述第1栅电极间的电容耦合被赋予规定的电位。
24.如权利要求19的半导体存储装置，其特征在于，在由所述元件隔离绝缘膜划分的各元件形成区中，在该位线方向的两端部形成所述第1及第2沟槽，在中央部形成第3沟槽，从而将所述元件形成区沿该位线方向隔离，在两端部的所述第1及第2沟槽中分别埋入所述第1及第2栅电极，在中央部的第3沟槽中埋入第3栅电极，该第3栅电极成为所述隔离的元件形成区的共用栅电极。
25.如权利要求24的半导体存储装置，其特征在于，与构成所述共用栅电极的所述第3栅电极连接的反字线成为在所述位线方向中所述被隔离的元件形成区的共用反字线，在该第3栅电极中赋予将其对置的侧面保持在多数载流子累积状态的固定电位。
26.一种半导体存储装置的制造方法，包括：
在半导体衬底上形成由元件隔离绝缘膜划分的元件形成区，
在所述半导体衬底中离子注入杂质，形成与所述元件形成区的底部相接的源区，
在所述元件形成区中以规定的距离形成至少两个沟槽，
在夹置元件区的两个所述沟槽的侧面形成栅绝缘膜，
在所述各沟槽中埋入第1及第2栅电极，
在所述元件区的表面形成漏区，
动态地存储将所述源区与漏区之间的沟道区设定为第1电位的第1数据和设定为第2电位的第2数据。
27.如权利要求26的半导体存储装置的制造方法，其特征在于，在所述元件形成区中形成处于其长度方向的两端部的两个沟槽，在这些沟槽中埋入所述第1及第2栅电极。
28.如权利要求26的半导体存储装置的制造方法，其特征在于，在所述元件形成区中在其长度方向的两端部和中央部位置上形成三个沟槽，从而将所述元件形成区隔离，在中央部的沟槽中埋入第3栅电极，该第3栅电极成为被隔离的所述元件形成区的共用栅。
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Families Citing this family (90)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10125967C1 (de) * 2001-05-29 2002-07-11 Infineon Technologies Ag DRAM-Zellanordnung mit vertikalen MOS-Transistoren und Verfahren zu deren Herstellung
TWI230392B (en) 2001-06-18 2005-04-01 Innovative Silicon Sa Semiconductor device
EP1357603A3 (en) 2002-04-18 2004-01-14 Innovative Silicon SA Semiconductor device
EP1355316B1 (en) 2002-04-18 2007-02-21 Innovative Silicon SA Data storage device and refreshing method for use with such device
JP4427259B2 (ja) * 2003-02-28 2010-03-03 株式会社東芝 半導体装置及びその製造方法
US6714436B1 (en) * 2003-03-20 2004-03-30 Motorola, Inc. Write operation for capacitorless RAM
US20040228168A1 (en) * 2003-05-13 2004-11-18 Richard Ferrant Semiconductor memory device and method of operating same
US7085153B2 (en) 2003-05-13 2006-08-01 Innovative Silicon S.A. Semiconductor memory cell, array, architecture and device, and method of operating same
US6912150B2 (en) 2003-05-13 2005-06-28 Lionel Portman Reference current generator, and method of programming, adjusting and/or operating same
US7335934B2 (en) 2003-07-22 2008-02-26 Innovative Silicon S.A. Integrated circuit device, and method of fabricating same
US7184298B2 (en) 2003-09-24 2007-02-27 Innovative Silicon S.A. Low power programming technique for a floating body memory transistor, memory cell, and memory array
JP4559728B2 (ja) * 2003-12-26 2010-10-13 株式会社東芝 半導体記憶装置
US7547945B2 (en) 2004-09-01 2009-06-16 Micron Technology, Inc. Transistor devices, transistor structures and semiconductor constructions
US7476939B2 (en) 2004-11-04 2009-01-13 Innovative Silicon Isi Sa Memory cell having an electrically floating body transistor and programming technique therefor
US7251164B2 (en) 2004-11-10 2007-07-31 Innovative Silicon S.A. Circuitry for and method of improving statistical distribution of integrated circuits
WO2006065698A2 (en) 2004-12-13 2006-06-22 William Kenneth Waller Sense amplifier circuitry and architecture to write data into and/or read data from memory cells
US7301803B2 (en) 2004-12-22 2007-11-27 Innovative Silicon S.A. Bipolar reading technique for a memory cell having an electrically floating body transistor
US7384849B2 (en) 2005-03-25 2008-06-10 Micron Technology, Inc. Methods of forming recessed access devices associated with semiconductor constructions
US7429509B2 (en) * 2005-05-31 2008-09-30 Nanya Technology Corporation Method for forming a semiconductor device
US7282401B2 (en) 2005-07-08 2007-10-16 Micron Technology, Inc. Method and apparatus for a self-aligned recessed access device (RAD) transistor gate
US7867851B2 (en) 2005-08-30 2011-01-11 Micron Technology, Inc. Methods of forming field effect transistors on substrates
US7606066B2 (en) 2005-09-07 2009-10-20 Innovative Silicon Isi Sa Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same
US7355916B2 (en) 2005-09-19 2008-04-08 Innovative Silicon S.A. Method and circuitry to generate a reference current for reading a memory cell, and device implementing same
US7683430B2 (en) 2005-12-19 2010-03-23 Innovative Silicon Isi Sa Electrically floating body memory cell and array, and method of operating or controlling same
US7417288B2 (en) * 2005-12-19 2008-08-26 International Business Machines Corporation Substrate solution for back gate controlled SRAM with coexisting logic devices
JP2007194259A (ja) * 2006-01-17 2007-08-02 Toshiba Corp 半導体装置及びその製造方法
US7700441B2 (en) 2006-02-02 2010-04-20 Micron Technology, Inc. Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates
US7492632B2 (en) 2006-04-07 2009-02-17 Innovative Silicon Isi Sa Memory array having a programmable word length, and method of operating same
US7606098B2 (en) 2006-04-18 2009-10-20 Innovative Silicon Isi Sa Semiconductor memory array architecture with grouped memory cells, and method of controlling same
WO2007128738A1 (en) 2006-05-02 2007-11-15 Innovative Silicon Sa Semiconductor memory cell and array using punch-through to program and read same
US8069377B2 (en) 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
US7542340B2 (en) 2006-07-11 2009-06-02 Innovative Silicon Isi Sa Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same
US7602001B2 (en) 2006-07-17 2009-10-13 Micron Technology, Inc. Capacitorless one transistor DRAM cell, integrated circuitry comprising an array of capacitorless one transistor DRAM cells, and method of forming lines of capacitorless one transistor DRAM cells
US7772632B2 (en) 2006-08-21 2010-08-10 Micron Technology, Inc. Memory arrays and methods of fabricating memory arrays
US7589995B2 (en) * 2006-09-07 2009-09-15 Micron Technology, Inc. One-transistor memory cell with bias gate
US7410856B2 (en) * 2006-09-14 2008-08-12 Micron Technology, Inc. Methods of forming vertical transistors
US8217435B2 (en) 2006-12-22 2012-07-10 Intel Corporation Floating body memory cell having gates favoring different conductivity type regions
KR101277402B1 (ko) 2007-01-26 2013-06-20 마이크론 테크놀로지, 인코포레이티드 게이트형 바디 영역으로부터 격리되는 소스/드레인 영역을 포함하는 플로팅-바디 ｄｒａｍ 트랜지스터
US8518774B2 (en) 2007-03-29 2013-08-27 Micron Technology, Inc. Manufacturing process for zero-capacitor random access memory circuits
US8064274B2 (en) 2007-05-30 2011-11-22 Micron Technology, Inc. Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same
US8085594B2 (en) 2007-06-01 2011-12-27 Micron Technology, Inc. Reading technique for memory cell with electrically floating body transistor
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
JP2009065024A (ja) * 2007-09-07 2009-03-26 Elpida Memory Inc 半導体装置及びその製造方法
WO2009039169A1 (en) 2007-09-17 2009-03-26 Innovative Silicon S.A. Refreshing data of memory cells with electrically floating body transistors
CN101431099B (zh) * 2007-11-06 2011-07-27 联华电子股份有限公司 半导体元件
US8536628B2 (en) 2007-11-29 2013-09-17 Micron Technology, Inc. Integrated circuit having memory cell array including barriers, and method of manufacturing same
US8349662B2 (en) 2007-12-11 2013-01-08 Micron Technology, Inc. Integrated circuit having memory cell array, and method of manufacturing same
US8773933B2 (en) 2012-03-16 2014-07-08 Micron Technology, Inc. Techniques for accessing memory cells
US8014195B2 (en) 2008-02-06 2011-09-06 Micron Technology, Inc. Single transistor memory cell
US8189376B2 (en) 2008-02-08 2012-05-29 Micron Technology, Inc. Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same
US8420460B2 (en) 2008-03-26 2013-04-16 International Business Machines Corporation Method, structure and design structure for customizing history effects of SOI circuits
US8410554B2 (en) * 2008-03-26 2013-04-02 International Business Machines Corporation Method, structure and design structure for customizing history effects of SOI circuits
US7957206B2 (en) 2008-04-04 2011-06-07 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
US7893499B2 (en) * 2008-04-04 2011-02-22 Texas Instruments Incorporated MOS transistor with gate trench adjacent to drain extension field insulation
JP5717943B2 (ja) * 2008-07-03 2015-05-13 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置およびその製造方法
US7947543B2 (en) 2008-09-25 2011-05-24 Micron Technology, Inc. Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation
US7933140B2 (en) 2008-10-02 2011-04-26 Micron Technology, Inc. Techniques for reducing a voltage swing
US7924630B2 (en) 2008-10-15 2011-04-12 Micron Technology, Inc. Techniques for simultaneously driving a plurality of source lines
US8223574B2 (en) 2008-11-05 2012-07-17 Micron Technology, Inc. Techniques for block refreshing a semiconductor memory device
US8213226B2 (en) 2008-12-05 2012-07-03 Micron Technology, Inc. Vertical transistor memory cell and array
US8319294B2 (en) 2009-02-18 2012-11-27 Micron Technology, Inc. Techniques for providing a source line plane
US8710566B2 (en) 2009-03-04 2014-04-29 Micron Technology, Inc. Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device
KR20120006516A (ko) 2009-03-31 2012-01-18 마이크론 테크놀로지, 인크. 반도체 메모리 디바이스를 제공하기 위한 기술들
US8139418B2 (en) 2009-04-27 2012-03-20 Micron Technology, Inc. Techniques for controlling a direct injection semiconductor memory device
US8508994B2 (en) 2009-04-30 2013-08-13 Micron Technology, Inc. Semiconductor device with floating gate and electrically floating body
US8498157B2 (en) 2009-05-22 2013-07-30 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8537610B2 (en) 2009-07-10 2013-09-17 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9076543B2 (en) 2009-07-27 2015-07-07 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8199595B2 (en) 2009-09-04 2012-06-12 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8174881B2 (en) 2009-11-24 2012-05-08 Micron Technology, Inc. Techniques for reducing disturbance in a semiconductor device
US8310893B2 (en) 2009-12-16 2012-11-13 Micron Technology, Inc. Techniques for reducing impact of array disturbs in a semiconductor memory device
US8416636B2 (en) 2010-02-12 2013-04-09 Micron Technology, Inc. Techniques for controlling a semiconductor memory device
US8411513B2 (en) 2010-03-04 2013-04-02 Micron Technology, Inc. Techniques for providing a semiconductor memory device having hierarchical bit lines
US8576631B2 (en) 2010-03-04 2013-11-05 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8369177B2 (en) 2010-03-05 2013-02-05 Micron Technology, Inc. Techniques for reading from and/or writing to a semiconductor memory device
KR20130007609A (ko) 2010-03-15 2013-01-18 마이크론 테크놀로지, 인크. 반도체 메모리 장치를 제공하기 위한 기술들
US8411524B2 (en) 2010-05-06 2013-04-02 Micron Technology, Inc. Techniques for refreshing a semiconductor memory device
JP2012069706A (ja) * 2010-09-22 2012-04-05 Toshiba Corp 半導体記憶装置
CN102479821B (zh) * 2010-11-30 2014-07-16 中国科学院微电子研究所 半导体器件及其形成方法
US8531878B2 (en) 2011-05-17 2013-09-10 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9559216B2 (en) 2011-06-06 2017-01-31 Micron Technology, Inc. Semiconductor memory device and method for biasing same
US9093495B2 (en) * 2012-01-03 2015-07-28 International Business Machines Corporation Method and structure to reduce FET threshold voltage shift due to oxygen diffusion
US9281198B2 (en) 2013-05-23 2016-03-08 GlobalFoundries, Inc. Method of fabricating a semiconductor device including embedded crystalline back-gate bias planes
KR102152272B1 (ko) * 2013-11-29 2020-09-04 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조방법
US9536999B2 (en) 2014-09-08 2017-01-03 Infineon Technologies Ag Semiconductor device with control structure including buried portions and method of manufacturing
US9935126B2 (en) 2014-09-08 2018-04-03 Infineon Technologies Ag Method of forming a semiconductor substrate with buried cavities and dielectric support structures
TWI725767B (zh) * 2020-03-12 2021-04-21 力晶積成電子製造股份有限公司 記憶體結構及其製造方法
US11315918B2 (en) * 2020-05-04 2022-04-26 Nanya Technology Corporation Semiconductor structure and semiconductor layout structure
TWI749953B (zh) * 2020-05-04 2021-12-11 南亞科技股份有限公司 半導體結構及半導體佈局結構
CN113054004B (zh) * 2021-03-11 2022-08-23 电子科技大学 一种应用于集成电路高低压隔离的反向电场耦合隔离结构

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2538856B2 (ja) * 1984-02-14 1996-10-02 株式会社東芝 半導体装置の製造方法
JP2780175B2 (ja) * 1988-07-12 1998-07-30 セイコーエプソン株式会社 半導体装置
US4881105A (en) * 1988-06-13 1989-11-14 International Business Machines Corporation Integrated trench-transistor structure and fabrication process
JPH03101167A (ja) * 1989-09-13 1991-04-25 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JPH03171768A (ja) 1989-11-30 1991-07-25 Toshiba Corp 半導体記憶装置
JP2825004B2 (ja) * 1991-02-08 1998-11-18 インターナショナル・ビジネス・マシーンズ・コーポレーション 側壁電荷結合撮像素子及びその製造方法
US5208172A (en) * 1992-03-02 1993-05-04 Motorola, Inc. Method for forming a raised vertical transistor
JP2748072B2 (ja) * 1992-07-03 1998-05-06 三菱電機株式会社 半導体装置およびその製造方法
JP3383377B2 (ja) * 1993-10-28 2003-03-04 株式会社東芝 トレンチ構造の縦型のノーマリーオン型のパワーｍｏｓｆｅｔおよびその製造方法
JP3171768B2 (ja) 1995-04-13 2001-06-04 株式会社クボタ Ｈｓｔ付きミッションの制動装置
US5689127A (en) * 1996-03-05 1997-11-18 International Business Machines Corporation Vertical double-gate field effect transistor
US5610083A (en) * 1996-05-20 1997-03-11 Chartered Semiconductor Manufacturing Pte Ltd Method of making back gate contact for silicon on insulator technology
US5998822A (en) * 1996-11-28 1999-12-07 Nippon Steel Semiconductor Corp. Semiconductor integrated circuit and a method of manufacturing the same
US5909618A (en) * 1997-07-08 1999-06-01 Micron Technology, Inc. Method of making memory cell with vertical transistor and buried word and body lines
JPH11195712A (ja) * 1997-11-05 1999-07-21 Denso Corp 半導体装置およびその製造方法
KR100282216B1 (ko) * 1998-01-15 2001-02-15 윤종용 소이 디램 및 그의 제조 방법
US6133610A (en) * 1998-01-20 2000-10-17 International Business Machines Corporation Silicon-on-insulator chip having an isolation barrier for reliability and process of manufacture
JP3699823B2 (ja) * 1998-05-19 2005-09-28 株式会社東芝 半導体装置
JP2000022140A (ja) * 1998-06-26 2000-01-21 Nissan Motor Co Ltd 半導体装置及びその製造方法
KR100319610B1 (ko) * 1999-03-18 2002-01-09 김영환 반도체 소자의 트랜지스터 및 그 제조방법
KR100321737B1 (ko) 1999-03-29 2002-01-26 박종섭 내부에 도전체를 포함하는 소자분리막 및 그 형성 방법
US6506638B1 (en) * 2000-10-12 2003-01-14 Advanced Micro Devices, Inc. Vertical double gate transistor structure
US6396108B1 (en) * 2000-11-13 2002-05-28 Advanced Micro Devices, Inc. Self-aligned double gate silicon-on-insulator (SOI) device

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