TW544911B - Semiconductor device - Google Patents

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TW544911B
TW544911B TW091108721A TW91108721A TW544911B TW 544911 B TW544911 B TW 544911B TW 091108721 A TW091108721 A TW 091108721A TW 91108721 A TW91108721 A TW 91108721A TW 544911 B TW544911 B TW 544911B
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Shinichi Watanabe
Takashi Ohsawa
Kazumasa Sunouchi
Yoichi Takegawa
Takeshi Kajiyama
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Toshiba Corp
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Description

544911 A7 厂 —__ B7 五、發明説明（ ） 1 相關申請索之交叉參考資料 本申請案係根據先前曰本專利於2001年7月2日所提出的 2001-201280，以及 2001 年 4 月 26 日所提出之 2〇〇1-1299〇8 , 並旱有優先權益，其申請案之所有内容均併入作為參考資 料。 [發明之背景] [發明之所屬技術領域] 本發明係有關於半導體裝置，特別是有關於MOS電晶體 的閘極構造之技術，例如動態（dynamic)型記憶體積體電路 等所使用之技術。 [關聯技術之說明] 近年來，在MOS電晶體當中，以抑制短通道功效、減低 消費電力、及提升驅動力專作為目的，而提案有雙閘極 (double gate)型 MOS 電晶體、環繞閘極（surround gate)型 MOS電晶體等若干個構造。 圖44係表示揭示於IEDM 97 427-430之雙閘極構造2M〇s 電晶體的習知例。 圖中，211係基板中之汲極區域，212係基板中之源極區 域，213和2 14係分別設於基板中之上下的水平方向之上部 閘極和底部閘極’ 215係被夾住於上部閘極和底部閘極之基 板中的通道區域，216係對前述沒極區域、源極區域、通道 區域絕緣各閘極之閘極絕緣膜。 該MOS電晶體當中，上部閘極2 13和底部閘極214係分別 设於基板中之上下的水平方向，且於該上部閘極213和底部
裝 訂 % -4 - 544911 A7 ______B7 五、發明説明（2 ) ' 閘極214之間夾有通道區域215，且MOS電晶體係形成雙閘 極構造。 該雙閘極構造係於MOS電晶體的上部閘極213的正下方， 形成以底部閘極214作為反向閘極而存在之狀態。因此，通 道區域215之空乏化、短通道功效之減低、運轉性能之提升 等係可期待。 然而，該情形時，在形成反向閘極214和其表面的閘極絕 緣膜216之後，必須形成成為電晶體的元件區域之單結晶層 ，但是，其加工係較困難，且難以提升元件之信賴性。 圖45係表示雙閘極構造之m〇S電晶體之另外的習知例。 圖中，221係基板中的汲極區域，222係基板中的源極區 域’ 223和224係在基板中分別設於垂直方向之上層閘極和 下層閘極，225係夾在前述各閘極中間之基板中的通道區域 ’並形成有對前述汲極區域、源極區域、通道區域絕緣各 閘極之閘極絕緣膜（未圖示）。 該MOS電晶體當中，上層閘極223和下層閘極224係分別 設於基板中的左右之垂直方向，通道區域225係夾在該上層 閘極223和下層閘極224之間，且MOS電晶體係形成雙閘極 構造。 但是，該雙閘極構造係必須實施段差上之閘極加工、縱 型的雜質導入等處理，加工係較為困難。 如上述之上述任意的習知例之雙閘極構造，亦有其加工 上之困難性。因此，較容易之加工法中可實現，且能期待 和雙閘極構造的MOS電晶體相同之功效之m〇S電晶體的構 -5- 本紙珉尺度適用中國國家標準(CNS) A4規格(210X297公釐) 544911 A7 B7 五、發明説明（ 造係正要求迫切。 於是，此外，習知技術中，以1個電晶體作成記憶體單元 之 DRAM(Dynamic Random Access Memory)，係有如下之各 種提案。 ① JOHN E. LEISS et al，“dRAM Design Using the Taper-isolated Dynamic Cell” （IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.SC-17, NO.2, APRIL 1982, pp337-344) ② 特開平3-171768號公報 ③ Marnix R.Tack et al，“The Multistable Charge-Controlled Memory Effect in SOI MOS Transistors at Low Temperatures” (IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL.37, MAY, 1990, ppl373-1382) ④ Hsing-jen Wann et al，“A Capacitorless DRAM Cell on SOI Substrate”（IEDM 93, pp635-638) ① 之記憶體單元係使用填埋通道構造之MOS電晶體而構成 。利用形成於元件分離絕緣膜的錐形部之寄生電晶體，而 進行表面反相層之充放電，並對應於該充放電而記憶兩值 資料。 ② 之記憶體單元係使用阱分離之MOS電晶體，並使依據 MOS電晶體的拼電位所決定之臨界值作成兩值資料。 ③ 之記憶體單元係依據SOI基板上之MOS電晶體而構成。 利用自SOI基板之側面施加大的負電壓所產生之界面部的電 洞蓄積，並對應於該電洞之進出而記憶兩值資料。 ④ 之記憶體單元係依據SOI基板上之MOS電晶體而構成。 -6- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公爱） 544911 A7 ____ B7 五、發明説明（4 ) M0S電晶體係構造上雖為一個，但是，重疊於汲極擴散層 之表面而形成有反導電型層，且作成實質性的使寫入用 PMOS電晶體和讀取電晶體組合成一體之構造。以 NMOS電晶體之基板區域作為浮動的節點，並依據該電位而 記憶兩值資料。 但是，①係因為構造較複雜，且利用寄生電晶體，故對特 十生之控制性亦具有困難點。②係構造單純，但是，必須同 時連接電晶體之汲極和源極於訊號線而進行電位控制。此 外，因為係阱分離之狀態，故單元尺寸變大，而且無法進 行各個位元之重寫。③係必須進行來自s〇I基板側之電位控 制’因此無法進行各位元之重寫，且控制性具有困難點。 ④係必須作成特殊電晶體構造，此外，記憶體單元係必須 作成字元線、寫入位元線、讀取位元線、清除線，故訊號 線數係變多。 [發明之概要] 本發明之半導體裝置之第1特徵係具備： MOS電晶體的汲極•源極區域，其係形成於半導體基板 的表層部；及 閘極絕緣膜，其係形成於前述半導體基板的前述汲極· 源極區域間之通道區域的表面上；及 閘極電極’其係形成於前述閘極絕緣膜上；及 複數個溝型元件分離區域，其係在形成於前述半導體基 板的表層部之複數個溝内壁形成有絕緣膜而構成；以及 反向閘極電極用的導電體，其係填埋於前述複數個溝型 本纸張尺度適财國國家標準(CNS) A4規格(21〇x297公复) 544911 A7
544911 A7 '--*------—__ ^ 五、發明説明（6 ) ' - 月ij述半導體基板的既定深度位置。 此外，本發明之半導體記憶體裝置的製造方法，其特徵 在於： 在半導體基板上形成依據元件分離絕緣膜所區劃之元件 形成區域；及 離子植入雜貝於刚述半導體基板，並形成連接於前述元 件形成區域的底部之源極區域；及 在前述元件形成區域以既定距離形成至少2個溝槽；及 在被夾於前述二個溝槽之元件區域的側面形成閘極絕緣 膜；以及 填埋第1和第2閘極電極於前述及溝槽，且於前述元件區 域之表面形成汲極區域。 [圖式之簡單說明] (圖1) 表示有關於本發明之第1實施形態之M〇S電晶體的平面佈 線之一例圖。 (圖2) 沿著圖1中的II-II線之通道長方向之截面圖。 (圖3) 沿著圖1中的III-III線之通道寬方向之截面圖。 (圖4) 表示抽出填埋於圖3中的STI(Shallow Trench Isolation)之 元件分離區域的溝内部之多結晶矽，並作成接點之構造的 一例之截面圖。 本紙張尺度適用中國國家檫準(CNS) A4規格(210 X 297公釐) 544911 A7 B7 五、發明説明（7 (圖5) 表示有關於第1實施形態的變形例之MOS電晶體的通道寬 方向之截面圖。 (圖6) 表示有關於第2實施形態之MOS電晶體的通道長方向之截 面圖。 (圖7) 表示沿著有關於第2實施形態之MOS電晶體的通道寬方向 之一例的戴面圖。 (圖8) 表示抽出填埋於圖7中的元件分離區域的溝内部之多結晶 石夕並作成接點之構造的一例之截面圖。 (圖9) 表示有關於第2實施形態的變形例之μ 0 S電晶體之通道寬 方向之截面圖。 (圖 10) 表示有關於第3實施形態之MOS電晶體的通道寬方向之截 面圖。 (圖 11) 表示抽出填埋於圖10中的元件分離區域之溝内部的多結 晶矽並作成接點的溝造的一例之截面圖。 (圖 12) 表示有關於第3實施形態的變形例之m〇S電晶體的通道寬 方向之截面圖。 -10- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 544911 A7 ____B7 _ 五、發明説明（8 ) (圖 13) 表示有關於第4實施形態之ΤΙ-Cell的陣列之平面佈線之一 例圖。 (圖 14) 沿著圖13中的XIVA-XIVA線之ΤΙ-Cell的通道長方向（bit線 平行方向）之截面圖。 (圖 15) 沿著圖13中的XVB-XVB線之ΤΙ-Cell的通道寬方向（Gate平 行方向）之截面圖。 (圖 16) 表示第4實施形態的變形例之ΤΙ-Cell的陣列之平面佈線之 *一例圖。 (圖 17) 沿著圖16中之XVII-XVII線之ΤΙ-Cell的通道長方向（bit線 平行方向）之截面圖。 (圖 18) 沿著第5實施形態之ΤΙ-Cell的通道長方向之截面圖。 (圖 19) 沿著第5實施形態之τΐ-Cell的通道寬方向之截面圖。 (圖 20) 表示抽出填埋於圖19中的元件分離區域之溝内部的多結 晶矽並作成接點之構造之一例圖。 (圖 21) 沿著第5實施形態之τΐ-Cell的通道寬方向之戴面圖。 -11 - 544911 A7 B7 五、發明説明（9 ) (圖 22) 表示抽出填埋於圖2 1中的元件分離區域之溝内部的多結 晶矽並作成接點之構造之一例圖。 (圖 23) 第6實施形態之ΤΙ-Cell的通道長方向之截面圖。 (圖 24) 使用SOI基板而說明本發明之DRAM單元的原理構造之截 面圖。 (圖 25) 用以說明相同的DRAM單元之動作原理之特性圖。 (圖 26) 未使用SOI基板而說明本發明之DRAM單元的原理構造之 平面圖。 (圖 27A) 圖 26之XXVIIA-XXVIIA截面圖。 (圖 27B) 圖 26之XXVIIB-XXVIIB截面圖。 (圖 27C) 圖 26之XXVIIC-XXVIIC截面圖。 (圖 28) 表示依據本發明之實施形態之DRAM單元的構成平面圖。 (圖 29A) 圖 28之XXVIIIA-XXVIIIA截面圖。 (圖 29B) -12- 本紙張尺度適用中國國家樣準(CNS) A4規格(210 X 297公釐) 544911 A7 B7 五、發明説明（1〇 ) 圖 28之 XXVIIIB-XXVIIIB截面圖。 (圖 29C) 圖 28之XXVIIIC-XXVIIIC截面圖。 (圖 30) 表示依據木發明之實施形態之DRAM單元陣列的構成平面 圖。 (圖 31A) 圖30之XXXIA-XXXIA截面圖。 (圖 31B) 圖30之XXXIB-XXXIB截面圖。 (圖 31C) 圖30之XXXIC-XXXIC截面圖。 (圖 32) 表示依據本發明之其他實施形態之DRAM單元陣列的構成 平面圖。 (圖 33A) 圖 32之XXXIIIA-XXXIIIA截面圖。 (圖 33B) 圖 32之 XXXIIIB-XXXIIB截面圖。 (圖 33C) 圖32 之 XXXIIIC-XXXIIIC截面圖。 (圖 34A) 表示圖32之XXXIIIA-XXXIIIA載面之元件分離溝形成步 鱗圖。 -13- 本紙張尺度適用中國國家標準(CNS) A4規格（210 X 297公釐） 544911 A7 B7 五、發明説明（Μ ) (圖 34Β) 表示圖32之ΧΧΧΙΙΙΒ-ΧΧΧΙΙΒ截面之元件分離溝形成步驟 圖。 (圖 35Α) 表示圖32之ΧΧΧΙΙΙΑ-ΧΧΧΙΙΙΑ截面之元件分離絕緣膜填 埋步驟圖。 (圖 35Β) 表示圖32之ΧΧΧΙΙΙΒ-ΧΧΧΙΙΒ截面之元件分離絕緣膜填埋 步驟圖。 (圖 36Α) 表示圖32之ΧΧΧΙΙΙΑ-ΧΧΧΙΙΙΑ截面之源極擴散層形成步 驟圖。 (圖 36Β) 表示圖32之ΧΧΧΙΙΙΒ-ΧΧΧΙΙΒ截面之源極擴散層形成步驟 圖。 (圖 37Α) 表示圖32之ΧΧΧΙΙΙΑ-ΧΧΧΙΙΙΑ截面之閘極填埋用溝槽形 成步驟圖。 (圖 37Β) 表示圖32之ΧΧΧΙΙΙΒ-ΧΧΧΙΙΒ截面之閘極填埋用溝槽形成 步驟圖。 (圖 38Α) 表示圖32之ΧΧΧΙΙΙΑ-ΧΧΧΙΙΙΑ截面之閘極填埋步驟圖。 (圖 38Β) -14- 本紙張尺度適用中國國家標準(CNS) Α4規格（210 X 297公釐) 544911 A7 B7 五、發明説明（12 ) 表示圖3·2之XXXIIIB-XXXIIB截面之閘極填埋步驟圖。 (圖 39Α) 表示圖32之ΧΧΧΙΙΙΑ-ΧΧΧΙΙΙΑ戴面之字元線和反向字元 線之圖案成型步驟圖。 (圖 39Β) 表示圖32之XXXIIIB-XXXIIB截面之字元線和反向字元線 之圖案成型步驟圖。 (圖 40A) 表示圖32之ΧΧΧΙΙΙΑ-ΧΧΧΙΙΙΑ戴面之字元線和反向字元 線的側壁絕緣膜形成以汲極擴散層形成步驟圖。 (圖 40Β) 表示圖32之XXXIIIB-XXXIIB截面之字元線和反向字元線 的側壁絕緣膜形成以汲極擴散層形成步驟圖。 (圖 41) 其他實施形態之圖31A的相對應之截面圖。 (圖 42) 其他實施形態之圖33A的相對應之截面圖。 (圖 43) 依據其他實施形態之圖33A的相對應之截面圖。 (圖 44) 表示雙閘極元件構造之習知例之截面圖。 (圖 45) 表示雙閘極元件構造之其他的習知例之截面圖。 (圖 46A) -15- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 544911 A7 B7 五、發明説明（13 ) 表示習知之丁I Cell之基板區域平面内之電位分佈圖。 (圖 46B) 表示圖46A所示之習知的TI Cell之基板區域平面内之電位 分佈圖。 (圖 46C) 表示圖46 A所示之TI Cell的基板區域深度方向之電位分佈 圖。 (圖 46D) 表示圖46A所示之TI Cell的基板區域深度方向之雜質濃度 分佈圖。 (圖 47A) 表示以習知之1電晶體· 1電容器所構成之記憶體單元而 構成有陣列之動態型記憶體（l-T DRAM)之電流路徑之電路 圖。 (圖 47B) 表示以圖46A所示之ΤΙ-Cell而構成有陣列之動態型記憶體 (I-TDRAM)之電流路徑之電路圖。 [發明之實施形態] 以下，參閱圖式而詳細說明本發明之實施形態。 <第1實施形態> 圖1係表示有關於本發明之第1實施形態之MOS電晶體平 面佈線。 圖2係表示沿著圖1的MOS電晶體之圖1中的II-II線，亦即 沿著通道長方向之戴面構造之一例。圖3係表示沿著圖1之 -16- 本紙張尺度適用中國國家檫準(CNS) A4規格(210 X 297公釐） 544911 A7 ____B7 五、發明説明（14 ) MOS電晶體的圖1中之πΐ-ΙΙΙ線，亦即沿著通道寬方向之截 面構造之一例。 圖1乃至圖3當中’ 1〇係半導體基板，η和12係在半導體 基板的表層内選擇性所形成之MOS電晶體的汲極區域和源 極區域，13係形成於半導體基板1〇的表面上之閘極絕緣膜 ’ 14係刚述及極區域/源極區域間之通道區域，1 $係介由前 述閘極絕緣膜13而形成於前述通道區域14之閘極電極，16 係以能覆蓋前述閘極電極15之狀態所形成之例如由氮化石夕 膜所構成之閘極保護膜，17係形成於半導體基板1〇上之層 間絕緣膜’ 1 8係接觸於汲極區域π之汲極配線，1 8a係沒極 接觸部，19係接觸於源極區域12之源極配線，19a係源極接 觸部。 繼之，20係依據沿著M0S電晶體的通道區域14之通道長 度所形成之所謂的Sallow trench isolation(STI)之元件分離 區域’且没於自通道寬方向之兩側夾住電晶體之通道 區域14的位置。元件分離區域2〇係於淺溝的表面形成有薄 的絕緣膜2 1 ’在形成有薄的絕緣膜2丨於表面之該淺溝内填 埋有導電體（例如多結晶矽）22。導電體22係介由例如接觸塊 (未圖示）而自上部配線（未圖示）供應既定電位。又，22a係 導電體22和上部配線之接觸部。對半導體基板1〇之偏壓電 位’係可施加，或亦可不施加。 上述第1貫施形態之MOS電晶體相較於習知之MO S電晶體 ，其基本構造（亦即，由汲極•源極區域、通道區域、閘極 絕緣膜、閘極電極所構成之構造）係相同。但是，元件分離 •17- i紙張瓦度撕@ @家標準(CNS) M規格( χ挪公董)— 544911 A7 -— B7 五、發明説明（15 ) 區域20之構造則相異。亦即，該實施形態中，元件分離區 域20係導電體22被包圍於薄的絕緣膜21並填埋於溝内而構 成。而且，MOS電晶體之動作時，係以後述之態樣而供應 既定電位於該導電體22。習知例則填埋有絕緣膜（氧化膜）於 溝内之全域。此點係和習知例不同。 圖4係表示半導體裝置之戴面，係表示圖1乃至圖3所示之 MOS電晶體為規則性地排列於複數通道寬方向之電晶體陣 列區域和周邊區域。圖4係概略性地表示用以供應電位於圖 1乃至圖3中之元件分離區域2〇之導電體22、且用以對導電 體22取得接觸的構成。 該構成當中，係藉由形成於基板1〇上之電極抽出用之上 部配線（例如多結晶矽）41而使元件分離絕緣膜區域2〇之導體 電22能導通至周邊區域，進而藉由導電插頭43而取得導電 體22和反向閘極電極42之接觸。 亦即’圖4當中，覆蓋各元件分離區域2〇之導電體22之氧 4匕膜21 ’係於前述導電體22之上面的部份形成開口狀態。 而且’導電體22係在開口部當中，和形成於基板丨〇上之電 極抽出用之上部配線41作連接。上部配線41係延伸至電晶 體陣列區域的周邊區域而形成，並且在周邊區域上介由導 電接頭43而連接於反向閘極電極42。據此，而取得導電體 22和上方反向閘極電極42之接觸。又，18係電晶體陣列區 域之MOS電晶體的汲極電極，44係閘極配線，45係在電晶 體陣列區域之周邊區域中連接於閘極配線之閘極電極。46 係形成於電晶體陣列區域之周邊區域的STI型元件分離區域 -18- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公爱) 544911 A7
’其溝内係填埋有絕緣膜。 又’前述閘極配線44係由高濃度摻雜雜質之多結晶矽所 構成:導電體22和上部配線41亦以不作成空乏化之狀態下 ’而高濃度地摻雜雜質。 士上述第1實施开》態之M〇s電晶體當中，係在通道寬方 向中以自兩侧失住活性區域14之形態所設之元件分離區域 2〇的溝内，填埋有導電體22,該導電體”係具有作為m〇s 電=體的反向閘極電極之功能。亦即，第i實施形態之M〇s 電晶體，係具有和作為次世代的高性能M〇s電晶體之雙閘 極構造相同之閘極構造。 根據該第1實施形態之構造，藉由較為容易之加工法，則 可貫現MOS電晶體的通道區域之空乏化、以及M〇s電晶體 的基板區域之浮動通道區域化，且亦能達成M〇s電晶體的 特性之提升。 <第1實施形態之變形例> 第1實施形態，係設於MOS電晶體的通道寬方向的兩側之 元件分離區域20之任意一個均介由氧化膜2丨而填埋有反極 性閘極電極用之導電體22，但是，並未限定於此，亦可變 更如圖5所示之構造。 圖5係表示有關於第1實施形態的變形例之m〇s電晶體的 通道寬方向之截面構造，和圖3中相同之部份係賦予相同的 符號。 亦即，在Μ Ο S電晶體的通道寬方向中以自兩側爽住活性 區域之狀態下所設之兩個元件分離區域20之中的一方之元 -19- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 裝 訂
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件分離區域（元件分離區域之溝）内， 有反向閘極電極用的導電體22 '、由乳化膜21而填埋 ,,,^ ^ 體2亦即’和第1實施形態同樣 地，在溝的内壁形成有氧化膜21， J樣 $、、接由枯加士 c丄 立在A成有该氧化膜21 之溝内填埋有反向閘極電極用之導電體22。但是 之元件分離區域2 〇當中，盆、、盖向立 曰去“…“ 部係僅填埋有氧化膜21， 且未仅有導電體22。此點係和第丨實施形態不同。 所&謂使刪電晶體的通道區域空乏化之處，係如&實施 形悲，分別於設在通道寬方向的兩側之元件分離區域2〇中 填埋有反向閘極電極用的導電體22，其構造係優显，但是 ’ j電路設計上或加卫上，亦有如該變形例，僅於設在通 道寬方向的兩侧之元件分離區域2〇的一方填埋有反向閘極 電極用之導電體22為理想之情形。 又，上述第1貫施形態以及其變形例之M〇s電晶體當中， 難以產生空乏層之消耗層（depletion layer)寬γ ,係以;列數 學式 Υ =〔 2 ε (Vg+Vbi/qND)〕1/2 表示。因此，MOS電晶體之通道寬W,其在僅於設在通 道寬方向的兩側之元件份離區域2〇之一方填埋有反向閘極 電極用之導電體22的情形時，係小於上述之γ，而在分別於 設在通道寬方向的兩側之元件分離區域2〇填埋有反向閘極 電極用的導電體22之情形時，則必須小於2Y。 此外，形成於元件分離區域20之溝内壁的氧化膜2 1的深 度’係必須車父MOS電晶體的及極區域11 ·源極區域12之深 度更深，此外，填埋於元件分離區域20的溝内部之反向閘 -20- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇x 297公釐）
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極電極用之導電體22的深度，係必須較m〇S電晶體之通道 區域14的深度更深，或和元件分離區域之深度大致同等。 此外，為了提升MOS電晶體的特性，其閘極絕緣膜13的 厚度係形成極薄較為理想，但是，由於挖掘元件分離區域 2 0的溝時所產生之姓刻損害，以致溝的壁面係形成有多數 凹凸之處，故具有MOS電晶體的耐壓係下降之傾向。自防 止耐壓下降之觀點而言，可使形成於元件分離區域2〇的溝 内壁之氧化膜21相較於前述閘極絕緣膜13更厚地形成，且 亦可使用SiN膜等之其他材料以取代前述氧化膜2丨而作為元 件分離區域2 0的溝内壁之絕緣膜。 <第2實施形態> 圖ό係表示有關於第2實施形態之M〇s電晶體的通道長方 向之戴面構造的一例。圖7係表示有關於第2實施形態之 MOS電晶體之通道寬方向之截面構造的一例。 第2實施形態之MOS電晶體相較於第！實施形態之M〇s電 晶體’其基本構造係未改變，但是，使用s〇I(SiHc〇n 〇η Insulator)基板60而作為半導體基板之點則不相同，因為在 其他方面係相同，故圖2和圖3之相對應的部份，係賦予和 圖2及圖3中相同的符號。 SOI基板60，係在形成於固定用半導體基板61上之絕緣膜 (Box氧化膜）62上形成有矽層63，且於石夕層63之表層部選擇 1*生的形成有M〇S電晶體的沒極區域11和源極區域12。而且 ，設於自通道寬方向的兩側夾住M0S電晶體的通道區域14 的位置之元件分離區域20，係其溝為形成於達於前述Β〇χ氧 -21 -
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化膜62内之深度。 圖8係表示半導體裝置之截面，且表示圖6和圖7所示之 MOS電晶體為規則性的排列於複數通道寬方向之電晶體陣 列區域和周逢區域。圖8係概略性的表示用以供應電位至圖 6和圖7中之元件分離區域20之導電體22、且用以對導電體 22取得接觸之構成。 該構成當中，係藉由形成於基板60上之電極抽出用的上 部配線（例如多結晶矽）41而使元件分離絕緣膜區域2〇的導電 體22能導通至周邊區域，進而藉由導電接頭43而取得導電 體22和反向間極電極42之接觸。 亦即，圖8當中，覆蓋各元件分離區域2〇之導電體以的氧 4匕膜21，係於前述導電體22的上面之部份當中形成開口狀 態。而且，導電體22係於開口部當中，和形成於基板6〇上 之電極抽出用的上部配線41作連接。上部配線41係延伸至 電晶體陣列區域之周邊區域而形成，且在周邊區域上介由 導電接頭43而連接於反向閘極電極42。據此，而取得導電 體22和上方反向閘極電極42之接觸。又，18係電晶體陣列 區域之MOS電晶體的汲極電極，44係閘極配線，45係在電 晶體陣列區域之周邊區域中連接於上述閘極配線44之閘極 電極46係形成於電晶體陣列區域的周邊區域之sti型元件 分離區域’且其溝内係填埋有絕緣膜。 又，刖述閘極配線44係由高濃度摻雜雜質之多结晶矽所 構成。導電體22和上部配線41亦以不作成空乏化之狀態下 ，而高濃度地摻雜雜質。 -22- t紙張尺度適种關家標準(CN^^_格(21GX297公⑻---- 544911
如上述，和第1實施形態之!^〇5電晶體相同，該第2實施 形態之MOS電晶體當中，亦在通道寬方向中以自兩側失住 活性區域14的形態所設之元件分離區域2〇的溝内填埋有導 電體22 ,且該導電體22係具有作為M〇s電晶體的反向閘極 電極之功能。 甚至該實施例因為係使用S0I基板6〇，故其性能方面，係 能達成高速化、低消費電力化、基板偏壓功效擴充、鎮定 擴充專之功政，此外，在處理程序方面，係可達成因啡區 域的不需要而致使步驟簡略化、晶片面積之縮小化等之功 效。而且，因為能使MOS電晶體的基板區域完全地作成浮 動的通道區域化，故可達成短通道功效之減低、及性能的 泰c升寺’且具有和雙閘極構造的MOS電晶體相同之特性提 升。 <第2實施形態之變形例> 圖9係表示有關於第2實施形態的變形例之m〇s電晶體的 通道寬方向之截面構造，和圖7中相同之部份係賦予相同的 符號。 亦即，在MOS電晶體的通道寬方向當中，自兩側夾住活 性區域之形態而設之2個元件分離區域2〇之中之一方的元件 分離區域的溝内，係介由氧化膜21而填埋有反向電極用之 導電體22。亦即，和第2實施形態同樣地，在兩個元件分離 區域20之中的一方之元件分離區域的溝内，係於其溝内壁 形成有氧化膜21，且在形成有該氧化膜21的溝内填埋有反 向閘極電極用的導電體22。但是，在他方之元件分離區域 -23· 本紙張尺度適用中國國家標準(Cns) A4規格(210X297公釐)
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2 〇田中，其溝内部係僅填埋有氧化膜2 i，且未設有導電體 2 2。此點係和第1實施形態不同。 所谓使MOS電晶體的通道區域空乏化之點，係如第2實施 幵乂悲’分別於設在通道寬方向的兩側之元件分離區域2〇 , 填埋有反向閘極電極用的導電體22 ,其構造雖優異，但是 ，在電路設計上或加工上，亦有如該變形例，僅於設在通 道寬方向的兩側之元件分離區域2〇的一方填埋有反向閘極 電極用之導電體22較為理想之情形。 <第3實施形態> 圖10係表示有關於第3實施形態之MOS電晶體的通道寬方 向之戴面構造的一例。圖丨丨係表示抽出填埋於圖1〇中之元 件分離區域20的溝内部之導電體22並取得接觸點之構造的 一例之截面圖，和圖8中相同之部份係賦予相同之符號。 第3實施形態之MOS電晶體相較於第2實施形態之M0S電 晶體，其（1)如圖11所示，於固定用半導體基板61的表層部 形成有啡區域64之點，（2)如圖1〇、η所示，反向閘極電極 用的導電體22係接觸於基板60之阱區域64之點係相異，而 其他之點則相同。 亦即，圖11當中，覆蓋各元件分離區域20之導電體22的 氧化膜21，係於前述導電體22的下面形成開口狀態。而且 ’導電體22係於該開口部當中，和基板6〇之阱區域64作連 接。 而且，介由導電接頭43和周邊區域之上述元件分離區域 20内之導電體22，而形成自反向閘極電極42至拼區域64為 •24- 本纸張尺度適用中國國家標準(CNS) Α4規格(210X297公釐) 544911 A7 ---_____ Β7 五、發明説明)— ^ t包路且據此介由阱區域64而共同地供應反向閘極 兒t於電日日體陣列區域和周邊區域之各元件分離區域20内 之V電體22。亦即，周邊區域之元件分離區域2〇之氧化膜 21的上部係形成開口狀態，i導電接頭43係介由該開口而 連接於5亥元件分離區域2〇内之導電體22。另一方面，反向 閘極電極42係連接於導電接頭43,據此，而反向閘極電極 係"由導電接頭43和周邊區域之上述元件分離區域2〇内 V電體22而電氣性的連接於阱區域64。據此，則能由阱 區域64而自反向閘極電極42供應共同的反向閘極電位至電 曰曰體陣列區域和周邊區域之各元件分離區域2〇内之導電體 22。 該實施例之構造係不須特別考量配線之安排、以及電阻 的增加等因素，故在僅提供相同的反向閘極電位至電晶體 陣列區域和周邊區域之任意一項的元件分離絕緣膜區域2〇 之溝内部的導電體22即可之情形時極為有用。 <第3實施形態之變形例> 第3實施形態，係於設在M〇s電晶體的通道寬方向的兩側 之元件分離區域20的溝内部，中介氧化膜2丨而填埋有反向 閘極電極用之導電體22,但是，亦可變更成如圖12所示之 構成，在設於MOS電晶體的通道寬方向的兩側之元件分離 區域20之中的一方之元件分離區域之溝内部，中介氧化膜 21而填埋反向閘極電極用的導電體22 ,並填埋氧化膜21於 他方之元件分離區域的溝内部全體亦可。 <第4實施形態> -25- 本紙張尺度適用中國國家樣準(CNS) A4規格(210 X 297公釐）
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)態型記憶體當中，為了縮小由習知之i電晶體· i電容 為所構成之記憶體單元的圖案尺寸，而提案有例如揭示於 IEEE Trans.Electrcm Devices· ED-29, No.4, April 1982之由 MOS電晶體1個分之圖案尺寸所構成之TI Ceu。該τι匸州係 具有例如圖46A、圖46B、圖46C、圖46D所示之截面構造 基板區域平面内的電位分佈、基板區域深度方向的電位分 佈、以及雜質濃度分佈。亦即，具有縱方向PNp_電晶體之 構造，且藉由將電洞固定於閘極電極下之p型雜質區域且使 MOS電晶體臨界值產生變化，而形成可進行〇N，〇ff資料 的讀取之狀態。 圖47A係表示以習知的1電晶體·丨電容器所構成之記憶體 單元而構成陣列之動態型$己憶體（u dram)的電流路徑之 電路圖，圖47B係表示以圖46A所示之τΐ-Cell而構成陣列之 動態型記憶體（TI DRAM)的電流路徑之電路圖。 TI DRAM當中，WL係共同連接於同一列的TKeU的各閘 極之字元線，GL係共同連接於同一列的τΐ-Cell的各汲極之 閘極方向線，BL係共同連接於同一行的τΐ-Cell的各源極之 位元線。 ΤΙ-Cell係在閘極電極251、例如多晶矽閘極（p〇LY Gate) 電極下的p型雜質區域和n型雜質區域係連接於元件分離區 域（例如Si〇2)252之部份，具有產生有雜質側面不整合部份 ，且有誤動作之可能性。例如假設成所謂的PNP電晶體的η 型雜質區域的濃度係變薄，且形成短路（Short)之情形。 因此，使用本發明於ΤΙ-Cell之第4實施形態，係於作為TI- -26- 本纸張尺度適用中國國家樣準(CNS) A4規格(210 X 297公釐)
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544911 A7 B7 五 、發明説明（24
域之溝内部，形成 晶體係於未導通時
Cell的元件分離區域而形成之元件分離區 反向閘極電極並施加電位。據此，PNp電 能持續正常動作，且有利於元件的運轉。 此外，Tl-Cell係將電洞固定於閘極電極251下之p型雜質 區域，但在元件分離區域的橫向存在有電荷固定用的電容 量之情形時，亦能有效地固定該電荷。 圖13係表示第4實施形態之丁^印為排列於行列之陣列的 平面佈線之一例，緊鄰於bit線方向之叮丨卬係藉由元件分 離區域3 0而分離。 圖14係表示沿著圖13中的χΐν_χΐν線之TI_Cel丨之通道長方 向的戴面構造之一例。 圖15係表示沿著圖13中的χν-χν線之TI-Cen的通道寬方 向的戴面構造之一例。 圖13乃至圖15當中，1〇係半導體基板，丨丨和12係於半導 體基板的表層部選擇性而形成之TI-Cell的汲極區域和源極 區域，13係形成於半導體基板的表面之閘極絕緣膜。 14係刖述及極區域/源極區域間之通道區域，1 $係介由前 述閘極絕緣膜13而形成於前述通道區域14上之由例如多結 晶矽膜所構成之閘極電極（字元線的部份），16係以能覆蓋前 述閘極電極1 5的狀態下所形成之例如由氮化矽膜所構成之 保護膜，17係形成於半導體基板1〇上之層間絕緣膜。 GL係接觸於前述汲極區域之閘極方向線，BL係接觸於前 述源極區域之位元線，CB係位元線之接觸部。 20係設於包圍住排列於bit線方向之複數個ΤΙ-Cell的位置 -27- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 544911
之由STI所構成的元件分離區域，且其溝内部係填埋有導電 體（例如多結晶矽）22，該導電體22係連接於反向閘極線，並 供應有既定電位。 <第4實施形態之變形例> 圖16係表示第4實施形態的變形例iTI-CeU為規則性所排 列的陣列之平面佈線之一例。 该平面佈線’係在緊鄰於線方向之丁1-(：611中共有汲極 區域11以及其所接觸之閘極方向線01^，且緊鄰於bit線平行 方向之ΤΙ-Cell係藉由上述共有沒極區域n而分離，據此而 能縮小bit線方向之尺寸。 圖17係表示沿著圖16中2χνπ-χνπ線之通道長方向之截 面構造之一例。此處係例如在ρ型半導體基板丨〇的表層部， 選擇性的形成有由η型雜質擴散層所構成之汲極區域u和源 極區域12，第4實施形態中所說明之丁^(^丨丨的通道長方向之 截面構造的圖14中相同之部份，係賦予相同之符號。 圖13乃至圖15所示之第4實施形態以及圖16和圖17所示之 其耋形例當中，填埋於元件分離區域2〇的溝内部之反向閘 極電極用的導電體22，係和例如第丨實施形態同樣地，被抽 出且自上方取得接觸點（參閱圖4)，並供應電位。 <第5實施形態> SOI基板係可能形成高性能、低消費電力之狀態，且邏輯 (LogijLSI具有潛力。第5實施形態係參閱圖13，且混載使 用和則述之第4實施形態相同的之動態型記憶體單元 的陣列和其周邊電路部於s〇i基板上者，且可實現於周邊電
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路。卩配置有同性能、低消費電力的M〇s電晶體之動態型記 憶體LSI。 圖18係表示有關於第5實施形態之T][_Cell的通道長方向之 截面構造之一例。圖19係表示有關於第5實施形態之Ti_CeU 的通道寬方向之截面積構造之一例。圖2〇係表示抽出填埋 於圖19中的元件分離區域的溝内部之導電體，且作成接點 之構造之一例的截面圖。
裝 圖18和圖19所示之該實施形態之M〇s電晶體，相較於圖 14和圖15所示之第4實施形態的m〇S電晶體，其基本構造係 未改變，但是，使用SOI(Silicon 〇n Insulat〇r)基板6〇而作為 半V體基板之點則相異，而其他係相同，和圖丨4及圖丨5相 對應之部分’係賦予和圖14及圖15中相同之符號。 又’圖20當中，對形成於TI_Cell陣列區域之元件分離區 域20的溝内部之導電體22所連接之電極抽出用的上部配線 41，在ΤΙ-Cell陣列區域之周邊區域中，反向閘極電極42係 介由導電接頭43而自上方作成接觸之狀態而形成。 f <第5實施形態之變形例〉 圖21係表示有關於第5實施形態之變形例之τΐ-Cell的通道 寬方向之截面構造之一例。圖22係表示抽出填埋於圖21中 之元件分離區域的溝内部之導電體22且作成接點的構造之 一例的截面圖。相同部份係賦予相同之符號。 圖21和圖22之該實施形態的MOS電晶體，相較於圖19和 圖20之第5實施形態的MOS電晶體，其（1)如圖22所示，於固 定用半導體基板61的表層部形成有阱區域64之點，（2)如圖 -29- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 544911 A7 B7 五、發明説明（27 21、圖22所不，反向閘極電極 _ 1 用的導電體22係接觸於基板 60之㈣域64之點係相異，而其他之點則相同。 亦即，圖22當中，覆蓋各元件分離區域20之導電體22的 軋化膜21 ’係於前述導電體22的下面當中形成開口之狀態 。而且電體22係在該開口部當中，和基板⑼之啡區域 6 4作連接。 而且’介由導電接頭43和周邊區域之上述元件分離區域 20内的導電體22,而形成自反向閘極電㈣至㈣域料為 止之通電路，且據此介由井字區域64而共同地供應反向開 極電位至電晶體陣列區域和周邊區域之各元件分離區域 内之導電體22。亦即，周邊區域之元件分離區域2〇的氧化 膜21的上部係形成開口狀態，且導電接頭43係介由該開口 而連接於該元件分離區域20内之導電體22。另一方面，反 向閘極電極42係連接於導電接頭43 ,據此，而反向閘極電 極42係介由導電接頭43和周邊區域之上述元件分離區域2〇 内之導電體22，而電氣性的連接於阱區域64。據此，而能 自反向閘極電極42，介由阱區域64而供應共通的反向閘極 電位至電晶體陣列區域和周邊區域之各元件分離區域2〇之 内的導電體22。 該實施例之構造係不須特別考量配線之安排、以及電阻 的增加等因素，故在僅提供相同的反向閘極電位於電晶體 陣列區域和周邊區域之任意一項的元件分離絕緣膜區域2〇 之溝内部的導電體22即可之情形時極為有用。 <第6實施形態> -30- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) A7 B7 五 •發明説明（28 ) 第6實施形態係參閱圖16，且和前述之第4實施形態的變 形例同樣地具有規則性的排列有TI_Cell之陣列，並使用S〇l 基板而作為半導體基板。 圖23係表示有關於第5實施形態之TKell的通道長方向的 截面構造之一例。 圖23所示之該實施形態iM〇s電晶體，相較於圖17所示 之第4實施形態之變形例的M〇s電晶體，其基本構造係未改 變，但是，使用SOI(Silicon on Insulator)基板60而作為半導 體基板之點則相異，其他之點係相同，故和圖丨7之相對應 部份，係賦予和圖17中相同的符號。 <第7實施形態> 说明本發明之第7實施形態之前，且先參閱圖24而電氣性 的說明有關於浮動半導體裝置之圖24的半導體裝置，其係 藉由soi基板構造的N通道％03電晶體而構成之DRAM單元 。該記憶體單元當中係於矽基板61上形成有絕緣膜（Β〇χ氧 化膜）62，並使用於該絕緣膜62上形成有ρ型矽層63之3〇1基 板。於該基板之矽層63上，介由閘極氧化膜13而形成有閘 極電極15，η型源極、汲極區域12、u係以自我整合方式而 形成於閘極電極1 5。 源極、汲極區域12、11，係形成於達於絕緣膜62之深度 為止。因此，由p型矽層63所構成之通道區域14，係以氧化 膜而自鄰接區域實施其通道寬方向（垂直於圖式之方向）的分 離，而通道寬方向之側面係藉由該氧化膜而予以絕緣分離 ，其底面係藉由絕緣膜62而予以絕緣分離，通道長方向係 -31 - A7 B7
544911 五、發明説明（29 藉由pn接合而予以分離，並電氣性的形成浮動狀態。 以複數、矩陣狀排列該記憶體單元之情形時，閘極15係 連接於字元線WL，源極12係連接於固定電位線（接地電位 線）’没極11係連接於位元線BL。 該DRAM單元之動作當中，係自鄰接區域而予以分離，亦 即利用電氣性的浮動的通道區域14之電位控制。亦即，使 DRAM單元的MOS電晶體在5極管區域中產生動作，據此， 而由没極區域11流通大量電流至通道區域14，並在沒極接 合近傍產生衝撞離子化。據此，而能設定通道區域丨4於固 定多數載體之電洞的第1電位狀態，該狀態係作成例如資料 “1”狀態。另一方面，將汲極區域U*p型矽層63之間之卯 接合作成順方向偏壓，並以使P型矽層63作成更低電位之狀 態而作成資料“0”狀態。源極區域12係固定於固定電位例如 4妾地電位。 資料“0”、“1”係作成通道區域的電位差，因此，作成M〇s 電晶體的臨界值電壓差而予以記憶。亦即，依據電洞蓄積 而通道區域之電位係高的資料“i，，狀態之臨界值電壓vthl， 係相較於資料‘‘〇，，狀態之臨界值電壓vth0更低。為了於通道 區域保持蓄積多數載體之電洞的“i，，資料狀態，其字元線係 必須施加負的偏壓電壓。該資料保持狀態，係限定未進行 相反資料的寫入動作（消除），且即使進行讀取動作亦不改變 。亦即，該資料保持狀態係保持資料為形成“0，，時，係未寫 入“1”資料，而另一方保持資料為形成‘‘丨，，時，則限於未寫 入資料，且未改變。亦即，和利用電容器的電荷蓄積之 -32- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公爱）
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線 544911 A7 _— ___ B7 五、發明說明（3〇 ) 1電晶體/1電容器的dram不同，並可進行非破壞讀取。 資料讀取之方式係有幾種考量。字元線電位VWL和通道 區域電位VB的關係，係資料‘‘〇，，、“丨，，之關係且如圖25所示 。因此例如’資料讀取的第1方法，係分別供應資料“〇，，， “1”之臨界值電壓Vth〇 , Vthl的中間電位至字元線，“〇，，資 料之記憶體單元係未流通電流，，，資料之記憶體單元係利 用流通電流。具體而言係例如，將位元線BL預充電於既定 電位VBL，其後驅動字元線WL。據此，‘‘〇，，資料的情形時， 位兀線預充電電位VBL係未產生變化，“丨，，資料的情形時， 預充電電位VBL係下降。 第2讀取方式，係利用其自提昇字元線WL後而供應電流 至位元線BL，且因應於“〇，，，“丨，，之導通度而位元線電位之 上升速度相異之方式。具體而言係例如，將位元線BL預充 電於0V，且提昇字元線脱並供應位元線電流。此時，利用 虛擬單元而檢測位元線之.電位上升的差，據此而能進行資 料之判別。 本發明當中，為了選擇性的寫入“0，，資料，亦即依據複數 個記憶體單元陣列之中所選擇之字元線WL和位元線肌的電 位，僅由所選擇的記憶單元之通道區域釋放電洞，其字元 線WL和通道區域之間的電容量結合的安定性即形成本質性 的課題。於貝料“1”之通道區域蓄積有電洞之狀態係使字元 ，充分偏壓於負方向，且記憶體單元的閘極•基板間電容 量係必須保持實質性的形成閘極氧化膜電容量之狀態（亦即 ，於通道區域的表面不形成有空乏層之狀態）。
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圖24係表示利用SOI構造，且由具有浮動通道區域之M〇s 電晶體所構成之記憶體單元，但是，未使用s〇I基板，且由 具有浮動通道區域之MOS電晶體所構成之記憶體單元的構 成係表示於圖26和圖27A-圖27C。圖26係平面圖，圖27A， 圖27B和圖27C係分別為圖26之XXVIIA-XXVIIA線， XXVIIB-XXVIIB線、和XXVIIC-XXVIIC線截面圖。 亦即，該實施例其記憶體單元係依據縱型M0S電晶體所 構成。於p型矽基板120上，藉由淺溝分離方式而於元件分 離區域填埋有元件分離絕緣膜121，且據此而區劃有元件形 成區域。於該元件形成區域之一端部份，形成有較元件分 離絕緣膜121更深之溝槽123，此外，在露出於元件區域ι22 之元件區域的溝槽123的側面，形成有閘極絕緣膜丨24。溝 槽123係填埋有閘極電極125❶元件區域122的表面係形成有 η型的汲極區域127。此外，於p型矽基板12〇之既定深度位 置，形成有η型源極區域128，並連接於元件區域122之另一 面° 如此’具有藉由源極區域12 8和元件分離絕緣膜12 1而自 鄰接區域分離並形成浮動的元件區域122之縱型M0S電晶體 ，係形成記憶體單元。排列複數個矩陣狀之該記憶體單元 並構成記憶體單元陣列之情形時，源極區域128係形成於複 數之M0S電晶體而作為共同層。而且，排列於第1方向（交 叉於位元線BL131之方向）之M0S電晶體之閘極電極125 ,係 共同連接於形成字元線WL之金屬配線12 6。排列於和第1方 向交叉之第2方向的M0S電晶體之汲極區域127，係連接於 -34- 本紙張尺度適用中國國家標準(CNS) Α4規格(210X 297公釐) 544911 A7 B7 五、發明説明（32 ) 配設在層間絕緣膜130上之位元線（BL)131。 至此為止所說明之基本DRAM單元在其動作原理上，如何 加大資料“0”，“1”的臨界值電壓差至何種程度係成為重要 點。如上述，藉由閘極電極125和元件區域122之電容量結 合而控制通道區域電位，即可決定資料之寫入特性和保持 特性，但是，因為對通道區域其臨界值電壓係大致以其平 方根值為具有效益，故實現“0”，“1”資料間之較大臨界值 電壓差，則並非容易之事。而且，上述之寫入動作，其“〇” 寫入之記憶體單元係進行3極管動作，且形成有通道和閘極 電極125之通道區域係並非電容量結合，且無法提升通道區 域電位。 因此，該實施例當中，對圖26和圖27A〜圖27C所說明之基 本DRAM單元構造，除了通道形成所利用之主閘極電極（第1 閘極電極）之外，在MOS電晶體的通道區域進行電容量結合 ，並設置控制通道區域電位用之補助閘極電極（第2閘極電 極）。第2閘極電極係例如，進行和第1閘極電極之同步處理 並驅動。據此而能確實地寫入，而且能使“0”，“1”資料之 臨界值電壓差變大。及或以第2閘極電極作為較例如源極電 位更低之固定電位，且使第2閘極電極側保持多數載體蓄積 狀態，據此而能增大“〇”，“1”資料之臨界值電壓差。 圖28係依據該實施形態之DRAM單元之縱型MOS電晶體之 平面圖，圖29A，圖29B和圖29C係分別為圖28之XXIXA-XXIXA線，XXIXB-XXIXB線和 XXIXC-XXIXC線截面圖。 於P型矽基板120，藉由淺溝分離方式而於元件分離區域 -35- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
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填埋有元件分離絕緣膜121，據此而區劃有如圖28中之一點 虛線所不之元件形成區域。該元件形成區域之長邊方向的 兩端部，至較元件分離絕緣膜121的底部更深為止而形成有 溝槽123a，123b，且藉由此類之溝槽123a、1231)所失住之 區域122係通道區域。而且，露出於溝槽123a、12补之元件 區域122的相對向之側面，係分別形成有閘極絕緣膜124。 此外’溝槽l23a、123b係填埋有閘極電極125a、12讣。 於溝槽形成和閘極電極125&、125b填埋之步驟前，藉由 離子植入之處理，而在元件區域122的底部形成有n型源極 區域128。此外，元件區域122的表面係於填埋閘極電極 125a、125b之後，進行離子植入並形成η型汲極區域127。 如此，則藉由填埋有兩個閘極電械125a、125b之縱型“仍 電晶體而構成記憶體單元。 閘極電極125a、125b係分別連接於字元線WL和反向字元 線BWL所形成之金屬配線126a、126b。此類之字元線界匕和 反向字元線BWL的上部及側面，係藉由矽氮化膜丨29而予以 覆蓋。又，實際之製造步驟係如後所說明，以閘極電極 125a、125b所構成之多結晶矽膜填埋溝槽123a、123b之後 ’進行多結晶石夕膜之平坦化處理，更於連續性的積層金屬 配線層和石夕氮化膜之後，藉由使此類之積層膜形成圖案， 而形成有字元線WL和反向字元線B WL。 在如此所形成之Μ 0 S電晶體上形成有層間絕緣膜1 3 〇，且 於其上配設有位元線BL13 1。位元線13 1係連接於M〇s電晶 體之汲極區域127。 -36- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐）
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線 544911 A7 B7 五、發明説明（34 ) 將圖28和圖29A〜圖29C所說明之MOS電晶體予以矩陣狀作 成複數排列的記憶體單元陣列之構成，係如圖30和圖3 1A〜 圖3 1C所示。圖30係平面圖，圖31A、圖31B和圖3 1C係分別 為圖 30 之 XXXIA-XXXIA 線，XXXIB-XXXIB 線和 XXXIC-XXXIC線截面圖。 位元線3 1係介由填埋於層間絕緣膜130所開啟的位元線接 觸孔之多結晶矽所構成之接觸導栓41，而連接於η型之汲極 區域127。 該記憶體單元陣列，係於元件形成區域之位元線方向的 兩端部形成有溝槽123a、123b，且此處填埋有閘極電極 125a、125b而構成一個MOS電晶體。此情形時，如圖30所 示，若以最小加工尺寸F而形成位元線BL、字元線WL、反 向字元線BWL之線/空間，則單位DRAM單元係如圖30之虛 線所示，形成8F2之面積。 該記憶體單元陣列構成之情形時，關於沿著位元線方向 而排列之複數個記憶體單元，分別設有成對之字元線WL和 反向字元線BWL。因此，進行字元線WL的驅動之同步處理 並驅動反向字元線BWL，而能控制各MOS電晶體的通道區 域的電位。亦即，以字元線WL作為負電位並保持“ 1 ’’資料 時，亦供應負電位至和該字元線WL成對之反向字元線BWL ，據此而能良好地保持“1”資料之保持狀態。提升字元線 WL的電位並進行資料寫入之情形時，係藉由亦提升反向字 元線BWL，且依據電容量結合而能提升通道區域電位，並 能正確地寫入資料。“0”資料寫入之情形時，係即使於字元 -37- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） , 裝 訂
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線WL側形成有通道，亦能藉由反向字元線BWL而提高通道 區域電位，故能確實地寫入“〇，，資料。根據以上，則能記憶 界值電壓差較大之“ “ 1 ”資料。 此外，非選擇的字元線WL係供應負電位而進行資料保持 ，但是，此時和該字元線WL成對之反向字元線BWL亦作成 負電位，據此而控制通道區域電位成較低之狀態，故於沿 著相同位元線之其他的記憶體單元進行“ 〇，，資料寫入之情形 時，亦能確實地防止在保持“丨，，資料之非選擇單元中的資料 破壞之現象。 該實施形態係於元件分離絕緣膜121所區劃之一個元件形 成區域形成一個MOS電晶體，但是，亦可於元件分離絕緣 膜121所區劃之一個元件形成區域内，共同具有連接於反向 子元線BWL的閘極電極而形成兩個M〇s電晶體。此情形時 之ό己憶體單元陣列之構成，係表示於圖32和圖圖 32係平面圖，圖33A係其χχχιΙΙΑ-χχχιΠΑ戴面圖，圖33B 降其ΧΧΧΙΙΙΑ-ΧΧΧΙΠΑ截面圖，且圖33c係相同而為其 ΧΧΧΙΙΙΑ-ΧΧΧΙΠΑ截面圖。 孩貫施形態之情形時，於藉由元件分離絕緣膜丨2丨所區劃 之兀件形成區域之長邊方向（位元線方向）的兩端部形成有溝 槽123a、123a ’且於中央部形成有構槽1231)。藉由此類3個 溝槽123a、123b、123a所夾住之兩個區域，係形成二個電 晶體的元件區域122。中央部之溝槽123b係填埋有兩個M〇s 電晶體所共有之共有閘極電極12讣，而兩端部之溝槽123a 係分別填埋有兩個MOS電晶體之閘極電極125a。而且，共 •38- 本紙張尺度適种國國家標準(CNS) A4規格(21GX297公董了 544911 A7 B7 五、發明説明（36 ) 有閘極電極125b係連接於兩個MOS電晶體之共同反向字元 線BWL，且閘極電極125a係分別連接於獨立的字元線WL。 其他係和圖30及圖31A〜圖31C之構成相同，和圖30及圖 3 1A〜圖3 1C的構成相對應之部份，係賦予相同的符號並省 略其詳細說明。 圖32和圖33 A〜圖33C所示之該實施形態的情形時，於兩條 字元線WL之間配置有共有之反向字元線BWL，故進行和選 擇反向字元線BWL之同步處理並驅動時，則造成沿著非選 擇字元線之記憶體單元之資料破壞之原因。為了避免此現 象，該實施形態之情形時，反向字元線BWL係例如設定於 負的固定電位而作動。據此，而能使MOS電晶體的通道區 域之反向字元線BWL側保持未形成反相層之多數載體蓄積 狀態（積層狀態），且據此而能進行依據字元線WL之通道區 域的電位控制。 此外，該實施形態之情形時，如圖32所示，若以最小加 工尺寸而形成位元線BL、字元線BL、字元線WL、以及反 向字元線BWL之線/空間時，單位DRAM係如圖32之虛線所 示，形成6F2之面積。 繼之，參閱圖34A、圖34B〜圖40A、圖40B而說明圖32和 圖33A〜圖33C之記憶體單元陣列的製造步驟。圖34A、圖 3 4B〜圖40A、圖40B係分別表示製造步驟中之圖32的 XXXIIIA-XXXIIIA截面、以及XXXIIIB-XXXIIIB截面。 如圖34A和圖34B所示，積層緩衝氧化膜151和矽氮化膜 1 52於p型矽基板120，且藉由微影步驟和RIE步驟而使其圖 -39 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 拳 裝 訂
線 544911 37 五、發明説明（ 案成型，並形成覆蓋元件形成區域之遮罩。 一 使用5亥遮罩並 精由RIE法而蝕刻矽基板120，且以能F查丨丨—从 M此區劃兀件形成區域之 狀態而形成元件分離溝53。 繼之，如圖35A及圖35B所示，填埋矽氧化膜等之元件八 離絕㈣m於元件分離溝153。繼之，進行高加速能^ 離子植入處理，且如圖36A和圖36B所示，通過元件分離絕 緣膜121之下方，而形成連接於單元陣列區域全體之n型= 極區域128。此外，源極區域128的上部之通道區域所形成 之區域，因應於需要而進行控制臨界值用之離子植入處理。 繼之，如圖37Α和圖37Β所示，依據矽氮化膜154而形成遮 罩，且藉由RIE法而蝕刻矽基板12〇，並於一個元件形成區 域之兩端部和中央部形成溝槽123a、123b。溝槽i2h、 123b之深度，係作成達於至少源極區域128之深度。圖37八 之情形時，溝槽123a、123b係相較於元件分離絕緣膜121的 底面更深’而且作成止於源極區域128内之深度。據此而於 一個之元件形成區域内，形成有二個元件區域122。元件區 域122之子元線WL方向，係如圖3 7B所示，連接於元件分離 絕緣膜121 ’且位元線Bl方向的側面係如圖37A所示，露出 於溝槽 123a、123b。 繼之，除去矽氮化膜154，且如圖38A和圖38B所示，在露 出於溝槽123a、123b之元件區域122的側面形成閘極絕緣膜 1 24。而且’填埋由閘極電極所構成之多結晶矽膜1 25於溝 槽123a、123b，而且予以平坦化，更積層wSi等之金屬配線 層126，且積層矽氮化膜129a於其上。而且，使此类員之矽氮 -40- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 544911
化膜129a、金屬配線層126以及多結晶矽膜125形成圖案， 且如圖39八和圖393所示，形成填埋於各溝槽123&、12315之 多結晶石夕閘極電極125a、125b、共同連接於此而作為字元 線WL和反向字元線BWL之金屬配線126a、126b。 繼之’如圖40A和圖40B所示，積層矽氮化膜129b ,且藉 由RIE法而對此進行蝕刻處理，並殘留於字元線WL和反向 子元線BWL之侧壁。繼之，進行離子植入之處理，且於各 元件區域122的表面形成η型沒極區域127。 此後，雖未表示製造步驟圖，但是，進行如圖33A — 33C所 示之積層層間絕緣膜13〇、位元線接觸孔之形成、多結晶石夕 導权141之填埋、以及位元線13 1之形成。如此，而製造如 圖32和圖33Α以及圖33C所示之構成的半導體裝置。 以上係參閱圖34A、圖34B〜圖40A、圖40B，而說明有關 於以鄰接單元而共有反向字元線BWL之方式的單元陣列（圖 32和圖33A乃至圖33 C)之製造步驟，但是，如圖3〇和圖 3 1A〜圖3 1C所示之各單元設有反向字元線BWL之方式的情 形時，亦能使用相同之製造步驟。 圖30和圖31A〜圖3 1C所示之構成、以及圖32、圖33A和圖 3 3C所示之構成，係閘極電極填埋之溝槽123a、123b和據此 而夾住之元件區域122之寬度作成相同。此係因在更進一步 的細微化的情形時，或無法充分確保元件區域122的寬度之 可能性。此外，位元線接點係以矽氮化膜129而覆蓋字元線 V/L和反向字元線BWL的周圍，據此而自動調節且形成於字 元線WL和反向字元線BWL上，但是，在字元線WL和反向 -41 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
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線 544911 A7 ----- B7 五、發明( 39 )~ ~ -*- 字元線BWL的微影步驟中，當确置吝4 丁人 ^ τ 田巡皁產生不合之情形時，則 位元線接點位置會偏移，且亦 且仆仏成位兀線13 1和閘極電極 125a、125b之短路事故的原因。 針對此問題，則溝槽123&、123b之寬度相較於元件區域 122的寬度更窄時，係有效。例如，對圖3ia的戴面構造， 表示使溝槽123a、123b的位元線BL方向之寬幅〜〗變窄之情 形時的截面構造，則形成如圖41所示。圖41的構造係充分 確保元件區域122的寬幅W2較溝槽123a、mb的寬幅评1更 大。而且，能防止因錯合而產生的位元線31和閘極電極 125a、125b之短路事故。 相同的構造，係於共有鄰接反向字元線BWL之單元之情 形時亦有效。使該構造對應於圖33A的截面，且表示於圖^ 。充分確保元件區域122的寬幅W2較構槽123a、123b的寬 幅W1更大。 此外，圖30和圖31A〜圖3 1C所示之構成、以及圖32、圖 33A和圖33C所示之構成當中，字元線WL側的閘極絕緣膜 124和反向字元線BWL側之閘極絕緣膜124，係作成相同膜 厚’但是，可各別形成兩者之閘極絕緣膜，並分別作成最 適當之膜厚。例如圖43，係表示對圖33a，使反向字元線 BWL側的閘極絕緣膜124b相較於字元線WL側的閘極絕緣膜 1 24a更厚而形成之例子。反向字元線Bwl側的閘極絕緣膜 1 24b之厚度，係使相對於通道區域之電容量結合的大小步 成最佳化之狀態而予以選擇。 本發明係不自限於上述之實施形態。例如本實施形態係 -42- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公董) 一 ' ------- 544911 A7 B7 五、發明説明（40 ) 使用η通道MOS電晶體，但亦可使用p通道MOS電晶體而構 成相同的DRAM。 此外，本實施形態係藉由離子植入而形成源極區域’但 是，使用例如η型擴散層上形成有p型晶膜外延（epitaxial)成 長層之晶膜外延基板，則不須要源極區域之離子植入步驟。 如上述，在本發明之範圍内，考量各種之實施例。 -43- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)

Claims (1)

  1. 544911 AS B8 C8 ------------ D8 六、申請專利範圍 ~--—--- l· 一種半導體裝置，其特徵在於具備： 半導體基板；及 MOS電晶體的;^極•源極區域，其係形成於前述半導 體基板的表層部；及 閘極絕緣膜，其係形成於前述半導體基板的前述没極 •源極區域間之通道區域的表面上；及 閘極電極，其係形成於前述閘極絕緣膜上；及 複數個溝型元件分離區域，其係在形成於前述半導體 基板的表層部之複數個溝内壁形成有絕緣膜，且自通道 寬幅的兩側夾住前述汲極•源極區域間的通道區域；以及 反向問極電極用的導電體，其係填埋於前述複數個溝 型7G件分離區域之中之至少一方的溝型元件分離區域之 刚述溝内部’且藉由施加既定電壓而使前述MOS電晶體 的前述通道區域下區域空乏化或進行電壓控制。 2·如申請專利範圍第1項之半導體裝置，其中 更具備連接於前述導電體的上部之上部配線 3·如申請專利範圍第2項之半導體裝置，其中 前述上部配線係延伸至前述MOS電晶體的周邊區域上 為止。 4.如申請專利範圍第1項之半導體裝置，其中 前述MOS電晶體，係動態地記憶設定前述通道區域於 第1電位的第1資料和設定於第2電位的第2資料，前述第 1資料係在前述通道區域和前述汲極區域接合近傍藉由 產生衝撞離子化而寫入，前述第2資料係在藉由前述第i -44- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇χ297公釐) 544911 A8 B8 C8 —--------- D8 Γ、申請專利範^ S 閘極電極之間的電容量結合而供應既定電位之前述通道 區域和前述汲極區域之間，藉由供應順方向偏壓而寫入。 5·如申請專利範圍第1項之半導體裝置，其中 形成於前述溝型元件分離區域的溝内壁之絕緣膜，係 較前述閘極絕緣膜更厚。 、 6· 一種半導體裝置，其特徵在於具備： SOI基板，其係在形成於固定基板上的絕緣膜上形成 有矽層；& MOS電晶體的汲極•源極區域，其係在形成於前述 SOI基板的表層部； 閘極絕緣膜，形成於前述半導體基板的前述汲極•源 極區域間的通道區域的表面上；及 閘極電極，其係形成於前述閘極絕緣膜上；及 複數個溝型元件分離區域，其係在形成於前述半導體 基板的表層部之複數個溝内壁形成有絕緣膜；及 反向閘極電極用之導電體，其係填埋於前述複數個溝 型元件分離區域之中之至少部份的溝型元件分離區域之 刖述溝内部，且藉由施加既定電壓而使前述S電晶體 的前述通道區域下區域空乏化；以及 醉區域’其係形成於前述SOI基板之固定基板的表層 部，且連接於前述導電體的下面，且 形成於前述溝型元件分離區域的溝内壁之前述絕緣膜 ，係覆蓋於前述導電體的上面為止所形成之前述阱區域 -45- 本紙張尺度適用中國國家樣準(CNS) A4規格(210X297公釐） 544911 六 園 範 利 專 請 中 8 8 8 8 A B c D •如申請專利範圍第ό項之半導體裝置，其中 更具備連接於前述導電體的上部之上部配線。 8·如申凊專利範圍第7項之半導體裝置，其中 則述上部配線係延伸至MOS電晶體的周邊區域上為止。 9·如申請專利範圍第ό項之半導體裝置，其中 則述MOS電晶體，係動態地記憶設定前述通道區域於 第1電位的第1資料和設定於第2電位之第2資料，前述第 1貝料係在前述通道區域和前述汲極區域接合近傍藉由 產生衝撞離子化而寫入，前述第2資料係在藉由前述第j 閘極電極之間的電容量結合而供應既定電位之前述通道 區域和前述汲極區域之間，藉由供應順方向偏壓而寫入。 10· —種半導體裝置，其特徵在於具備： 圯憶體單元陣列，其係由形成於半導體基板上之記憶 體單元用之複數個MOS電晶體之排列所構成；及 周邊電路區域，其係形成於前述半導體基板上；及 複數個溝型元件分離區域，其係分別於前述記憶體單 凡陣列和周邊電位區域當中，在形成於前述半導基板的 表層部之溝内壁形成有絕緣膜；以及 反向閘極電極用的導電體，其係填埋於前述記憶體單 元陣列和周邊電路區域之複數個前述溝型元件分離區域 之中之至少部份的溝型元件分離區域的溝内部，且藉由 施加既定電壓而使前述撾03電晶體之通道區域下區域空 乏化或進行電壓控制。 11·如申請專利範圍第10項之半導體裝置，其中 -46- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 544911 A8 B8 C8
    本紙張尺度適用中國國家標準(CNS) A4規格(210 x 297公釐) 544911 A8 B8 C8 ' __________D8_ ~、申請專利範圍 '~~' —— 17·如I請專利範圍第10項之半導體裝置，其中 前述M〇S電晶體，係動態地記憶設定前述通道區域於 ~電位之以資料和設^於第2電位之第2資料，前述第 卜貝料係在前述通道區域和前述沒極區域的接合近師 由產生衝撞離子化而寫入，前述第2資料係在藉由前^ 、第1閉極電極之間的電容量結合而供應既定電位之前述 通道區域和前述沒極區域之間，藉由供應順方向偏壓而 寫入。 18· —種半導體記憶體裝置，其特徵在於具備： 半導體基板；及 第1導電型元件區域，其係由該半導體基板所區劃之 通道區域所構成；及 第1和第2閘極電極，其係填埋於夾住該元件區域而形 成之第1和第2溝槽，且相對向於前述元件區域的側面·， 及 ， 第1和第2閘極絕緣膜，其係設於前述元件區域和第玉 及第2閘極電極之間；及 第2導電型沒極區域，其係形成於前述元件區域的表 面；以及 第2導電型源極區域之縱型m〇s電晶體，其係備有填 埋於前述半導體基板的既定深度位置。 19·如申請專利範圍第18項之半導體記憶體裝置，其中 月’J述MO S電晶體係藉由元件分離絕緣膜而區劃並以矩 陣狀排列有複數個，前述源極區域係在矩陣排列之前述 -48 · 本紙强:尺度適用中國國家標準(CNS) A4規格(210X297公楚） 544911 六 申請專利範園 複數個的前述MOS電晶體為共有區域，排列於第！方向 之複數個MOS電晶體之汲極區域係連接於位元線，排列 於和第1方向交叉的第2方向之複數個M〇s電晶體，其分 別為第1閘極電極係連接於字元線，第2問極電極係連接 於反向字元線。 2 0 .如申凊專利範圍第丨8項之半導體記憶體裝置，其中 前述第1和第2溝槽係形成於元件形成區域的位元線方 向的兩端部，且在該第丨和第2溝槽内填埋有前述第丨和 第2閘極電極。 2 1 如申請專利範圍第19項之半導體記憶體裝置，其中 前述反向字元線係和字元線進行同步處理並予以驅動 ’且控制前述通道區域之電位。 22. 如申請專利範圍第18項之半導體記憶體裝置，立中 前述齡S電晶體之前述通道區域係電氣性的浮動狀態。 23. 如中請專利範圍第18項之半導體記憶體裝置，立甲 前述MOS電晶體係動態地記憶設定前述通道區域於第 1電位之第1資料和設定於第2電位之第2資料。 24. 如申請專利範圍第23項之半導趙記憶體裝置，其中 前述第1資料係在前述通道區域和前述没極區域的接 二近傍藉由產生衝撞離子化而寫入，前述第2資料係在 错由前述第W極電極之間的電容量結合而供應既定電 =之前述通道區域和前述没極區域之間，藉由 偏壓而寫入。 25. 如巾請專利範圍第啊之半導體記憶體裝置，其中 -49- 於離絕緣膜所區劃之各元件形成區域， 央部形成有=且端:形成有第1和第2溝槽，並於中 線方向，兩端心：’離則述元件形成區域於該位元 1和第2間極電極，二！1和第2溝槽分別填埋有前述第 電極，該第=雷:部之第3溝槽係填埋有第3間極 區域的共同r電:極係形成為前述所分離之元件形成 26. 如申:專利範圍第25項之半導體記憶體裝置，其令 反向字為… 元件形成區域的：同反::位:線方向中前述所分離之 供應有俘… 复，該第3閘極電極處係 …八相對向的側面於多數載體蓄積狀態之 電位。 〜 27. 一種半導體記憶體裝置之製造方法，其特徵在於具備： 在半導體基板上形成由元件分離絕緣膜所區劃之元 形成區域， _離子植人雜質於前述半導體基板，並形成連接於前述 元件形成區域的底部之源極區域， 於前述元件形成區域，以既定距離形成至少兩個溝槽， 在夾住於前述兩個溝槽之元件區域的側面形成閘極絕 緣膜， 、 填埋第1和第2閘極電極於前述各溝槽， 在前述元件區域的表面形成汲極區域。 如申請專利範圍第27項之半導體記憶體裝置的製造方法 -50- 28. 544911 A8 B8
    ，其中 =元件形成區域形成位於其長邊方向的兩端部之 個溝槽’並於此類之溝槽填埋有前述第ι和第2閘極電 極0 如申請專利範圍第27JI夕主Μ 乐項之+钕體記憶體裝置的製造方法 ，甘—士
    裝 立於前述元件形成㈣，形成有位於其長邊方向的兩端 :和中央部之三個溝槽，並分離前述元件形成區域，在 為的埋有3間極電極，且該第3開極電極係成 為則述τϋ件形成區域的共同閘極。 訂
    -51 - 本紙張尺度適用中國國家標準(CNS) Α4規格(21〇χ 297公爱)
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