TWI427776B - 關於具有一浮動主體之記憶體單元的方法，裝置及系統 - Google Patents

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Description

關於具有一浮動主體之記憶體單元的方法，裝置及系統
一般而言，本發明之實施例係關於記憶體單元。更特定而言，本發明之實施例係關於具有一浮動主體之一記憶體單元、利用該記憶體單元之裝置及系統以及形成該記憶體單元之方法及操作該記憶體單元之方法。
本申請案主張對2009年3月24日提出申請之序列號為12/410,207之美國專利申請案「Methods,Devices,and Systems Relating to a Memory Cell Having a Floating Body.」之申請日期之權益。
一習用記憶體(舉例而言，一DRAM)可包含一個電晶體及一個電容器。然而，由於該電容器(特定而言係該電容器之大小)，一習用記憶體之可縮放性存在限制。因此，已研發包含一個電晶體(1T)且不包含電容器作為一記憶體單元、稱為「無電容器」記憶體之記憶體。一無電容器記憶體單元可包含一浮動主體(亦即，電浮動之一主體)。
通常，一習用無電容器記憶體單元利用一絕緣體上矽(SOI)晶圓且識別藉由在一浮動主體中累積多數載流子(電洞或電子)或藉由自該浮動主體發射該多數載流子來控制該浮動主體電壓之資料。如熟習此項技術者所理解，可藉由致使多數載流子累積且保留於該浮動主體中來將一邏輯「1」寫入至且儲存於一記憶體單元中。因此，當在該浮動主體中累積多數載流子時，此狀態通常稱為一資料「1」狀態。可藉由自該浮動主體移除多數載流子來抹除一邏輯「1」(亦即，寫入邏輯「0」)。因此，當自該浮動主體清空多數載流子時，此狀態通常稱為一資料「0」狀態。亦如熟習此項技術者所理解，該電晶體浮動主體中之所儲存電荷影響該記憶體單元電晶體之一臨限電壓(VT )。一較低臨限電壓(VT )增加穿過該記憶體單元電晶體之電流，且一較高臨限電壓(VT )減小穿過該電晶體之電流。穿過該記憶體單元電晶體之電流用以確定該記憶體單元之狀態。
圖1圖解說明一習用浮動主體記憶體單元10之一實例。記憶體單元10包含一電晶體12，電晶體12具有一閘極區16、一源極區20及一汲極區22。源極區20及汲極區22形成於矽層26中，其中一浮動主體區18界定於該源極區與該汲極區之間。此外，浮動主體區18安置於上覆於一基板28上之一隱埋絕緣體24上。
在操作中，可藉由將正電壓施加至閘極區16及汲極區22中之每一者來將一邏輯「1」寫入至記憶體單元10，其中施加至汲極區22之正電壓係處於高於施加至閘極區16之正電壓之一電位。一較低正閘極電位及一較高正汲極電位透過衝擊離子化在浮動主體區18中產生電洞(未顯示)。為寫入一邏輯「0」，可將閘極區16耦合至一正電壓且可將汲極區22耦合至一負電壓。汲極區22處之負電位導致一反向通道且自浮動主體區18移除電洞。此外，為讀取儲存於記憶體單元10內之一電荷，可將閘極區16及汲極區22各自耦合至正電壓，其中施加至汲極區22之正電壓係處於低於施加至閘極區16之正電壓之一電位。當浮動主體區18中存在電洞時，一高汲極電流導致一邏輯「1」讀取。當浮動主體區18中不存在電洞時，一低汲極電流導致一邏輯「0」讀取。
如上文所圖解說明，一習用浮動主體記憶體單元將電荷儲存於毗鄰於汲極區及源極區之一浮動主體內，且因此，該等所儲存電荷具有在操作期間自該浮動主體洩漏之一趨向。另外，習用浮動主體記憶體單元在保留、讀取及寫入操作期間因在一源極區處之電荷重組時自該浮動主體丟失電荷而遭受不良資料保持。此外，由於習用浮動主體記憶體單元可具有未被組態為保留大量電荷之一小浮動主體，因此任何電荷丟失皆可導致一波動或弱化信號。
需要用於增強浮動主體記憶體單元之功能性之方法、裝置及系統。具體而言，需要用於在寫入及讀取操作期間減小毗鄰記憶體單元之干擾之同時增加一浮動主體記憶體單元之資料保持之方法、裝置及系統。
下文闡述本發明之各種實施例，該等實施例係針對一種記憶體單元、一種形成一記憶體單元之方法、一種包含具有複數個記憶體單元之一記憶體陣列之記憶體裝置、一種操作一記憶體陣列之方法及一種包含至少一個記憶體裝置(其包含具有複數個記憶體單元之一記憶體陣列)之電子系統之實施例。在至少一個實施例中，一記憶體單元可包括一電晶體，該電晶體在一絕緣層上方且包含一源極及一汲極。該記憶體單元亦可包含一浮動主體，該浮動主體包含位於該源極與該汲極之間的一第一區、遠離該源極及汲極中之每一者定位之一第二區及一通道，且該通道延伸穿過該絕緣層且將該第一區耦合至該第二區。另外，該記憶體單元可包含一偏壓閘極，該偏壓閘極至少部分地圍繞該第二區且經組態以可操作地耦合至一偏壓電壓。此外，該記憶體單元可包含複數個電介質層，其中該第二區之每一外部垂直表面具有毗鄰於其之該複數個電介質層中之一電介質層。
在至少一個其他實施例中，一種操作包含複數個記憶體單元之一記憶體陣列之方法可包括將一偏壓電壓施加至一偏壓閘極，該偏壓閘極至少部分地圍繞該複數個記憶體單元中之每一記憶體單元之一電荷儲存區。該方法可進一步包含對包括一電晶體之一記憶體單元執行一操作，該電晶體包含一閘極區、一源極區及一汲極區。對該記憶體單元所執行之操作可包含將一電荷寫入至該記憶體單元之一相關聯電荷儲存區或自該記憶體單元之該相關聯電荷儲存區讀取一電荷。此外，該電荷儲存區遠離該閘極區、該源極區及該汲極區中之每一者定位。另外，該電荷儲存區經由穿過一絕緣材料形成之包括矽之一通道耦合至包括矽之另一區，該另一區毗鄰於源極區及汲極區且在該兩者之間定位。
一或多個其他實施例可包括形成一記憶體單元之方法。一種方法可包含穿過上覆於一矽層上之一絕緣層形成一通道且在該絕緣層上方將包括矽之另一層形成至該通道中且與該矽層接觸。該方法亦可包含穿過該另一層、該絕緣層及該矽層形成複數個溝槽，其中該通道位於該複數個溝槽之間。另外，該方法可包含毗鄰該矽層之每一外部垂直表面形成一電介質層，該電介質層毗鄰該複數個溝槽中之一溝槽且自該矽層之一頂部表面延伸至該矽層之一底部表面。此外，該方法可包括至少部分地在該複數個溝槽中之每一溝槽內沈積一傳導材料至至少高於該矽層之一頂部表面之一深度。此外，該方法可包含在該絕緣層上方形成一電晶體，其中該電晶體之一汲極區及一源極區上覆於該絕緣層上且毗鄰於該絕緣層，其中該另一層位於該汲極區與該源極區之間。
在仍其他實施例中，本發明包含一記憶體裝置，其包括包含複數個記憶體單元之一記憶體陣列。根據各種實施例，該複數個記憶體單元中之每一記憶體單元可包括上覆於一絕緣層上且包括毗鄰該絕緣層之一汲極區及一源極區之一電晶體。每一記憶體單元亦可包含一浮動主體，其具有毗鄰該汲極區及該源極區之一第一區、遠離該第一區之一第二區及延伸穿過該絕緣層且將該第一區耦合至該第二區之一通道。此外，每一記憶體單元可包括一偏壓閘極，該偏壓閘極至少部分地圍繞該第二區且經組態以可操作地耦合至一偏壓電壓。此外，該第二區之每一外部垂直表面包括毗鄰其形成且位於該第二區之一垂直表面與該偏壓閘極之間的一電介質層。
本發明之再其他實施例包含電子系統。此等系統之一或多個實施例可包括至少一個處理器及包含複數個記憶體單元之至少一個記憶體裝置。該複數個記憶體單元中之每一記憶體單元可包括一電晶體，該電晶體具有上覆於一絕緣層上且毗鄰於該絕緣層之一汲極區及一源極區。每一記憶體單元亦可包含上覆於該絕緣層上且位於該源極區與該汲極區之間的一第一區、包括矽且距該第一區遙遠地定位之一第二區及自該第一區延伸穿過該絕緣層到達該第二區之一通道。此外，每一記憶體單元可包含一偏壓閘極，該偏壓閘極至少部分地圍繞該第二區且適於可操作地耦合至一偏壓電壓。另外，每一記憶體單元可包含一電介質層，該電介質層毗鄰該第二區之每一外部垂直表面定位且自該第二區之一頂部表面延伸至該第二區之一底部表面。
在以下詳細說明中，參考形成本文之一部分之附圖，附圖中以圖解說明之方式顯示其中可實踐本發明之具體實施例。足夠詳細地闡述此等實施例以使得熟習此項技術者能夠實踐本發明，且應理解，可利用其他實施例並可在本發明之範疇內做出結構、邏輯及電改變。
在此說明中，可以方塊圖形式顯示功能，以便不會以不必要的細節使本發明模糊不清。此外，所示及所述之具體實施方案僅係若干實例且不應視為實施本發明之僅有方式，除非本文中另有規定。方塊定義及各種方塊之間的邏輯分割表示一具體實施方案。熟習此項技術者將易於明瞭，可藉由眾多其他分割方案實踐本發明之各種實施例。在大多數情況下，本發明之各種實施例中已省略關於時序考量之細節及諸如此類，其中此等細節係對獲得對本發明之一完全理解並非必要且在熟習相關技術者之能力範圍內。
以下說明中所用之術語「晶圓」及「基板」包含具有一曝露表面之任一結構，可在該結構上或該結構中形成與本發明之實施例相關之一積體電路(IC)結構。非限制性地，術語基板包含半導體晶圓及其他體半導體基板。術語基板亦用以指代處理期間之半導體結構，且可包含已製作於其上之其他層。晶圓及基板兩者包含經摻雜及未經摻雜之半導體、由一基底半導體或絕緣體支撐之磊晶半導體層以及熟習此項技術者習知之其他半導體結構。術語「導體」包含半導體，且術語「絕緣體」或「電介質」包含導電性不及本文中稱為導體之材料之任一材料。
通常參考以下說明及附圖，圖解說明本發明之各種態樣以顯示其結構及操作方法。用相同編號指示所圖解說明實施例之共同元件。應理解，所呈現之圖並非意在圖解說明實際結構或方法之任一特定部分之實際視圖，而僅係用來更清晰且更完全地繪示本發明之理想化表示。
將首先參考圖2至4闡述根據本發明之各種實施例之包含一浮動主體之一記憶體單元及包含複數個記憶體單元之一記憶體陣列。然後，將參考圖5A至25闡述根據本發明之各種實施例形成包含複數個記憶體單元之一記憶體陣列之方法。然後，將參考圖26闡述根據本發明之一或多個實施例之一記憶體單元之讀取及寫入操作。此後，將參考圖27及28闡述一電子系統及一半導體晶圓，其各自併入有先前實施例中之一或多者之一記憶體陣列及若干記憶體單元。
應注意，雖然本發明之以下所述實施例包括一或多個NMOS電晶體，但熟習此項技術者習知之其他電晶體(諸如，PMOS電晶體)亦可用於實施本發明之各種實施例。此外，雖然本發明之以下所述實施例係指「電洞產生」或「電洞」充當多數載流子，但熟習此項技術者應理解，在提供(舉例而言)電子產生及電子充當多數載流子之具體實施例中可將各種電壓及/或摻雜極性反轉。
圖2係根據本發明之一實施例之包含一浮動主體之一記憶體單元310之一剖視圖。如圖2中所圖解說明，記憶體單元310包含一電晶體312，電晶體312具有一閘極區314、一源極區316及一汲極區318。電晶體312可形成於可上覆於一基板320上之一隱埋絕緣體322上方。僅舉例而言，且並非以限制方式，隱埋絕緣體322可包括一隱埋氧化物(BOX)層且基板320可包括一體矽基板。記憶體單元310亦可包含可操作地耦合至源極區316之一共同源極線326。此外，記憶體單元310包含一數位線324，數位線324上覆於氧化物層348上且延伸穿過氧化物層348中之一通道以可操作地耦合至汲極區318。
另外，記憶體單元310包含可包括矽之一第一區334。根據某些實施例，第一區334可包括磊晶(EPI)矽，且更具體而言包括經正摻雜之EPI矽。第一區334上覆於可包括矽之一第二區330上。根據某些實施例，第二區330可包括經正摻雜之矽。第二區330在下文中亦可稱為一「電荷儲存區」。第一區334可經由穿過氧化物層328形成之一通道346耦合至第二區330，該氧化物層可包括(舉例而言)一隱埋氧化物(BOX)。通道346可包括矽，且在某些實施例中可包括磊晶(EPI)矽。此外，根據某些實施例，可正摻雜通道346，且根據其他實施例，可負摻雜通道346。另外，記憶體單元310可包括一電介質材料333，電介質材料333毗鄰第二區330之每一外部垂直表面形成且自第二區330之一頂部表面延伸至第二區330之一底部表面。第二區330、通道346及第一區334可共同界定記憶體單元310之一浮動主體。
此外，記憶體單元310包含一傳導元件336，傳導元件336毗鄰第二區330之每一外部垂直表面且自高於第二區330之一頂部表面延伸至第二區330之一底部表面。傳導元件336可具有形成於其上方之氧化物區338。僅舉例而言，且並非以限制方式，傳導元件336可包括多晶矽或任何金屬。為便於說明，傳導元件336在下文中將稱為偏壓閘極336。記憶體單元310亦可包含氧化物區340，氧化物區340上覆於氧化物區338及閘極區314上。
如下文更完全地闡述，在記憶體單元310之一預期操作期間，偏壓閘極336可操作地耦合至一偏壓電壓，且更具體而言耦合至一負偏壓電壓。因此，第二區330連同電介質層333及至少部分地圍繞第二區330之偏壓閘極336一起可充當一電容器。因此，在操作期間產生於浮動主體(亦即，第一區334、通道346及第二區330)內之電洞可儲存於第二區330內。因此，在記憶體單元310之操作期間，電荷可遠離源極區316及汲極區318中之每一者而儲存，且因此，相對於習用浮動主體記憶體單元可減小電荷重組。此外，經由通道346將第二區330耦合至第一區334可限制在記憶體單元310之操作期間移動至第二區330中或移動出第二區330之電荷之數目。因此，與習用浮動主體記憶體單元相比，可增強電荷保持。此外，如所組態，記憶體單元310可包含具有與一習用先前技術結構之一浮動主體相比較大之一儲存區域之一浮動主體。因此，此可允許儲存更多之電荷，且因此，最小化因任何丟失電荷而產生之信號波動。因此，與習用結構相比，記憶體單元310可提供一增強信號。
如上文所提及，偏壓閘極336可包括一導體，且如熟習此項技術者所理解，導體(例如，多晶矽或金屬)可展現一「功函數」。利用具有與具有一較高「功函數」(例如，5.1)之一導體相比具有一較低「功函數」(例如，4.0)之一導體之偏壓閘極336可增加第二區330之電容。此外，亦可藉由增加第二區330之一垂直厚度B來增加第二區330之電容。此外，為增加第二區330之電容，電介質層333可包括與二氧化矽相比之一高-K電介質材料，可使電介質層333變薄，或可採取上述兩種情況之任一組合。
另外，為進一步減少在記憶體單元310之操作期間丟失之電荷，可負摻雜通道346以增加通道346之電阻且進一步限制電荷移動至第二區330中及移動出第二區330。此外，為限制電荷移動至第二區330中及移動出第二區330，可藉由增加通道346之長度L、減小通道346之一寬度W或採取上述兩種情況之一組合來增加通道346之電阻。此外，可不摻雜或相對於第二區330之摻雜濃度輕度正摻雜第一區334以在記憶體單元310之操作期間減小位於源極區316或汲極區318附近之正電荷之數目。因此，可減小電荷重組，且因此，亦可減小在操作期間丟失之電荷之一量。
應注意，端視通道346之組態(例如，通道346之寬度W、通道346之垂直長度L或通道346之摻雜)，自記憶體單元310抹除一電荷(亦即，寫入一邏輯「0」)可證明係困難的，此係由於對電荷移動出第二區330且穿過通道346之限制。在此情況下，為更易於抹除儲存於第二區330內之一電荷，可將偏壓閘極336耦合至一正電壓或0.0伏特。此外，可輕度正摻雜(例如，1 el 5/cm3)通道346以減小通道346之電阻且縮減對電荷移動至第二區330中及移動出第二區330之限制。
圖3係根據本發明之一實施例之包含複數個記憶體單元310之一記憶體陣列300之一部分之一剖視圖。在圖2及3中，相同編號已用以識別相同特徵。圖4圖解說明根據本發明之一實施例之包含記憶體單元310及310'之一記憶體陣列400之一部分之一三維視圖。如圖4中所圖解說明，毗鄰記憶體單元310及310'包含各別汲極區318及318'與各別源極區316及316'。汲極區318及318'可操作地耦合至各別數位線324及324'且源極區316及316'各自可操作地耦合至共同源極線326。另外，每一記憶體單元310及310'之一閘極區(未顯示；參見(例如)圖2及3中所示之閘極區314)可操作地耦合至一字線350。此外，記憶體單元310及310'包含各別第一區334及334'、第二區330及330'以及通道346及346'。如所圖解闡釋，第一區334可經由穿過隱埋氧化物層328(未顯示；參見圖2及3)形成之通道346耦合至第二區330。此外，第一區334'可經由穿過隱埋氧化物層328(參見圖3及4)形成之通道346'耦合至第二區330'。此外，上覆於隱埋絕緣體322上之偏壓閘極336可至少部分地圍繞第二區330及330'。
現將參考圖5A至18闡述根據本發明之各種實施例形成包含複數個記憶體單元之一記憶體陣列之一方法。在如圖5A中所圖解說明之平面圖及圖5B中所圖解說明之剖視圖中所繪示之一個實施例中，可提供包含形成於基板320上方之隱埋絕緣體322之一結構。如上文所提及，僅舉例而言，隱埋絕緣體322可包括一隱埋氧化物(BOX)層，且僅舉例而言，基板320可包括一體矽基板。此外，僅舉例而言，隱埋絕緣體322可具有在大致50奈米至500奈米之一範圍內之一垂直厚度A。此外，該結構可包含包括(僅舉例而言)二氧化矽之氧化物層328，氧化物層328上覆於如上文所提及可包括矽之第二區330上。此外，第二區330上覆於隱埋絕緣體322上。第二區330可具有在(僅舉例而言)大致50奈米至200奈米之一範圍內之一垂直厚度B。氧化物層328可藉由任一習知沈積或氧化製程來形成且可具有在(僅舉例而言)大致50奈米至150奈米之一範圍內之一垂直厚度Z。
參考圖6A中所圖解說明之平面圖及圖6B中所圖解說明之剖視圖，複數個通道346可蝕刻至氧化物層328中且貫穿氧化物層328之一整個深度。通道346可具有在(僅舉例而言)大致5奈米至20奈米之一範圍內之一寬度W(參見圖2)。另外，通道346可具有在(僅舉例而言)大致50奈米至150奈米之一範圍內之一長度L(參見圖2)。僅舉例而言，可使用一反應性離子蝕刻(RIE)製程或熟習此項技術者習知之任一其他適合蝕刻製程來穿過氧化物層328蝕刻通道346。此後，如圖7A中所圖解說明之平面圖及圖7B中所圖解說明之剖視圖中所繪示，第一區334可形成於氧化物層328上方且形成至每一通道346中。可藉由任一習知的適合EPI製程來形成第一區334。僅舉例而言，可藉由一選擇性EPI生長製程、一EPI橫向生長製程或其等之任一組合來形成第一區334。此外，僅舉例而言，且並非以限制方式，第一區334可具有在大致30奈米至100奈米之一範圍內之一垂直厚度C。
然後，可在第一區334上方形成一犧牲氧化物層704且可在犧牲氧化物層704上方形成一犧牲氮化物層706，如圖8A中所圖解說明之平面圖及圖8B中所圖解說明之剖視圖中所繪示。僅舉例而言，且並非以限制方式，犧牲氧化物層704可具有在大致5奈米至10奈米之一範圍內之一垂直厚度且犧牲氮化物層706可具有在大致20奈米至50奈米之一範圍內之一垂直厚度。
圖9A及9B分別圖解說明圖8A及8B中所繪示之結構在進一步處理之後的一平面圖及一剖視圖，其中已蝕刻穿過犧牲氮化物層706、犧牲氧化物層704、第一區334、氧化物層328及第二區330以形成淺溝槽隔離(STI)區708。可藉由熟習此項技術者習知之任一製程來形成淺溝槽隔離(STI)區708。此外，如圖9B中所圖解說明，電介質層333可毗鄰第二區330之每一外部垂直表面形成，其中每一電介質層333自第二區330之一頂部表面延伸至第二區330之一底部表面。舉例而言，可藉由選擇性地氧化第二區330之每一外部垂直表面來形成電介質層333。
此後，如圖10A中所圖解說明之平面圖及圖10B中所圖解說明之剖視圖中所繪示，偏壓閘極336可形成於犧牲氧化物層704上方及STI區708內。如上文所提及，偏壓閘極336可包括(舉例而言)多晶矽或一金屬，諸如氮化鈦(TiN)、氮化鉭(TaN)、其等之任一組合，或任一其他金屬。參考圖11A中所圖解說明之平面圖及圖11B中所圖解說明之剖視圖，然後，可藉由熟習此項技術者習知之任一製程來蝕刻偏壓閘極336之上覆於犧牲氧化物層704上之一部分及STI區708內之一部分以形成凹陷335。僅舉例而言，可藉由如熟習此項技術者所理解之一毯式RIE製程來形成凹陷335。應注意，如圖11B中所圖解說明，在STI區708內將偏壓閘極336蝕刻至至少低於第一區334但高於第二區330之一深度之一深度。
此外，如圖11B中所圖解說明，電介質層337可毗鄰第一區334之每一外部垂直表面形成，其中每一電介質層337自第一區334之一頂部表面延伸至第一區334之一底部表面。舉例而言，可藉由選擇性地氧化第一區334之每一外部垂直表面來形成電介質層337。隨後，如圖12A中所圖解說明之平面圖及圖12B中所圖解說明之剖視圖中所繪示，可藉由任一習知製程來在STI區708內及偏壓閘極336上方形成氧化物區338。然後，可藉由一研磨製程(諸如，化學機械平坦化(CMP))來平坦化氧化物區338之一頂部層。然後，可移除犧牲氮化物層706及犧牲氧化物層704中之每一者從而產生圖13A中所圖解說明之平面圖及圖13B中所圖解說明之剖視圖中所繪示之結構。舉例而言，可藉由選擇性RIE、一H3P04蝕刻劑或熟習此項技術者習知之任一其他製程來移除犧牲氮化物層706及犧牲氧化物層704。
圖14圖解說明圖13B中所繪示之結構在進一步處理之後的結構，其中已藉由習用製程形成電介質層319及各自具有一閘極區314、一汲極區318及一源極區316之電晶體312。此外，參考圖15及16中所繪示之剖視圖解，可使用任一習知製程來在電晶體312及氧化物區338上方形成氧化物區340。隨後，可使用一習用金屬鑲嵌製程來形成延伸穿過氧化物區340且耦合至源極區316之共同源極線326。然後，可藉由一研磨製程(諸如，一CMP製程)來平坦化共同源極線326之一頂部層。僅舉例而言，共同源極線326可包括鈦(Ti)、氮化鈦(TiN)、鎢(W)、氮化鉭(TaN)、其等之任一組合或任一其他金屬。此後，參考圖17，可使用任一習知製程來在氧化物區340及共同源極線326上方形成氧化物區348。隨後，可藉由任一習知蝕刻製程(諸如，(舉例而言)一RIE製程)來各自蝕刻氧化物區348及氧化物區340以在氧化物區348及氧化物區340內及汲極區318上方形成凹部710。然後，可在氧化物區348上方及凹部710內形成數位線324且將其耦合至汲極區318，如圖18中所圖解說明。僅舉例而言，數位線324可包括鈦(Ti)、氮化鈦(TiN)、鎢(W)、氮化鉭(TaN)、其等之任一組合或任一其他金屬。
現將參考圖19A至25闡述根據本發明之另一實施例形成包含複數個記憶體單元之一記憶體陣列之一方法。在如圖19A中所圖解說明之平面圖及圖19B中所圖解說明之剖視圖中所繪示之實施例中，可提供包含上覆於一基板820上之一隱埋絕緣體822之一結構。僅舉例而言，且並非以限制方式，隱埋絕緣體822可包括一隱埋氧化物(BOX)層且基板820可包括一體矽基板。此外，該結構可包含氧化物層832(諸如，(舉例而言)二氧化矽)，氧化物層832上覆於可包括矽之一層830上。僅以舉例之方式，層830可包括單晶體。此外，層830上覆於隱埋絕緣體822上。僅舉例而言，氧化物層832可具有大致50埃之一垂直厚度。層830可具有在(僅舉例而言)大致1.5千埃至3千埃(KA)之一範圍內之一垂直厚度D。另外，氮化物層834可形成於氧化物層832上方且可(僅舉例而言)具有在大致200埃至500埃之一範圍內之一垂直厚度。
參考圖20A中所圖解說明之平面圖及圖20B中所圖解說明之剖視圖，可利用任一習知蝕刻製程來將凹部840蝕刻至氮化物層834、氧化物層832中且貫穿該兩者且部分地蝕刻至層830中。僅以舉例之方式，可藉由如熟習此項技術者所理解之一干式蝕刻製程來形成凹部840。僅舉例而言，且並非以限制方式，可將凹部840蝕刻至層830中大致1千埃之一深度。此後，參考圖21A中所圖解說明之平面圖及圖21B中所圖解說明之剖視圖，每一凹部840可填充有氧化物區842，氧化物區842可包括(僅舉例而言)一旋塗電介質(SOD)。然後，可藉由一研磨製程(諸如，一CMP製程)來平坦化每一氧化物區842之一頂部層。如圖22A中所圖解說明之平面圖及圖22B中所圖解說明之剖視圖中所繪示，然後，可使用一蝕刻製程(諸如，(僅舉例而言)一干式蝕刻製程、一稀釋氫氟(DHF)酸蝕刻製程或其等之任一組合)來將複數個凹部850形成至每一氧化物區842中但不貫穿每一氧化物區842。在蝕刻氧化物區842之後，每一氧化物區842可具有在(僅舉例而言)大致200埃至500埃之一範圍內之一垂直厚度H。
圖23A及23B分別圖解說明圖22A及22B中所繪示之結構在進一步處理之後的結構，其中可在凹部850(參見圖22A及22B)內形成區846，區846各自包括矽，且更具體而言包括EPI矽。此外，然後，可藉由一研磨製程(諸如，一CMP製程)平坦化每一區846之一頂部層。此後，如圖24A中所圖解說明之平面圖及圖24B中所圖解說明之剖視圖中所繪示，可各自移除氮化物層834及氧化物層832且可拋光層830之所得曝露表面，以使層830之曝露表面平滑。此後，可遵循如參考圖9A至18所述之方法步驟以形成包含複數個記憶體單元910之一記憶體陣列900，如圖25中所圖解說明。藉助參考圖19A至24B所圖解說明之步驟形成圖24A及24B中所圖解說明之結構在不對層830執行一平坦化技術之情況下保證層830之一均勻頂部表面。
參考圖25，記憶體陣列900包含複數個記憶體單元910，其中每一記憶體單元910包含具有一閘極區914、一源極區916及一汲極區918之一電晶體912。電晶體312可安置於可上覆於基板820上之隱埋絕緣體822上方。如上文所提及，隱埋絕緣體822可包括(僅舉例而言)一隱埋氧化物(BOX)層且基板820可包括(僅舉例而言)一體矽基板。
另外，每一記憶體單元910在層830內包含一第一區835及一第二區831。第二區831在下文中亦可稱為一「電荷儲存區」。根據某些實施例，第一區835及第二區831可各自包括經正摻雜之矽。根據其他實施例，第一區835可包括未經摻雜之矽。第一區835可經由延伸穿過可包括(舉例而言)一隱埋氧化物(BOX)之氧化物區842之一通道846耦合至第二區831。根據某些實施例，可正摻雜可包括矽之通道846，且根據其他實施例，可負摻雜通道846。另外，一電介質材料833可毗鄰第二區831之每一外部垂直表面形成且自第二區831之一頂部表面延伸至第二區831之一底部表面。第二區831、通道846及第一區835可共同界定記憶體單元910之一浮動主體。
此外，記憶體陣列900包含一傳導元件836，傳導元件836毗鄰第二區831之每一外部垂直表面形成且自高於第二區831之一頂部表面延伸至第二區831之一底部表面。另外，傳導元件336具有形成於其上方之氧化物區838。僅舉例而言，且並非以限制方式，傳導元件836可包括多晶矽或任何金屬。為便於說明，傳導元件836在下文中將稱為偏壓閘極836。
如下文更完全地闡述，在記憶體單元910之一預期操作期間，偏壓閘極836可操作地耦合至一偏壓電壓，且更具體而言耦合至一負偏壓電壓。因此，第二區831連同電介質層833及至少部分地圍繞第二區831之偏壓閘極836一起可充當一電容器。因此，在操作期間產生於浮動主體(亦即，第一區835、通道846及第二區831)內之電洞可儲存於第二區831內。因此，在記憶體單元910之操作期間，電荷可遠離源極區916及汲極區918中之每一者儲存，且因此，相對於習用浮動主體記憶體單元可減小電荷重組。此外，經由通道846將第二區831耦合至第一區835可限制在記憶體單元910之操作期間移動至第二區831中或移動出第二區831之電荷之數目。因此，與習用浮動主體記憶體單元相比，可增強電荷保持。此外，如所組態，記憶體單元910可包含具有比一習用先前技術結構之一浮動主體大之一儲存區域之一浮動主體。因此，此可允許儲存更多之電荷，且因此，最小化因任何丟失電荷所產生之信號波動。因此，與習用結構相比，記憶體單元910可提供一增強信號。
如上文所提及，偏壓閘極836可包括一導體，且如熟習此項技術者所理解，導體(例如，多晶矽或金屬)可展現一「功函數」。利用具有與具有一較高「功函數」(例如，5.1)之一導體相比具有一較低「功函數」(例如，4.0)之一導體之偏壓閘極836可增加第二區831之電容。此外，亦可藉由增加第二區831之一厚度Q來增加第二區831之電容。此外，為增加第二區831之電容，電介質層833可包括與二氧化矽相比之一高-K電介質材料，可使電介質層833變薄，或可採取上述兩種情況之任一組合。
另外，為進一步減少在記憶體單元910之操作期間丟失之電荷，可負摻雜通道846以增加通道846之電阻且進一步限制電荷移動至第二區831中及移動出第二區831。此外，為進一步限制電荷移動至第二區831中及移動出第二區831，可藉由增加通道846之一長度M、減小通道346之一寬度N或採取上述兩種情況之一組合來增加通道846之電阻。此外，可不摻雜或相對於第二區831之摻雜濃度輕度正摻雜第一區835以在記憶體單元910之一操作期間減小位於源極區916或汲極區918附近之正電荷之數目。因此，可減小電荷重組，且因此，亦可減小在操作期間丟失之電荷之一量。
應注意，端視通道846之組態(例如，通道846之寬度N、通道846之長度M或通道846之摻雜)，自記憶體單元910抹除一電荷(亦即，寫入一邏輯「0」)可證明係困難的，此係由於對電荷移動出第二區831且穿過通道846之限制。在此情況下，為更易於抹除儲存於第二區831內之一電荷，可將偏壓閘極836耦合至一正電壓或0.0伏特。此外，可輕度正摻雜(例如，1el5/cm3)通道846以減小通道846之電阻且縮減對電荷移動至第二區831中及移動出第二區831之限制。
亦應注意，雖然上述實施例包括一或多個平坦電晶體，但熟習此項技術者習知之其他電晶體(諸如，凹陷通道電晶體或鰭式FET)亦可用於實施本發明之各種實施例中。舉例而言，如圖29中所圖解說明，記憶體陣列779包含複數個記憶體單元760，其中每一記憶體單元760包含具有一閘極區769之一鰭式FET電晶體762，如熟習此項技術者將瞭解。如熟習此項技術者所理解，一鰭式FET電晶體可包含一閘極區，該閘極區可形成為經組態以充當一記憶體單元之一浮動主體之一矽結構之至少一部分。因此，該閘極區可至少部分地捲繞該浮動主體之一或多個部分。如圖29中所圖解說明，每一記憶體單元760在層766內包含一第一區764及一第二區765。第二區765在下文中亦可稱為一「電荷儲存區」。根據某些實施例，第一區764及第二區765可各自包括經正摻雜之矽。根據其他實施例，第一區764可包括未經摻雜之矽。第一區764可經由延伸穿過可包括(舉例而言)一隱埋氧化物(BOX)之氧化物區767之一通道768耦合至第二區765。根據某些實施例，可正摻雜可包括矽之通道768，且根據其他實施例，可負摻雜通道768。
此外，舉例而言，如圖30中所圖解說明，記憶體陣列789包含複數個記憶體單元780，其中每一記憶體單元780包含具有一閘極區799之一凹陷通道電晶體782，如熟習此項技術者將瞭解。如圖30中所圖解說明，每一記憶體單元780在層786內包含一第一區784及一第二區785。第二區785在下文中亦可稱為一「電荷儲存區」。根據某些實施例，第一區784及第二區785可各自包括經正摻雜之矽。根據其他實施例，第一區784可包括未經摻雜之矽。第一區784可經由延伸穿過可包括(舉例而言)一隱埋氧化物(BOX)之氧化物區787之一通道788耦合至第二區785。根據某些實施例，可正摻雜可包括矽之通道788，且根據其他實施例，可負摻雜通道788。
現將參考圖26闡述一記憶體單元之各種操作(亦即，讀取、抹除或寫入)。圖26圖解說明包含欲程式化之一記憶體單元610及毗鄰記憶體單元612及614之一記憶體陣列600之一電路圖。記憶體單元610、612及614可各自包括先前所述之記憶體單元310或910。如所圖解說明，每一記憶體單元610、612及614包含具有如下文所識別之一閘極、一汲極及一源極之一電晶體。此外，每一記憶體單元610、612及614包含包括先前所述之偏壓閘極336或836之一偏壓閘極670。如所圖解說明，記憶體單元610與記憶體單元612共享一數位線616且與記憶體單元614共享一字線618。此外，應注意，在以下所述之操作期間，偏壓閘極670可操作地耦合至一偏壓電壓(諸如，一負偏壓電壓(例如，-1.5伏特))。另外，在以下所述之操作期間，記憶體單元610、612及614各自具有施加至其各別源極626、632及620之接地電壓。
藉由如熟習此項技術者所理解之「衝擊離子化」，可藉由將一第一正電壓(例如，1.0伏特)施加至記憶體單元610之一閘極628來將一邏輯「1」寫入至記憶體單元610。因此，亦將該第一正電壓(例如，1.0伏特)施加至記憶體單元614之一閘極622。另外，可將具有大於施加至記憶體單元610之閘極628之第一正電壓之一電位之一第二正電壓(例如，1.5伏特)施加至記憶體單元610之一汲極630。因此，亦將該第二正電壓(例如，1.5伏特)施加至記憶體單元612之一汲極636。此外，為防止毗鄰記憶體單元612及614之程式化，可將0.0伏特施加至記憶體單元614之一汲極624且可將一負電壓(例如，-1.5伏特)施加至記憶體單元612之一閘極634。
另外，可藉由將一正電壓(例如，1.0伏特)施加至記憶體單元610之閘極628來自記憶體單元610抹除一邏輯「1」(亦即，寫入一邏輯「0」)。因此，亦將該正電壓(例如，1.0伏特)施加至記憶體單元614之閘極622。另外，可將一負電壓(例如，-1.0伏特)施加至記憶體單元610之汲極630。因此，亦將該負電壓(例如，-1.0伏特)施加至記憶體單元612之汲極636。
使用如熟習此項技術者所理解之一閘極誘發汲極洩漏(GIDL)電流，可藉由將一負電壓(例如，-2.5伏特)施加至記憶體單元610之閘極628來將一邏輯「1」寫入至記憶體單元610。因此，亦將該負電壓(例如，-2.5伏特)施加至記憶體單元614之閘極622。另外，可將一正電壓(例如，1.8伏特)施加至記憶體單元610之汲極630。因此，亦將該正電壓(例如，1.8伏特)施加至記憶體單元612之汲極636。此外，為防止毗鄰記憶體單元612及614之程式化，可將一負電壓(例如，-1.0伏特)施加至記憶體單元612之閘極634且可將0.0伏特施加至記憶體單元614之汲極624。
此外，為讀取儲存於記憶體單元610內之一電荷，可將一第一正電壓(例如，1.0伏特)施加至記憶體單元610之閘極628。因此，亦將該第一正電壓(例如，1.0伏特)施加至記憶體單元614之閘極622。另外，可將具有小於施加至記憶體單元610之閘極628之該第一正電壓之一電位之一第二正電壓(例如，0.3伏特)施加至記憶體單元610之汲極630。因此，亦將該第二正電壓(例如，0.3伏特)施加至記憶體單元612之汲極636。此外，為防止自毗鄰記憶體單元612及614「讀取」，可將一負電壓(例如，-1.0伏特)施加至記憶體單元612之閘極634且可將0.0伏特施加至記憶體單元614之汲極624。
圖27係根據本發明之一實施例之一電子系統之一方塊圖。電子系統200包含一輸入裝置272、一輸出裝置274及一記憶體裝置278，其皆耦合至一處理器裝置276。記憶體裝置278併入有包含本發明之前述實施例中之一或多者之至少一個記憶體單元310/910/760/780之至少一個記憶體陣列300/900/779/789。圖28係根據本發明之一進一步實施例之包含併入有先前實施例中之一或多者之記憶體陣列及記憶體單元之一積體電路晶粒992之一半導體晶圓990之一圖示。
本發明之實施例提供優於習用記憶體技術之優點及用以實施該等優點之結構。舉例而言，在浮動主體之操作中採用一小電容器結構。該浮動主體遠離源極/汲極區，因此最小化操作期間之干擾。該偏壓閘極、電介質及浮動主體可獨立於FET建模以最小化操作期間之電荷損失。該技術係可易於縮放，且可採用間距加倍來實施。另外，所製作之裝置係可堆疊的。另外，可使用間距減小技術來將特徵大小(CD)減小至8F2或更小。
具體實施例已以非限制性實例之方式顯示於圖式中且已詳細地闡述於本文中；然而，各種實施例可容許各種修改形式及替代形式。應理解，本發明並不限於所揭示之特定形式。相反，本發明囊括歸屬於以下隨附申請專利範圍及其等之合法等效形式之範疇內之所有修改形式、等效形式及替代形式。
10．．．習用浮動主體記憶體單元
12．．．電晶體
16．．．閘極區
18．．．浮動主體區
20．．．源極區
22．．．汲極區
24．．．基板
26．．．矽層
28．．．隱埋絕緣體
200．．．電子系統
272．．．輸入裝置
274．．．輸出裝置
276．．．處理器裝置
278．．．記憶體裝置
300．．．記憶體陣列
310．．．記憶體單元
310'．．．記憶體單元
312．．．電晶體
314．．．閘極區
316．．．源極區
316'．．．源極區
318．．．汲極區
318'．．．汲極區
319．．．電介質層
320．．．基板
322．．．隱埋絕緣體
324．．．數位線
324'．．．數位線
326．．．源極線
328．．．氧化物層
330．．．第二區
330'．．．第二區
333．．．電介質材料/電介質層
334．．．第一區
334'．．．第一區
335．．．凹陷
336．．．傳導元件/偏壓閘極
337．．．電介質層
338．．．氧化物區
340．．．氧化物區
346．．．通道
346'．．．通道
348．．．氧化物層/氧化物區
400．．．記憶體陣列
600．．．記憶體陣列
610．．．記憶體單元
612．．．記憶體單元
614．．．記憶體單元
616．．．數位線
618．．．字線
620．．．源極
622．．．閘極
624．．．汲極
626．．．源極
628．．．閘極
630．．．汲極
632．．．源極
634．．．閘極
670．．．偏壓閘極
704．．．犧牲氧化物層
706．．．犧牲氮化物層
708．．．淺溝槽隔離(STI)區
710．．．凹部
760．．．記憶體單元
762．．．鰭式FET電晶體
764．．．第一區
765．．．第二區
766．．．層
767．．．氧化物區
768．．．通道
769．．．閘極區
779．．．記憶體陣列
780．．．記憶體單元
782．．．凹陷通道電晶體
784．．．第一區
785．．．第二區
786．．．層
787．．．氧化物區
788．．．通道
789．．．記憶體陣列
799．．．閘極區
900．．．記憶體陣列
910．．．記憶體單元
912．．．電晶體
914．．．閘極區
916．．．源極區
918．．．汲極區
990．．．半導體晶圓
992．．．積體電路晶粒
圖1圖解說明一習用浮動主體記憶體單元；
圖2係根據本發明之一實施例之一記憶體單元之一剖視圖；
圖3係根據本發明之一實施例之包含複數個記憶體單元之一記憶體陣列之一部分之一剖視圖；
圖4圖解說明根據本發明之一實施例之包含複數個記憶體單元之一記憶體陣列之一部分之一三維視圖；
圖5A及5B分別圖解說明根據本發明之一實施例之一結構之一形成之一平面圖及一剖視圖；
圖6A係根據本發明之一實施例之圖5A結構之進一步形成之一平面圖；
圖6B係根據本發明之一實施例之圖5B結構之進一步形成之一剖視圖；
圖7A係根據本發明之一實施例之圖6A結構之進一步形成之一平面圖；
圖7B係根據本發明之一實施例之圖6B結構之進一步形成之一剖視圖；
圖8A係根據本發明之一實施例之圖7A結構之進一步形成之一平面圖；
圖8B係根據本發明之一實施例之圖7B結構之進一步形成之一剖視圖；
圖9A係根據本發明之一實施例之圖8A結構之進一步形成之一平面圖；
圖9B係根據本發明之一實施例之圖8B結構之進一步形成之一剖視圖；
圖10A係根據本發明之一實施例之圖9A結構之進一步形成之一平面圖；
圖10B係根據本發明之一實施例之圖9B結構之進一步形成之一剖視圖；
圖11A係根據本發明之一實施例之圖10A結構之進一步形成之一平面圖；
圖11B係根據本發明之一實施例之圖10B結構之進一步形成之一剖視圖；
圖12A係根據本發明之一實施例之圖11A結構之進一步形成之一平面圖；
圖12B係根據本發明之一實施例之圖11B結構之進一步形成之一剖視圖；
圖13A係根據本發明之一實施例之圖12A結構之進一步形成之一平面圖；
圖13B係根據本發明之一實施例之圖12B結構之進一步形成之一剖視圖；
圖14係根據本發明之一實施例之圖13B結構之進一步形成之一剖視圖；
圖15係根據本發明之一實施例之圖14結構之進一步形成之一剖視圖；
圖16係根據本發明之一實施例之圖15結構之進一步形成之一剖視圖；
圖17係根據本發明之一實施例之圖16結構之進一步形成之一剖視圖；
圖18係根據本發明之一實施例之圖17結構之進一步形成之一剖視圖；
圖19A及19B分別圖解說明根據本發明之另一實施例之一結構之一形成之一平面圖及一剖視圖；
圖20A係根據本發明之一實施例之圖19A結構之進一步形成之一平面圖；
圖20B係根據本發明之一實施例之圖19B結構之進一步形成之一剖視圖；
圖21A係根據本發明之一實施例之圖20A結構之進一步形成之一平面圖；
圖21B係根據本發明之一實施例之圖20B結構之進一步形成之一剖視圖；
圖22A係根據本發明之一實施例之圖21A結構之進一步形成之一平面圖；
圖22B係根據本發明之一實施例之圖21B結構之進一步形成之一剖視圖；
圖23A係根據本發明之一實施例之圖22A結構之進一步形成之一平面圖；
圖23B係根據本發明之一實施例之圖22B結構之進一步形成之一剖視圖；
圖24A係根據本發明之一實施例之圖23A結構之進一步形成之一平面圖；
圖24B係根據本發明之一實施例之圖23B結構之進一步形成之一剖視圖；
圖25係根據本發明之一實施例之圖24B結構之進一步形成之一剖視圖；
圖26係根據本發明之一實施例之包含複數個記憶體單元之一記憶體陣列之一電路圖；
圖27係根據本發明之一實施例之一電子系統之一方塊圖；
圖28係根據本發明之一實施例之包含併入有先前實施例中之一或多者之一記憶體單元之一積體電路晶粒之一半導體晶圓之一圖示；
圖29係根據本發明之另一實施例之包含複數個記憶體單元之一記憶體陣列之一部分之一剖視圖；及
圖30係根據本發明之又一實施例之包含複數個記憶體單元之一記憶體陣列之一部分之一剖視圖。
310．．．記憶體單元
312．．．電晶體
314．．．閘極區
316．．．源極區
318．．．汲極區
320．．．基板
322．．．隱埋絕緣體
324．．．數位線
326．．．源極線
328．．．氧化物層
330．．．第二區
333．．．電介質材料/電介質層
334．．．第一區
336．．．傳導元件/偏壓閘極
338．．．氧化物區
340．．．氧化物區
346．．．通道
348．．．氧化物層/氧化物區

Claims (20)

  1. 一種包含一或多個記憶體單元之裝置，每一記憶體單元包括：一電晶體，其在一絕緣材料上方且包含一閘極區、一源極區及一汲極區；一浮動主體，其包含位於該源極區與該汲極區之間的一第一區、遠離該源極區及該汲極區中之每一者定位之一第二區及一通道，且該通道延伸穿過該絕緣材料且將該第一區耦合至該第二區；一偏壓閘極，其至少部分地圍繞該第二區且經組態以用於可操作地耦合至一偏壓電壓；及複數個電介質材料，其中該第二區之每一外部垂直表面具有毗鄰於其之該複數個電介質材料中之一電介質材料，該電介質材料自該第二區之一頂部表面延伸至該第二區之一底部表面。
  2. 如請求項1之裝置，其中該第一區及該通道各自包括磊晶(EPI)矽。
  3. 如請求項1之裝置，其中該第二區包括一經正摻雜之矽。
  4. 如請求項1之裝置，其中該絕緣材料包括一隱埋氧化物(BOX)。
  5. 如請求項1之裝置，其進一步包括一電介質材料，該電介質材料毗鄰該第一區之每一外部垂直表面定位且自該第一區之一頂部表面延伸至該第一區之一底部表面。
  6. 如請求項1之裝置，其中該偏壓閘極經組態以用於可操作地耦合至一負偏壓電壓。
  7. 如請求項1之裝置，其中該通道包括經負摻雜之矽及經正摻雜之矽中之一者。
  8. 如請求項1之裝置，其中該第一區包括經正摻雜之矽及未經摻雜之矽中之一者。
  9. 如請求項1之裝置，其中該偏壓閘極自高於該第二區之一頂部表面之一深度之一深度延伸至大致等於該第二區之一底部表面之一深度之一深度。
  10. 如請求項1之裝置，其進一步包括包含該一或多個記憶體單元之一記憶體陣列。
  11. 如請求項1之裝置，其進一步包括一電子系統，該電子系統包括：至少一個處理器；及包含該一或多個記憶體單元之至少一個記憶體裝置。
  12. 一種形成一記憶體單元之方法，其包括：穿過上覆於一矽材料上之一絕緣材料形成一通道；在該絕緣材料上方將包括矽之另一材料形成至該通道中且與該矽材料接觸；穿過該另一材料、該絕緣材料及該矽材料形成複數個溝槽，其中該通道係位於該複數個溝槽之間；毗鄰該矽材料之每一外部垂直表面形成一電介質材料，該電介質材料毗鄰該複數個溝槽中之一溝槽且自該矽材料之一頂部表面延伸至該矽材料之一底部表面； 至少部分地在該複數個溝槽中之每一溝槽內沈積一傳導材料至至少高於該矽材料之一頂部表面之一深度；及在該絕緣材料上方形成一電晶體，其中該電晶體之一汲極區及一源極區上覆於該絕緣材料上且毗鄰於該絕緣材料，其中該另一材料位於該汲極區與該源極區之間。
  13. 如請求項12之方法，其中穿過一絕緣材料形成一通道包括穿過一絕緣材料形成具有在大致5奈米至20奈米之一範圍內之一寬度之一通道。
  14. 如請求項12之方法，其中穿過一絕緣材料形成一通道包括穿過具有在大致50奈米至500奈米之一範圍內之一垂直厚度之一絕緣材料形成一通道。
  15. 如請求項12之方法，其中穿過上覆於一矽材料上之一絕緣材料形成一通道包括穿過上覆於一矽材料上具有在大致50奈米至200奈米之一範圍內之一垂直厚度之一絕緣材料形成一通道。
  16. 一種操作包含複數個記憶體單元之一記憶體陣列之方法，其包括：將一偏壓電壓施加至至少部分地圍繞該複數個記憶體單元中之每一記憶體單元之一電荷儲存區之一偏壓閘極；及藉由以下兩種方式中之一者對包括包含一閘極區、一源極區及一汲極區之一電晶體之一記憶體單元執行一操作：將一電荷寫入至該記憶體單元之一相關聯電荷儲存區及自該記憶體單元之該相關聯電荷儲存區讀取一電 荷，其中該電荷儲存區係遠離該閘極區、該源極區及該汲極區中之每一者定位且經由穿過一絕緣材料形成之包括矽之一通道耦合至包括矽之另一區，該另一區毗鄰於該源極區及汲極區且在該源極區及汲極區之間定位。
  17. 如請求項16之方法，其進一步包括在對該記憶體單元執行一操作期間將0.0伏特施加至毗鄰於該記憶體單元且與該記憶體單元共享一字線之另一記憶體單元之一汲極區。
  18. 如請求項16之方法，其進一步包括在對該記憶體單元執行一操作期間將一負電壓施加至毗鄰於該記憶體單元且與該記憶體單元共享一數位線之另一記憶體單元之一閘極區。
  19. 如請求項16之方法，其中將一偏壓電壓施加至一偏壓閘極包括將一負偏壓電壓施加至該偏壓閘極。
  20. 如請求項16之方法，其中將一偏壓電壓施加至一偏壓閘極包括在將一邏輯「0」電荷寫入至該記憶體單元之該相關聯電荷儲存區期間將一正偏壓電壓及0.0伏特之一偏壓電壓中之一者施加至該偏壓閘極。
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