CN102362350B - 关于具有浮动主体的存储器单元的方法、装置及系统 - Google Patents

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Abstract

本发明揭示用于具有浮动主体的存储器单元的方法、装置及系统。存储器单元可包含晶体管，所述晶体管在绝缘层上方且包含源极及漏极。所述存储器单元还可包含浮动主体，所述浮动主体包含定位于所述源极与所述漏极之间的第一区、远离所述源极及漏极中的每一者定位的第二区以及通路，且延伸穿过所述绝缘层并将所述第一区耦合到所述第二区。另外，所述存储器单元包含偏置栅极，所述偏置栅极至少部分地环绕所述第二区且经配置而可操作地耦合到偏置电压。此外，所述存储器单元可包含多个电介质层，其中所述第二区的每一外部垂直表面具有所述多个电介质层中的邻近于其的一电介质层。

Description

关于具有浮动主体的存储器单元的方法、装置及系统
相关申请案交叉参考
本申请案主张对2009年3月24日提出申请的序列号为12/410,207的美国专利申请案“关于具有浮动主体的存储器单元的方法、装置及系统”的申请日期的权益。
技术领域
一般来说，本发明的实施例涉及存储器单元。更明确地说，本发明的实施例涉及具有浮动主体的存储器单元、利用所述存储器单元的装置及系统以及形成所述存储器单元的方法及操作所述存储器单元的方法。
背景技术
常规存储器(举例来说，DRAM)可包含一个晶体管及一个电容器。然而，由于所述电容器(明确地说，所述电容器的大小)，常规存储器的可缩放性存在限制。因此，已研发包含一个晶体管(1T)且不包含电容器作为存储器单元、称为“无电容器”存储器的存储器。无电容器存储器单元可包含浮动主体(即，电浮动的主体)。
通常，常规无电容器存储器单元利用绝缘体上硅(SOI)晶片且识别通过在浮动主体中积累多数载流子(空穴或电子)或通过从所述浮动主体发射所述多数载流子来控制浮动主体电压的数据。如所属领域的技术人员所理解，可通过致使多数载流子积累且保留于所述浮动主体中来将逻辑“1”写入到且存储于存储器单元中。如此，当在所述浮动主体中积累多数载流子时，此状态通常称为数据“1”状态。可通过从所述浮动主体移除多数载流子来擦除逻辑“1”(即，写入逻辑“0”)。如此，当从所述浮动主体清空多数载流子时，此状态通常称为数据“0”状态。同样如所属领域的技术人员所理解，晶体管浮动主体中的所存储电荷影响存储器单元晶体管的阈值电压(VT)。较低阈值电压(VT)增加穿过所述存储器单元晶体管的电流，且较高阈值电压(VT)减小穿过所述晶体管的电流。穿过存储器单元晶体管的电流用以确定存储器单元的状态。
图1图解说明常规浮动主体存储器单元10的实例。存储器单元10包含晶体管12，晶体管12具有栅极区16、源极区20及漏极区22。源极区20及漏极区22形成于硅层26中，其中浮动主体区18界定于所述源极区与所述漏极区之间。此外，浮动主体区18安置于上覆于衬底28上的隐埋绝缘体24上。
在操作中，可通过将正电压施加到栅极区16及漏极区22中的每一者来将逻辑“1”写入到存储器单元10，其中施加到漏极区22的正电压处于高于施加到栅极区16的正电压的电位。较低正栅极电位及较高正漏极电位经由碰撞离子化在浮动主体区18中产生空穴(未展示)。为写入逻辑“0”，可将栅极区16耦合到正电压且可将漏极区22耦合到负电压。漏极区22处的负电位导致反向通道且从浮动主体区18移除空穴。此外，为读取存储于存储器单元10内的电荷，可将栅极区16及漏极区22各自耦合到正电压，其中施加到漏极区22的正电压处于低于施加到栅极区16的正电压的电位。当浮动主体区18中存在空穴时，高漏极电流导致逻辑“1”读取。当浮动主体区18中不存在空穴时，低漏极电流导致逻辑“0”读取。
如上文所图解说明，常规浮动主体存储器单元将电荷存储于邻近于漏极区及源极区的浮动主体内，且因此，所存储电荷具有在操作期间从浮动主体泄漏的趋向。另外，常规浮动主体存储器单元在保留、读取及写入操作期间因在源极区处的电荷重组时从所述浮动主体丢失电荷而遭受不良数据保持。此外，由于常规浮动主体存储器单元可具有未经配置以保留大量电荷的小浮动主体，因此任何电荷丢失可导致波动或弱化信号。
需要用于增强浮动主体存储器单元的功能性的方法、装置及系统。特定来说，需要用于在写入及读取操作期间减小邻近存储器单元的干扰的同时增加浮动主体存储器单元的数据保持的方法、装置及系统。
发明内容
下文描述本发明的各种实施例，所述实施例针对存储器单元、形成存储器单元的方法、包含具有多个存储器单元的存储器阵列的存储器装置、操作存储器阵列的方法及包含至少一个存储器装置(其包含具有多个存储器单元的存储器阵列)的电子系统的实施例。在至少一项实施例中，存储器单元可包括晶体管，所述晶体管在绝缘层上方且包含源极及漏极。所述存储器单元还可包含浮动主体，所述浮动主体包含定位于所述源极与所述漏极之间的第一区、远离所述源极及漏极中的每一者定位的第二区以及通路，且延伸穿过所述绝缘层并将所述第一区耦合到所述第二区。另外，所述存储器单元可包含偏置栅极，所述偏置栅极至少部分地环绕所述第二区且经配置而可操作地耦合到偏置电压。此外，所述存储器单元可包含多个电介质层，其中所述第二区的每一外部垂直表面具有所述多个电介质层中的邻近于其的一电介质层。在至少一个其它实施例中，一种操作包含多个存储器单元的存储器阵列的方法可包括将偏置电压施加到偏置栅极，所述偏置栅极至少部分地环绕所述多个存储器单元中的每一存储器单元的电荷存储区。所述方法可进一步包含对包括晶体管的存储器单元执行操作，所述晶体管包含栅极区、源极区及漏极区。对所述存储器单元执行的操作可包含将电荷写入到所述存储器单元的相关联电荷存储区或从所述存储器单元的相关联电荷存储区读取电荷。此外，所述电荷存储区远离所述栅极区、所述源极区及所述漏极区中的每一者定位。另外，所述电荷存储区经由穿过绝缘材料形成的包括硅的通路耦合到包括硅的另一区，所述另一区邻近于源极区及漏极区且在所述源极区与漏极区之间定位。
一个或一个以上其它实施例可包括形成存储器单元的方法。一种方法可包含穿过上覆于硅层上的绝缘层形成通路且在所述绝缘层上方将包括硅的另一层形成到所述通道中且与所述硅层接触。所述方法还可包含穿过所述另一层、所述绝缘层及所述硅层形成多个沟槽，其中所述通路定位于所述多个沟槽之间。另外，所述方法可包含邻近所述硅层的每一外部垂直表面形成电介质层，所述电介质层邻近所述多个沟槽中的一沟槽且从所述硅层的顶部表面延伸到所述硅层的底部表面。此外，所述方法可包括至少部分地在所述多个沟槽中的每一沟槽内沉积导电材料，至少沉积到高于所述硅层的顶部表面的深度。此外，所述方法可包含在所述绝缘层上方形成晶体管，其中所述晶体管的漏极区及源极区上覆于所述绝缘层上且邻近于所述绝缘层，其中所述另一层定位于所述漏极区与所述源极区之间。
在又其它实施例中，本发明包含存储器装置，其包括包含多个存储器单元的存储器阵列。根据各种实施例，所述多个存储器单元中的每一存储器单元可包括上覆于绝缘层上且包括邻近所述绝缘层的漏极区及源极区的晶体管。每一存储器单元还可包含浮动主体，其具有邻近所述漏极区及所述源极区的第一区、远离所述第一区的第二区及延伸穿过所述绝缘层且将所述第一区耦合到所述第二区的通路。此外，每一存储器单元可包括偏置栅极，所述偏置栅极至少部分地环绕所述第二区且经配置以可操作地耦合到偏置电压。此外，所述第二区的每一外部垂直表面包括邻近其形成且定位于所述第二区的垂直表面与所述偏置栅极之间的电介质层。
本发明的再其它实施例包含电子系统。此类系统的一个或一个以上实施例可包括至少一个处理器及至少一个存储器装置，所述至少一个存储器装置包含多个存储器单元。所述多个存储器单元中的每一存储器单元可包括晶体管，所述晶体管具有上覆于绝缘层上且邻近于所述绝缘层的漏极区及源极区。每一存储器单元还可包含上覆于所述绝缘层上且定位于所述源极区与所述漏极区之间的第一区、包括硅且距所述第一区遥远地定位的第二区及从所述第一区延伸穿过所述绝缘层到达所述第二区的通路。此外，每一存储器单元可包含偏置栅极，所述偏置栅极至少部分地环绕所述第二区且适于可操作地耦合到偏置电压。另外，每一存储器单元可包含电介质层，所述电介质层邻近所述第二区的每一外部垂直表面定位且从所述第二区的顶部表面延伸到所述第二区的底部表面。
附图说明
图1图解说明常规浮动主体存储器单元；
图2是根据本发明的实施例的存储器单元的截面图；
图3是根据本发明的实施例的包含多个存储器单元的存储器阵列的一部分的截面图；
图4图解说明根据本发明的实施例的包含多个存储器单元的存储器阵列的一部分的三维视图；
图5A及5B分别图解说明根据本发明的实施例的结构的形成的平面图及截面图；
图6A是根据本发明的实施例的图5A结构的进一步形成的平面图；
图6B是根据本发明的实施例的图5B结构的进一步形成的截面图；
图7A是根据本发明的实施例的图6A结构的进一步形成的平面图；
图7B是根据本发明的实施例的图6B结构的进一步形成的截面图；
图8A是根据本发明的实施例的图7A结构的进一步形成的平面图；
图8B是根据本发明的实施例的图7B结构的进一步形成的截面图；
图9A是根据本发明的实施例的图8A结构的进一步形成的平面图；
图9B是根据本发明的实施例的图8B结构的进一步形成的截面图；
图10A是根据本发明的实施例的图9A结构的进一步形成的平面图；
图10B是根据本发明的实施例的图9B结构的进一步形成的截面图；
图11A是根据本发明的实施例的图10A结构的进一步形成的平面图；
图11B是根据本发明的实施例的图10B结构的进一步形成的截面图；
图12A是根据本发明的实施例的图11A结构的进一步形成的平面图；
图12B是根据本发明的实施例的图11B结构的进一步形成的截面图；
图13A是根据本发明的实施例的图12A结构的进一步形成的平面图；
图13B是根据本发明的实施例的图12B结构的进一步形成的截面图；
图14是根据本发明的实施例的图13B结构的进一步形成的截面图；
图15是根据本发明的实施例的图14结构的进一步形成的截面图；
图16是根据本发明的实施例的图15结构的进一步形成的截面图；
图17是根据本发明的实施例的图16结构的进一步形成的截面图；
图18是根据本发明的实施例的图17结构的进一步形成的截面图；
图19A及19B分别图解说明根据本发明的另一实施例的结构的形成的平面图及截面图；
图20A是根据本发明的实施例的图19A结构的进一步形成的平面图；
图20B是根据本发明的实施例的图19B结构的进一步形成的截面图；
图21A是根据本发明的实施例的图20A结构的进一步形成的平面图；
图21B是根据本发明的实施例的图20B结构的进一步形成的截面图；
图22A是根据本发明的实施例的图21A结构的进一步形成的平面图；
图22B是根据本发明的实施例的图21B结构的进一步形成的截面图；
图23A是根据本发明的实施例的图22A结构的进一步形成的平面图；
图23B是根据本发明的实施例的图22B结构的进一步形成的截面图；
图24A是根据本发明的实施例的图23A结构的进一步形成的平面图；
图24B是根据本发明的实施例的图23B结构的进一步形成的截面图；
图25是根据本发明的实施例的图24B结构的进一步形成的截面图；
图26是根据本发明的实施例的包含多个存储器单元的存储器阵列的电路图；
图27是根据本发明的实施例的电子系统的框图；
图28是根据本发明的实施例的包含并入有先前实施例中的一者或一者以上的存储器单元的集成电路裸片的半导体晶片的图示；
图29是根据本发明的另一实施例的包含多个存储器单元的存储器阵列的一部分的截面图；且
图30是根据本发明的又一实施例的包含多个存储器单元的存储器阵列的一部分的截面图。
具体实施方式
在以下详细说明中，参考形成本文的一部分的附图，附图中以图解说明的方式展示其中可实践本发明的特定实施例。足够详细地描述这些实施例以使得所属领域的技术人员能够实践本发明，且应理解，可利用其它实施例并可在本发明的范围内做出结构、逻辑及电改变。
在此说明中，可以框图形式展示各功能，以便不会因不必要的细节使本发明模糊不清。此外，所展示及所描述的特定实施方案仅为实例，且除非本文中另有规定，否则不应被视为实施本发明的仅有方式。块定义及各种块之间的逻辑分割表示特定实施方案。所属领域的技术人员将易于明了，可通过众多其它分割方案实践本发明的各种实施例。在大多数情况下，本发明的各种实施例中已省略关于计时考虑因素的细节及类似物，其中此类细节对获得对本发明的完全理解并非必要且在相关领域的技术人员的能力范围内。
以下说明中所用的术语“晶片”及“衬底”包含具有暴露表面的任一结构，可在所述结构上或所述结构中形成与本发明的实施例相关的集成电路(IC)结构。非限制性地，术语衬底包含半导体晶片及其它块体半导体衬底。术语衬底还用以指代处理期间的半导体结构，且可包含已制作于其上的其它层。晶片及衬底两者包含经掺杂及未经掺杂的半导体、由基底半导体或绝缘体支撑的外延半导体层以及所属领域的技术人员已知的其它半导体结构。术语“导体”包含半导体，且术语“绝缘体”或“电介质”包含导电性不及本文中称为导体的材料的任一材料。
通常参考以下说明及附图，图解说明本发明的各种方面以展示其结构及操作方法。用相同编号指示所图解说明实施例的共用元件。应理解，所呈现的图并非意在图解说明实际结构或方法的任一特定部分的实际视图，而仅用来更清晰且更完全地描绘本发明的理想化表示。
将首先参考图2到图4描述根据本发明的各种实施例的包含浮动主体的存储器单元及包含多个存储器单元的存储器阵列。接着，将参考图5A到图25描述根据本发明的各种实施例形成包含多个存储器单元的存储器阵列的方法。接着，将参考图26描述根据本发明的一个或一个以上实施例的存储器单元的读取及写入操作。此后，将参考图27及图28描述电子系统及半导体晶片，其各自并入有先前实施例中的一者或一者以上的存储器阵列及若干存储器单元。
应注意，虽然本发明的以下所描述实施例包括一个或一个以上NMOS晶体管，但所属领域的技术人员已知的其它晶体管(例如，PMOS晶体管)也可用于实施本发明的各种实施例。此外，虽然本发明的以下所描述的实施例是指“空穴产生”或充当多数载流子的“空穴”，但所属领域的技术人员应理解，在提供(举例来说)电子产生及充当多数载流子的电子的特定实施例中可将各种电压及/或掺杂极性反转。
图2是根据本发明的实施例的包含浮动主体的存储器单元310的截面图。如图2中所图解说明，存储器单元310包含晶体管312，晶体管312具有栅极区314、源极区316及漏极区318。晶体管312可形成于隐埋绝缘体322上方，隐埋绝缘体322可上覆于衬底320上。仅举例来说，且并非以限制方式，隐埋绝缘体322可包括隐埋氧化物(BOX)层且衬底320可包括块体硅衬底。存储器单元310还可包含可操作地耦合到源极区316的共用源极线326。此外，存储器单元310包含数字线324，数字线324上覆于氧化物层348上且延伸穿过氧化物层348中的通道以可操作地耦合到漏极区318。
另外，存储器单元310包含可包括硅的第一区334。根据一些实施例，第一区334可包括外延(EPI)硅，且更特定来说包括经正掺杂的EPI硅。第一区334上覆于可包括硅的第二区330上。根据一些实施例，第二区330可包括经正掺杂的硅。第二区330在下文中还可称为“电荷存储区”。第一区334可经由穿过氧化物层328形成的通路346耦合到第二区330，所述氧化物层可包括(举例来说)隐埋氧化物(BOX)。通路346可包括硅且在一些实施例中可包括外延(EPI)硅。此外，根据一些实施例，可正掺杂通路346，且根据其它实施例，可负掺杂通路346。另外，存储器单元310可包括电介质材料333，电介质材料333邻近第二区330的每一外部垂直表面形成且从第二区330的顶部表面延伸到第二区330的底部表面。第二区330、通路346及第一区334可共同地界定存储器单元310的浮动主体。
此外，存储器单元310包含导电元件336，导电元件336邻近第二区330的每一外部垂直表面且从高于第二区330的顶部表面延伸到第二区330的底部表面。导电元件336可具有形成于其上方的氧化物区338。仅举例来说，且并非以限制方式，导电元件336可包括多晶硅或任何金属。为便于说明，导电元件336在下文中将称为偏置栅极336。存储器单元310还可包含氧化物区340，氧化物区340上覆于氧化物区338及栅极区314上。
如下文更完全地描述，在存储器单元310的预期操作期间，偏置栅极336可为可操作地耦合到偏置电压，且更特定来说耦合到负偏置电压。因此，第二区330连同电介质层333及至少部分地环绕第二区330的偏置栅极336一起可充当电容器。因此，在操作期间产生于浮动主体(即，第一区334、通路346及第二区330)内的空穴可存储于第二区330内。因此，在存储器单元310的操作期间，电荷可远离源极区316及漏极区318中的每一者而存储，且因此，相对于常规浮动主体存储器单元可减小电荷重组。此外，经由通路346将第二区330耦合到第一区334可限制在存储器单元310的操作期间移动到第二区330中或移动出第二区330的电荷的数目。因此，与常规浮动主体存储器单元相比，可增强电荷保持。此外，如所配置，存储器单元310可包含具有与常规先前技术结构的浮动主体相比较大的存储区域的浮动主体。因此，此可允许存储更多的电荷，且因此，最小化因任何丢失电荷而产生的信号波动。因此，与常规结构相比，存储器单元310可提供增强信号。
如上文所提及，偏置栅极336可包括导体，且如所属领域的技术人员所理解，导体(例如，多晶硅或金属)可展现“功函数”。利用具有与具有较高“功函数”(例如，5.1)的导体相比具有较低“功函数”(例如，4.0)的导体的偏置栅极336可增加第二区330的电容。此外，还可通过增加第二区330的垂直厚度B来增加第二区330的电容。此外，为增加第二区330的电容，电介质层333可包括与二氧化硅相比的高-K电介质材料，可使电介质层333变薄，或可采取上述两种情况的任一组合。
另外，为进一步减少在存储器单元310的操作期间丢失的电荷，可负掺杂通路346以增加通路346的电阻且进一步限制电荷移动到第二区330中及移动出第二区330。此外，为限制电荷移动到第二区330中及移动出第二区330，可通过增加通路346的长度L、减小通路346的宽度W或采取上述两种情况的组合来增加通路346的电阻。此外，可不掺杂或相对于第二区330的掺杂浓度轻度正掺杂第一区334以在存储器单元310的操作期间减小定位于源极区316或漏极区318附近的正电荷的数目。因此，可减小电荷重组，且因此，还可减小在操作期间丢失的电荷的量。
应注意，端视通路346的配置(例如，通路346的宽度W、通路346的垂直长度L或通路346的掺杂)，从存储器单元310擦除电荷(即，写入逻辑“0”)可证明较为困难，此是由于对电荷移动出第二区330且穿过通路346的限制。在此情况下，为更易于擦除存储于第二区330内的电荷，可将偏置栅极336耦合到正电压或0.0伏。此外，可轻度正掺杂(例如，1el 5/cm3)通路346以减小通路346的电阻且缩减对电荷移动到第二区330中及移动出第二区330的限制。
图3是根据本发明的实施例的包含多个存储器单元310的存储器阵列300的一部分的截面图。在图2及图3中，相同编号已用以识别相同特征。图4图解说明根据本发明的实施例的包含存储器单元310及310′的存储器阵列400的一部分的三维视图。如图4中所图解说明，邻近存储器单元310及310′包含相应漏极区318及318′与相应源极区316及316′。漏极区318及318′可操作地耦合到相应数字线324及324′且源极区316及316′各自可操作地耦合到共用源极线326。另外，每一存储器单元310及310′的栅极区(未展示；参见(例如)图2及3中所展示的栅极区314)可操作地耦合到字线350。此外，存储器单元310及310′包含相应第一区334及334′、第二区330及330′以及通路346及346′。如所图解说明，第一区334可经由穿过隐埋氧化物层328(未展示；参见图2及3)形成的通路346耦合到第二区330。此外，第一区334′可经由穿过隐埋氧化物层328(参见图3及4)形成的通路346′耦合到第二区330′。此外，上覆于隐埋绝缘体322上的偏置栅极336可至少部分地环绕第二区330及330′。
现将参考图5A到图18描述根据本发明的各种实施例形成包含多个存储器单元的存储器阵列的方法。在如图5A中所图解说明的平面图及图5B中所图解说明的截面图中所描绘的一项实施例中，可提供包含形成于衬底320上方的隐埋绝缘体322的结构。如上文所提及，仅举例来说，隐埋绝缘体322可包括隐埋氧化物(BOX)层，且仅举例来说，衬底320可包括块体硅衬底。此外，仅举例来说，隐埋绝缘体322可具有在大致50纳米到500纳米的范围内的垂直厚度A。此外，所述结构可包含包括(仅举例来说)二氧化硅的氧化物层328，氧化物层328上覆于如上文所提及可包括硅的第二区330上。此外，第二区330上覆于隐埋绝缘体322上。第二区330可具有在(仅举例来说)大致50纳米到200纳米的范围内的垂直厚度B。氧化物层328可通过任一已知沉积或氧化工艺来形成且可具有在(仅举例来说)大致50纳米到150纳米的范围内的垂直厚度Z。
参考图6A中所图解说明的平面图及图6B中所图解说明的截面图，可将多个通路346蚀刻到氧化物层328中且贯穿氧化物层328的整个深度。通路346可具有在(仅举例来说)大致5纳米到20纳米的范围内的宽度W(参见图2)。另外，通路346可具有在(仅举例来说)大致50纳米到150纳米的范围内的长度L(参见图2)。仅举例来说，可使用反应性离子蚀刻(RIE)工艺或所属领域的技术人员已知的任一其它适合蚀刻工艺来穿过氧化物层328蚀刻通路346。此后，如图7A中所图解说明的平面图及图7B中所图解说明的截面图中所描绘，第一区334可形成于氧化物层328上方且形成到每一通路346中。可通过任一已知适合EPI工艺来形成第一区334。仅举例来说，可通过选择性EPI生长工艺、EPI横向生长工艺或其任一组合来形成第一区334。此外，仅举例来说，且并非以限制方式，第一区334可具有在大致30纳米到100纳米的范围内的垂直厚度C。
接着，可在第一区334上方形成牺牲氧化物层704且可在牺牲氧化物层704上方形成牺牲氮化物层706，如图8A中所图解说明的平面图及图8B中所图解说明的截面图中所描绘。仅举例来说，且并非以限制方式，牺牲氧化物层704可具有在大致5纳米到10纳米的范围内的垂直厚度且牺牲氮化物层706可具有在大致20纳米到50纳米的范围内的垂直厚度。
图9A及图9B分别图解说明图8A及图8B中所描绘的结构在进一步处理之后的平面图及截面图，其中已蚀刻穿过牺牲氮化物层706、牺牲氧化物层704、第一区334、氧化物层328及第二区330以形成浅沟槽隔离(STI)区708。可通过所属领域的技术人员已知的任一工艺来形成浅沟槽隔离(STI)区708。此外，如图9B中所图解说明，电介质层333可邻近第二区330的每一外部垂直表面形成，其中每一电介质层333从第二区330的顶部表面延伸到第二区330的底部表面。举例来说，可通过选择性地氧化第二区330的每一外部垂直表面来形成电介质层333。
此后，如图10A中所图解说明的平面图及图10B中所图解说明的截面图中所描绘，偏置栅极336可形成于牺牲氧化物层704上方及STI区708内。如上文所提及，偏置栅极336可包括(举例来说)多晶硅或金属，例如氮化钛(TiN)、氮化钽(TaN)、其任一组合，或任一其它金属。参考图11A中所图解说明的平面图及图11B中所图解说明的截面图，接着，可通过所属领域的技术人员已知的任一工艺来蚀刻偏置栅极336的上覆于牺牲氧化物层704上的一部分及STI区708内的一部分以形成凹入部335。仅举例来说，可通过如所属领域的技术人员所理解的毯覆式RIE工艺来形成凹入部335。应注意，如图11B中所图解说明，在STI区708内将偏置栅极336蚀刻到至少低于第一区334但高于第二区330的深度的深度。
此外，如图11B中所图解说明，电介质层337可邻近第一区334的每一外部垂直表面形成，其中每一电介质层337从第一区334的顶部表面延伸到第一区334的底部表面。举例来说，可通过选择性地氧化第一区334的每一外部垂直表面来形成电介质层337。随后，如图12A中所图解说明的平面图及图12B中所图解说明的截面图中所描绘，可通过任一已知工艺来在STI区708内及偏置栅极336上方形成氧化物区338。接着，可通过研磨工艺(例如，化学机械平面化(CMP))来平面化氧化物区338的顶部层。接着，可移除牺牲氮化物层706及牺牲氧化物层704中的每一者从而产生图13A中所图解说明的平面图及图13B中所图解说明的截面图中所描绘的结构。举例来说，可通过选择性RIE、H3P04蚀刻剂或所属领域的技术人员已知的任一其它工艺来移除牺牲氮化物层706及牺牲氧化物层704。
图14图解说明图13B中所描绘的结构在进一步处理之后的结构，其中已通过常规工艺形成电介质层319及各自具有栅极区314、漏极区318及源极区316的晶体管312。此外，参考图15及图16中所描绘的截面图解，可使用任一已知工艺来在晶体管312及氧化物区338上方形成氧化物区340。随后，可使用常规镶嵌工艺来形成延伸穿过氧化物区340且耦合到源极区316的共用源极线326。接着，可通过研磨工艺(例如，CMP工艺)来平面化共用源极线326的顶部层。仅举例来说，共用源极线326可包括钛(Ti)、氮化钛(TiN)、钨(W)、氮化钽(TaN)、其任一组合或任一其它金属。此后，参考图17，可使用任一已知工艺来在氧化物区340及共用源极线326上方形成氧化物区348。随后，可通过任一已知蚀刻工艺(举例来说，RIE工艺)来各自蚀刻氧化物区348及氧化物区340以在氧化物区348及氧化物区340内及漏极区318上方形成凹部710。接着，可在氧化物区348上方及凹部710内形成数字线324且将其耦合到漏极区318，如图18中所图解说明。仅举例来说，数字线324可包括钛(Ti)、氮化钛(TiN)、钨(W)、氮化钽(TaN)、其任一组合或任一其它金属。
现将参考图19A到图25描述根据本发明的另一实施例形成包含多个存储器单元的存储器阵列的方法。在如图19A中所图解说明的平面图及图19B中所图解说明的截面图中所描绘的实施例中，可提供包含上覆于衬底820上的隐埋绝缘体822的结构。仅举例来说，且并非以限制方式，隐埋绝缘体822可包括隐埋氧化物(BOX)层且衬底820可包括块体硅衬底。此外，所述结构可包含氧化物层832(举例来说，二氧化硅)，氧化物层832上覆于可包括硅的层830上。仅以举例的方式，层830可包括单晶体。此外，层830上覆于隐埋绝缘体822上。仅举例来说，氧化物层832可具有大致50埃的垂直厚度。层830可具有在(仅举例来说)大致1.5千埃到3千埃(KA)的范围内的垂直厚度D。另外，氮化物层834可形成于氧化物层832上方且可(仅举例来说)具有在大致200埃到500埃的范围内的垂直厚度。
参考图20A中所图解说明的平面图及图20B中所图解说明的截面图，可利用任一已知蚀刻工艺来将凹部840蚀刻到氮化物层834、氧化物层832中且贯穿氮化物层834、氧化物层832并部分地蚀刻到层830中。仅以举例的方式，可通过如所属领域的技术人员所理解的干式蚀刻工艺来形成凹部840。仅举例来说，且并非以限制方式，可将凹部840蚀刻到层830中大致1千埃的深度。此后，参考图21A中所图解说明的平面图及图21B中所图解说明的截面图，每一凹部840可填充有氧化物区842，氧化物区842可包括(仅举例来说)旋涂电介质(SOD)。接着，可通过研磨工艺(例如，CMP工艺)来平面化每一氧化物区842的顶部层。如图22A中所图解说明的平面图及图22B中所图解说明的截面图中所描绘，接着，可使用蚀刻工艺(例如，(仅举例来说)干式蚀刻工艺、稀释氢氟(DHF)酸蚀刻工艺或其任一组合)来将多个凹部850形成到每一氧化物区842中但不贯穿每一氧化物区842。在蚀刻氧化物区842之后，每一氧化物区842可具有在(仅举例来说)大致200埃到500埃的范围内的垂直厚度H。
图23A及图23B分别图解说明图22A及图22B中所描绘的结构在进一步处理之后的结构，其中可在凹部850(参见图22A及图22B)内形成区846，区846各自包括硅，且更特定来说包括EPI硅。此外，接着，可通过研磨工艺(例如，CMP工艺)来平面化每一区846的顶部层。此后，如图24A中所图解说明的平面图及图24B中所图解说明的截面图中所描绘，可各自移除氮化物层834及氧化物层832且可抛光层830的所得暴露表面，以使层830的暴露表面平滑。此后，可遵循如参考图9A到图18所描述的方法步骤来形成包含多个存储器单元910的存储器阵列900，如图25中所图解说明。借助参考图19A到图24B所图解说明的步骤形成图24A及图24B中所图解说明的结构在不对层830执行平面化技术的情况下保证层830的均匀顶部表面。
参考图25，存储器阵列900包含多个存储器单元910，其中每一存储器单元910包含具有栅极区914、源极区916及漏极区918的晶体管912。晶体管312可安置于隐埋绝缘体822上方，隐埋绝缘体822可上覆于衬底820上。如上文所提及，隐埋绝缘体822可包括(仅举例来说)隐埋氧化物(BOX)层，且衬底820可包括(仅举例来说)块体硅衬底。
另外，每一存储器单元910在层830内包含第一区835及第二区831。第二区831在下文中还可称为“电荷存储区”。根据一些实施例，第一区835及第二区831可各自包括经正掺杂的硅。根据其它实施例，第一区835可包括未经掺杂的硅。第一区835可经由延伸穿过氧化物区842的通路846耦合到第二区831，氧化物区842可包括(举例来说)隐埋氧化物(BOX)。根据一些实施例，可正掺杂可包括硅的通路846，且根据其它实施例，可负掺杂通路846。另外，电介质材料833可邻近第二区831的每一外部垂直表面形成且从第二区831的顶部表面延伸到第二区831的底部表面。第二区831、通路846及第一区835可共同地界定存储器单元910的浮动主体。
此外，存储器阵列900包含导电元件836，导电元件836邻近第二区831的每一外部垂直表面形成且从高于第二区831的顶部表面延伸到第二区831的底部表面。另外，导电元件336具有形成于其上方的氧化物区838。仅举例来说，且并非以限制方式，导电元件836可包括多晶硅或任何金属。为便于说明，导电元件836在下文中将称为偏置栅极836。
如下文更完全地描述，在存储器单元910的预期操作期间，偏置栅极836可为可操作地耦合到偏置电压，且更特定来说耦合到负偏置电压。因此，第二区831连同电介质层833及至少部分地环绕第二区831的偏置栅极836一起可充当电容器。因此，在操作期间产生于浮动主体(即，第一区835、通路846及第二区831)内的空穴可存储于第二区831内。因此，在存储器单元910的操作期间，电荷可远离源极区916及漏极区918中的每一者而存储，且因此，相对于常规浮动主体存储器单元可减小电荷重组。此外，经由通路846将第二区831耦合到第一区835可限制在存储器单元910的操作期间移动到第二区831中或移动出第二区831的电荷的数目。因此，与常规浮动主体存储器单元相比，可增强电荷保持。此外，如所配置，存储器单元910可包含具有比常规先前技术结构的浮动主体大的存储区域的浮动主体。因此，此可允许存储更多的电荷，且因此，最小化因任何丢失电荷所产生的信号波动。因此，与常规结构相比，存储器单元910可提供增强信号。
如上文所提及，偏置栅极836可包括导体，且如所属领域的技术人员所理解，导体(例如，多晶硅或金属)可展现“功函数”。利用具有与具有较高“功函数”(例如，5.1)的导体相比具有较低“功函数”(例如，4.0)的导体的偏置栅极836可增加第二区831的电容。此外，还可通过增加第二区831的厚度Q来增加第二区831的电容。此外，为增加第二区831的电容，电介质层833可包括与二氧化硅相比的高-K电介质材料，可使电介质层833变薄，或可采取上述两种情况的任一组合。
另外，为进一步减少在存储器单元910的操作期间丢失的电荷，可负掺杂通路846以增加通路846的电阻且进一步限制电荷移动到第二区831中及移动出第二区831。此外，为进一步限制电荷移动到第二区831中及移动出第二区831，可通过增加通路846的长度M、减小通路346的宽度N或采取上述两种情况的组合来增加通路846的电阻。此外，可不掺杂或相对于第二区831的掺杂浓度轻度正掺杂第一区835以在存储器单元910的操作期间减小定位于源极区916或漏极区918附近的正电荷的数目。因此，可减小电荷重组，且因此，还可减小在操作期间丢失的电荷的量。
应注意，端视通路846的配置(例如，通路846的宽度N、通路846的长度M或通路846的掺杂)，从存储器单元910擦除电荷(即，写入逻辑“0”)可证明较为困难，此是由于对电荷移动出第二区831且穿过通路846的限制。在此情况下，为更易于擦除存储于第二区831内的电荷，可将偏置栅极836耦合到正电压或0.0伏。此外，可轻度正掺杂(例如，1el5/cm3)通路846以减小通路846的电阻且缩减对电荷移动到第二区831中及移动出第二区831的限制。
还应注意，虽然上文所描述的实施例包括一个或一个以上平面晶体管，但所属领域的技术人员已知的其它晶体管(例如，凹入的通道晶体管或鳍式FET)也可用于实施本发明的各种实施例中。举例来说，如图29中所图解说明，存储器阵列779包含多个存储器单元760，其中每一存储器单元760包含具有栅极区769的鳍式FET晶体管762，如所属领域的技术人员将了解。如所属领域的技术人员所理解，鳍式FET晶体管可包含栅极区，所述栅极区可形成为经配置以充当存储器单元的浮动主体的硅结构的至少一部分。因此，所述栅极区可至少部分地缠绕所述浮动主体的一个或一个以上部分。如图29中所图解说明，每一存储器单元760在层766内包含第一区764及第二区765。第二区765在下文中还可称为“电荷存储区”。根据一些实施例，第一区764及第二区765可各自包括经正掺杂的硅。根据其它实施例，第一区764可包括未经掺杂的硅。第一区764可经由延伸穿过氧化物区767的通路768耦合到第二区765，氧化物区767可包括(举例来说)隐埋氧化物(BOX)。根据一些实施例，可正掺杂可包括硅的通路768，且根据其它实施例，可负掺杂通路768。
此外，举例来说，如图30中所图解说明，存储器阵列789包含多个存储器单元780，其中每一存储器单元780包含具有栅极区799的凹入的通道晶体管782，如所属领域的技术人员将了解。如图30中所图解说明，每一存储器单元780在层786内包含第一区784及第二区785。第二区785在下文中还可称为“电荷存储区”。根据一些实施例，第一区784及第二区785可各自包括经正掺杂的硅。根据其它实施例，第一区784可包括未经掺杂的硅。第一区784可经由延伸穿过氧化物区787的通路788耦合到第二区785，氧化物区787可包括(举例来说)隐埋氧化物(BOX)。根据一些实施例，可正掺杂可包括硅的通路788，且根据其它实施例，可负掺杂通路788。
现将参考图26描述存储器单元的各种操作(即，读取、擦除或写入)。图26图解说明包含待编程的存储器单元610及邻近存储器单元612及614的存储器阵列600的电路图。存储器单元610、612及614可各自包括先前所描述的存储器单元310或910。如所图解说明，每一存储器单元610、612及614包含具有如下文所识别的栅极、漏极及源极的晶体管。此外，每一存储器单元610、612及614包含包括先前所描述的偏置栅极336或836的偏置栅极670。如所图解说明，存储器单元610与存储器单元612共享数字线616且与存储器单元614共享字线618。此外，应注意，在以下所描述的操作期间，偏置栅极670可操作地耦合到偏置电压，例如负偏置电压(例如，-1.5伏)。另外，在以下所描述的操作期间，存储器单元610、612及614各自具有施加到其相应源极626、632及620的接地电压。
通过如所属领域的技术人员所理解的“碰撞离子化”，可通过将第一正电压(例如，1.0伏)施加到存储器单元610的栅极628来将逻辑“1”写入到存储器单元610。因此，还将所述第一正电压(例如，1.0伏)施加到存储器单元614的栅极622。另外，可将具有大于施加到存储器单元610的栅极628的第一正电压的电位的第二正电压(例如，1.5伏)施加到存储器单元610的漏极630。因此，还将所述第二正电压(例如，1.5伏)施加到存储器单元612的漏极636。此外，为防止邻近存储器单元612及614的编程，可将0.0伏施加到存储器单元614的漏极624且可将负电压(例如，-1.5伏)施加到存储器单元612的栅极634。
另外，可通过将正电压(例如，1.0伏)施加到存储器单元610的栅极628来从存储器单元610擦除逻辑“1”(即，写入逻辑“0”)。因此，还将所述正电压(例如，1.0伏)施加到存储器单元614的栅极622。另外，可将负电压(例如，-1.0伏)施加到存储器单元610的漏极630。因此，还将所述负电压(例如，-1.0伏)施加到存储器单元612的漏极636。
使用如所属领域的技术人员所理解的栅极诱发漏极泄漏(GIDL)电流，可通过将负电压(例如，-2.5伏)施加到存储器单元610的栅极628来将逻辑“1”写入到存储器单元610。因此，还将所述负电压(例如，-2.5伏)施加到存储器单元614的栅极622。另外，可将正电压(例如，1.8伏)施加到存储器单元610的漏极630。因此，还将所述正电压(例如，1.8伏)施加到存储器单元612的漏极636。此外，为防止邻近存储器单元612及614的编程，可将负电压(例如，-1.0伏)施加到存储器单元612的栅极634且可将0.0伏施加到存储器单元614的漏极624。
此外，为读取存储于存储器单元610内的电荷，可将第一正电压(例如，1.0伏)施加到存储器单元610的栅极628。因此，还将所述第一正电压(例如，1.0伏)施加到存储器单元614的栅极622。另外，可将具有小于施加到存储器单元610的栅极628的所述第一正电压的电位的第二正电压(例如，0.3伏)施加到存储器单元610的漏极630。因此，还将所述第二正电压(例如，0.3伏)施加到存储器单元612的漏极636。此外，为防止从邻近存储器单元612及614“读取”，可将负电压(例如，-1.0伏)施加到存储器单元612的栅极634且可将0.0伏施加到存储器单元614的漏极624。
图27是根据本发明的实施例的电子系统的框图。电子系统200包含输入装置272、输出装置274及存储器装置278，其全部耦合到处理器装置276。存储器装置278并入有至少一个存储器阵列300/900/779/789，其包含本发明的前述实施例中的一者或一者以上的至少一个存储器单元310/910/760/780。图28是根据本发明的进一步实施例的包含并入有先前实施例中的一者或一者以上的存储器阵列及存储器单元的集成电路裸片992的半导体晶片990的图示。
本发明的实施例提供优于常规存储器技术的优点及用以实施所述优点的结构。举例来说，在浮动主体的操作中采用小电容器结构。所述浮动主体远离源极/漏极区，因此最小化操作期间的干扰。所述偏置栅极、电介质及浮动主体可独立于FET模型化以最小化操作期间的电荷损失。所述技术可易于缩放，且可采用间距加倍来实施。另外，所制作的装置是可堆叠的。另外，可使用间距减小技术来将特征大小(CD)减小到8F2或更小。
特定实施例已以非限制性实例的方式展示于图式中且已详细地描述于本文中；然而，各种实施例可容许各种修改及替代形式。应理解，本发明并不限于所揭示的特定形式。相反，本发明囊括归属于以上所附权利要求书及其合法等效形式的范围内的所有修改、等效及替代形式。

Claims (20)

1.一种包含一个或一个以上存储器单元的装置，每一存储器单元包括：
晶体管，其在绝缘材料上方，所述晶体管包含栅极区、源极区及漏极区；
浮动主体，其包含定位于所述源极区与所述漏极区之间的第一区、远离所述源极区及所述漏极区中的每一者定位的第二区以及通路，其中所述绝缘材料在所述第一区和所述第二区之间水平地延伸以界定所述通路；
偏置栅极，其至少部分地环绕所述第二区且经配置而可操作地耦合到偏置电压，以吸引来自所述第一区的电荷存储至所述第二区中；以及
多个电介质层，其中所述第二区的每一外部垂直表面具有所述多个电介质层中的邻近于其的一电介质层，所述电介质层从所述第二区的顶部表面延伸到所述第二区的底部表面。
2.根据权利要求1所述的装置，其中所述第一区及所述通路各自包括外延(EPI)硅。
3.根据权利要求1所述的装置，其中所述第二区包括经正掺杂的硅。
4.根据权利要求1所述的装置，其中所述绝缘材料包括隐埋氧化物(BOX)。
5.根据权利要求1所述的装置，其进一步包括电介质材料，所述电介质材料邻近所述第一区的每一外部垂直表面定位且从所述第一区的顶部表面延伸到所述第一区的底部表面。
6.根据权利要求1所述的装置，其中所述偏置栅极经配置而可操作地耦合到负偏置电压。
7.根据权利要求1所述的装置，其中所述通路包括经负掺杂的硅及经正掺杂的硅中的一者。
8.根据权利要求1所述的装置，其中所述第一区包括经正掺杂的硅及未经掺杂的硅中的一者。
9.根据权利要求1所述的装置，其中所述偏置栅极从高于所述第二区的顶部表面的深度的深度延伸到大致等于所述第二区的底部表面的深度的深度。
10.根据权利要求1所述的装置，其进一步包括包含所述一个或一个以上存储器单元的存储器阵列。
11.根据权利要求1所述的装置，其进一步包括电子系统，所述电子系统包括：
至少一个处理器；及
至少一个存储器装置，其包含所述一个或一个以上存储器单元。
12.一种形成存储器单元的方法，所述方法包括：
穿过上覆于硅材料上的绝缘材料形成通路；
在所述绝缘材料上方将包括硅的另一材料形成到所述通路中且与所述硅材料接触；
穿过所述另一材料、所述绝缘材料及所述硅材料形成多个沟槽，其中所述通路定位于所述多个沟槽之间；
邻近所述硅材料的每一外部垂直表面形成电介质材料，所述电介质材料邻近所述多个沟槽中的一沟槽且从所述硅材料的顶部表面延伸到所述硅材料的底部表面；
至少部分地在所述多个沟槽中的每一沟槽内沉积导电材料，至少沉积到高于所述硅材料的顶部表面的深度；及
在所述绝缘材料上方形成晶体管，其中所述晶体管的漏极区及源极区上覆于所述绝缘材料上且邻近于所述绝缘材料，其中所述另一材料定位于所述漏极区与所述源极区之间。
13.根据权利要求12所述的方法，其中穿过绝缘材料形成通路包括穿过绝缘材料形成具有在5纳米到20纳米的范围内的宽度的通路。
14.根据权利要求12所述的方法，其中穿过绝缘材料形成通路包括穿过具有在50纳米到500纳米的范围内的垂直厚度的绝缘材料形成通路。
15.根据权利要求12所述的方法，其中穿过上覆于硅材料上的绝缘材料形成通路包括穿过上覆于硅材料上具有在50纳米到200纳米的范围内的垂直厚度的绝缘材料形成通路。
16.一种操作包含多个存储器单元的存储器阵列的方法，其包括：
通过以下两种方式中的一者对包括浮动主体和包含栅极区、源极区及漏极区的晶体管的存储器单元执行操作：将电荷写入到所述浮动主体的相关联电荷存储区及从所述浮动主体的所述相关联电荷存储区读取电荷，其中所述电荷存储区远离所述栅极区、所述源极区及所述漏极区中的每一者定位且经由穿过绝缘材料形成的所述浮动主体的包括硅的通路耦合到所述浮动主体的包括硅的另一区，所述另一区邻近于所述源极区及漏极区且在所述源极区与漏极区之间定位，其中所述绝缘材料在所述浮动主体的包括硅的另一区和所述电荷存储区之间水平地延伸以界定所述通路，其中所述电荷存储区的外部垂直表面具有多个电介质层中邻近于所述电荷存储区的一个电介质层，所述电介质层从所述电荷存储区的顶部表面延伸至所述电荷存储区的底部表面；以及
将偏置电压施加到至少部分地横向环绕所述多个存储器单元中的每一存储器单元的电荷存储区的偏置栅极，以吸引来自所述浮动主体的包括硅的另一区的电荷存储至所述浮动主体的所述电荷存储区中。
17.根据权利要求16所述的方法，其进一步包括在所述对所述存储器单元执行操作期间将0.0伏施加到邻近于所述存储器单元且与所述存储器单元共享字线的另一存储器单元的漏极区。
18.根据权利要求16所述的方法，其进一步包括在所述对所述存储器单元执行操作期间将负电压施加到邻近于所述存储器单元且与所述存储器单元共享数字线的另一存储器单元的栅极区。
19.根据权利要求16所述的方法，其中将偏置电压施加到偏置栅极包括将负偏置电压施加到所述偏置栅极。
20.根据权利要求16所述的方法，其中将偏置电压施加到偏置栅极包括在将逻辑“0”电荷写入到所述存储器单元的所述相关联电荷存储区期间将正偏置电压及0.0伏的偏置电压中的一者施加到所述偏置栅极。
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