KR100801707B1 - 플로팅 바디 메모리 및 그 제조방법 - Google Patents
플로팅 바디 메모리 및 그 제조방법Info
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Abstract
플로팅 바디 메모리(Floating body memory)를 제공한다. 반도체기판의 셀 영역에 플로팅 바디 메모리 셀(floating body memory cell)이 배치된다. 상기 반도체기판의 주변 영역에 제 1 플로팅 바디(floating body)가 배치된다. 상기 제 1 플로팅 바디 상에 주변 게이트 패턴이 배치된다. 상기 주변 게이트 패턴 양측에 제 1 소스/드레인 영역들이 배치된다. 상기 제 1 소스/드레인 영역들은 상기 제 1 플로팅 바디와 접촉된다. 상기 제 1 플로팅 바디 및 상기 제 1 소스/드레인 영역들 사이에 제 1 누설차폐 패턴들이 배치된다. 상기 제 1 누설차폐 패턴들은 상기 주변 게이트 패턴의 외측에 정렬될 수 있다.
Description
도 1은 본 발명의 제 1 실시 예에 따른 플로팅 바디 메모리(Floating body memory)를 설명하기 위한 단면도이다.
도 2는 본 발명의 제 2 실시 예에 따른 플로팅 바디 메모리(Floating body memory)를 설명하기 위한 단면도이다.
도 3 내지 도 9는 본 발명의 제 1 실시 예에 따른 플로팅 바디 메모리(Floating body memory)의 제조방법을 설명하기 위한 단면도들이다.
도 10 내지 도 14는 본 발명의 제 2 실시 예에 따른 플로팅 바디 메모리(Floating body memory)의 제조방법을 설명하기 위한 단면도들이다.
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 플로팅 바디 메모리(Floating body memory) 및 그 제조방법에 관한 것이다.
일반적으로 반도체 메모리는 셀 영역 및 주변회로 영역을 구비한다. 상기 셀 영역에는 메모리 셀들이 배치되고, 상기 주변회로 영역에는 트랜지스터와 같이 상기 메모리 셀들의 동작에 필요한 구동장치들이 배치된다.
상기 메모리 셀들에는 휘발성메모리소자의 일종인 디램(dynamic random access memory; DRAM) 셀이 널리 사용되고 있다. 상기 디램(DRAM) 셀을 구현하는 데에는 하나의 커패시터, 하나의 트랜지스터 및 상호연결부들을 이용하는 기술이 널리 사용된다. 그런데 전자제품들의 경-박-단-소화 경향에 따라 상기 디램 또한 고집적화가 요구되고 있다. 즉, 제한된 면적 내에 가능한 다수의 상기 디램 셀을 형성하여야 한다. 그러나 상기 디램을 고집적화 하는 기술은 여러 가지 한계에 직면하게 된다.
예를 들면, 상기 커패시터는 상부전극, 하부전극 및 커패시터 유전막을 구비한다. 상기 상부전극 및 상기 하부전극은 중첩영역을 갖는다. 상기 커패시터 유전막은 상기 상부전극 및 상기 하부전극 사이에 개재된다. 상기 커패시터의 정전용량은 상기 중첩영역의 크기에 비례하고 상기 커패시터 유전막의 두께에 반비례한다. 이에 따라, 상기 커패시터를 배치하기위한 최소한의 면적이 소요된다.
상기와 같은 한계를 극복하는 방안으로 단일 트랜지스터 플로팅 바디 디램 셀(one transistor floating body DRAM cell)이 연구되고 있다. 상기 단일 트랜지스터 플로팅 바디 디램 셀은 플로팅 바디 내에 정보가 저장된다. 또한, 상기 커패시터는 채택하지 않는다. 즉, 상기 단일 트랜지스터 플로팅 바디 디램 셀은 상기 디램 셀보다 고집적화에 유리한 구조를 갖는다.
상기 단일 트랜지스터 플로팅 바디 디램 셀은 반도체기판 상에 배치된 매립 절연막을 구비한다. 상기 매립 절연막 상에 소자분리막, 플로팅 바디, 소스 영역 및 드레인 영역이 배치된다. 상기 플로팅 바디 상에 차례로 적층된 게이트 유전막 및 게이트 전극이 제공된다. 상기 플로팅 바디는 소자분리막, 상기 매립 절연막, 상기 게이트 유전막, 상기 소스 영역 및 상기 드레인 영역에 의하여 전기적으로 고립된다.
상기 단일 트랜지스터 플로팅 바디 디램 셀은 플로팅 바디 효과(floating body effect)를 이용하여 데이터를 저장하고 판독한다. 상기 플로팅 바디 내에는 충격이온화(impact ionization)에 의하여 생성된 잉여 정공들(excess holes)이 축적된다. 상기 플로팅 바디 내에 축적된 상기 잉여 정공들(excess holes)은 문턱전압(Vt)을 변화 시킨다. 이에 따라, 상기 소스 영역 및 상기 드레인 영역 간에 흐르는 전류의 양은 상기 잉여 정공들(excess holes)의 축적량에 따라 다르게 나타난다.
그런데 상기 플로팅 바디 내에 축적된 상기 잉여 정공들(excess holes)은 상기 소스 영역 및 상기 드레인 영역을 통하여 시간의 경과에 따라 소거되는 특성을 보인다. 상기 잉여 정공들(excess holes)의 소거를 지연시키는 것이 상기 단일 트랜지스터 플로팅 바디 디램 셀의 데이터 보존시간(data retention time)을 연장하는데 유리하다. 즉, 상기 단일 트랜지스터 플로팅 바디 디램 셀의 데이터 보존(data retention) 특성을 향상시킬 수 있는 기술이 필요하다.
한편, 상기 주변회로 영역에 배치된 상기 트랜지스터는 고속 동작 특성이 요구된다. 상기 트랜지스터의 소스/드레인 영역들이 큰 접합 면적들을 가지면, 상기 소스/드레인 영역들의 접합 커패시턴스 역시 증가한다. 상기 접합 커패시턴스의 증가는 상기 트랜지스터의 동작속도를 저하시킨다. 그러므로 상기 소스/드레인 영역들의 접합 커패시턴스를 감소시킬 수 있는 기술이 필요하다.
다른 한편, 플로팅 바디 메모리를 구현하는 다른 기술이 미국공개특허 제20060046408호에 "반도체 집적소자 (Semiconductor integrated device)"라는 제목으로 오사와(Ohsawa)에 의해 개시된 바 있다. 오사와(Ohsawa)에 따르면 에스오아이(silicon on insulator; SOI)기판 상에 NMOSFET, PMOSFET, 및 플로팅 바디 셀(floating body cell; FBC)이 제공된다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 주변회로 영역에 고속 동작특성을 갖는 트랜지스터를 구비하는 플로팅 바디 메모리를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 플로팅 바디 메모리의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 플로팅 바디 메모리(Floating body memory)를 제공한다. 상기 플로팅 바디 메모리는 셀 영역 및 주변 영역을 갖는 반도체기판을 구비한다. 상기 반도체기판의 상기 셀 영역에 플로팅 바디 메모리 셀(floating body memory cell)이 배치된다. 상기 반도체기판의 상기 주변 영역에 제 1 플로팅 바디(floating body)가 배치된다. 상기 제 1 플로팅 바디 상에 주변 게이트 패턴이 배치된다. 상기 주변 게이트 패턴 양측에 제 1 소스/드레인 영역들이 배치된다. 상기 제 1 소스/드레인 영역들은 상기 제 1 플로팅 바디와 접촉된다. 상기 제 1 플로팅 바디 및 상기 제 1 소스/드레인 영역들 사이에 제 1 누설차폐 패턴들이 배치된다.
본 발명의 몇몇 실시 예에 있어서, 상기 제 1 누설차폐 패턴들은 상기 주변 게이트 패턴의 외측에 정렬될 수 있다. 또한, 상기 제 1 누설차폐 패턴들은 상기 제 1 소스/드레인 영역들의 바닥에 접촉될 수 있다. 이 경우에, 상기 제 1 플로팅 바디는 상기 제 1 소스/드레인 영역들 사이에 개재되고, 상기 제 1 누설차폐 패턴들의 하부에 신장될 수 있다. 이에 더하여, 상기 제 1 플로팅 바디는 상기 제 1 소스/드레인 영역들 및 상기 제 1 누설차폐 패턴들의 외측에 신장될 수 있다.
다른 실시 예에 있어서, 상기 제 1 플로팅 바디를 한정하는 제 1 소자분리막이 제공될 수 있다. 상기 제 1 소자분리막에 접촉되고 상기 신장된 제 1 플로팅 바디 상에 배치된 제 2 소자분리막이 제공될 수 있다.
또 다른 실시 예에 있어서, 상기 반도체기판 상에 백 바이어스 라인(back bias line)이 제공될 수 있다. 상기 신장된 제 1 플로팅 바디 및 상기 백 바이어스 라인 사이에 백 바이어스 플러그(back bias plug)가 배치될 수 있다. 상기 백 바이어스 플러그(back bias plug)는 상기 신장된 제 1 플로팅 바디 및 상기 백 바이어스 라인에 접촉될 수 있다.
또 다른 실시 예에 있어서, 상기 제 1 누설차폐 패턴들은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막일 수 있다.
또 다른 실시 예에 있어서, 상기 플로팅 바디 셀(floating body cell)은 상기 반도체기판의 상기 셀 영역에 배치된 제 2 플로팅 바디(floating body)를 구비할 수 있다. 상기 제 2 플로팅 바디 상에 셀 게이트 패턴이 배치될 수 있다. 상기 셀 게이트 패턴 양측에 제 2 소스/드레인 영역들이 배치될 수 있다. 상기 제 2 소스/드레인 영역들은 상기 제 2 플로팅 바디와 접촉될 수 있다. 상기 제 2 플로팅 바디 및 상기 제 2 소스/드레인 영역들 사이에 제 2 누설차폐 패턴들이 배치될 수 있다. 상기 제 2 플로팅 바디의 내부에 잉여 캐리어(excess carrier) 저장영역이 형성될 수 있다.
또 다른 실시 예에 있어서, 상기 제 2 누설차폐 패턴들은 상기 제 2 소스/드레인 영역들의 바닥에 접촉될 수 있다. 상기 제 2 플로팅 바디는 상기 제 2 소스/드레인 영역들 사이에 개재되고, 상기 제 2 누설차폐 패턴들의 하부에 신장될 수 있다. 이 경우에, 상기 잉여 캐리어(excess carrier) 저장영역은 상기 셀 게이트 패턴 보다 큰 폭을 갖는 것일 수 있다.
또 다른 실시 예에 있어서, 상기 제 1 및 제 2 플로팅 바디들 하부에 상기 반도체기판을 덮는 매립절연막이 제공될 수 있다.
또 다른 실시 예에 있어서, 상기 반도체기판 상에 백 게이트 라인(back gate line)이 제공될 수 있다. 상기 매립절연막을 관통하여 상기 셀 영역의 상기 반도체기판 및 상기 백 게이트 라인에 접촉되는 백 게이트 플러그(back gate plug)가 배 치될 수 있다.
또한, 본 발명은, 플로팅 바디 메모리의 제조방법을 제공한다. 이 방법은 반도체기판 상에 제 1 및 제 2 플로팅 바디들(floating bodies)을 한정하는 제 1 소자분리막을 형성하는 것을 포함한다. 상기 제 1 플로팅 바디는 상기 반도체기판의 주변 영역에 형성되며, 상기 제 2 플로팅 바디는 상기 반도체기판의 셀 영역에 형성된다. 상기 제 1 플로팅 바디의 가장자리에 리세스 영역을 형성한다. 상기 리세스 영역을 채우는 제 2 소자분리막을 형성한다. 상기 제 1 플로팅 바디 상에 주변 게이트 패턴 및 상기 제 2 플로팅 바디 상에 셀 게이트 패턴을 형성한다. 상기 주변 게이트 패턴 양측의 상기 제 1 플로팅 바디 내부에 제 1 누설차폐 패턴들 및 상기 셀 게이트 패턴 양측의 상기 제 2 플로팅 바디 내부에 제 2 누설차폐 패턴들을 형성한다.
몇몇 실시 예에 있어서, 상기 누설차폐 패턴들을 형성하는 것은 상기 게이트 패턴들을 마스크로 이용하여 상기 플로팅 바디들 내부에 게르마늄(Ge) 이온들을 주입하여 가설 패턴들(temporary patterns)을 형성하는 것을 포함할 수 있다. 상기 가설 패턴들(temporary patterns)을 식각하여 갭들(gaps)을 형성할 수 있다. 상기 갭들(gaps)을 절연막으로 채울 수 있다.
다른 실시 예에 있어서, 상기 갭들(gaps) 상부의 상기 플로팅 바디에 소스/드레인 영역들을 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 누설차폐 패턴들 상에 소스/드레인 영역들을 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 제 1 플로팅 바디는 상기 제 1 누설차폐 패턴들의 외측에 신장되도록 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 누설차폐 패턴들은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 게이트 패턴들은 차례로 적층된 게이트전극, 패드 산화막, 및 마스크 질화막으로 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 게이트 패턴들 및 상기 플로팅 바디들을 덮는 층간절연막을 형성할 수 있다. 상기 층간절연막 및 상기 제 2 소자분리막을 관통하여 상기 제 1 플로팅 바디에 접촉되는 백 바이어스 플러그(back bias plug) 및 상기 층간절연막 및 상기 제 1 소자분리막을 관통하여 상기 셀 영역의 상기 반도체기판에 접촉되는 백 게이트 플러그(back gate plug)를 형성할 수 있다. 상기 층간절연막 상에 상기 백 바이어스 플러그와 접촉되는 백 바이어스 라인(back bias line) 및 상기 백 게이트 플러그와 접촉되는 백 게이트 라인(back gate line)을 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1은 본 발명의 제 1 실시 예에 따른 플로팅 바디 메모리(Floating body memory)를 설명하기 위한 단면도이다.
도 1을 참조하면, 상기 플로팅 바디 메모리는 셀 영역(C) 및 주변 영역(P)을 갖는 반도체기판(11)을 구비할 수 있다. 상기 반도체기판(11)은 실리콘웨이퍼일 수 있다. 상기 반도체기판(11)을 덮는 매립 절연막(13)이 제공될 수 있다. 상기 매립 절연막(13)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막일 수 있다.
상기 매립 절연막(13) 상에 서로 이격된 제 1 및 제 2 플로팅 바디들(floating bodies; 22, 21)이 배치될 수 있다. 상기 제 1 및 제 2 플로팅 바디들(22, 21)은 단결정실리콘 막과 같은 반도체 막일 수 있다. 상기 제 1 및 제 2 플로팅 바디들(22, 21)은 상기 매립 절연막(13) 상에 배치된 제 1 소자분리막(15)에 의하여 한정될 수 있다. 상기 제 1 플로팅 바디(22)는 상기 주변 영역(P)에 배치될 수 있다. 상기 제 1 플로팅 바디(22)는 n형 또는 p형의 불순물이온들을 포함할 수 있다. 상기 제 2 플로팅 바디(21)는 상기 셀 영역(C)에 배치될 수 있다. 상기 제 2 플로팅 바디(21)는 n형 또는 p형의 불순물이온들을 포함할 수 있다.
상기 제 1 소자분리막(15)의 바닥은 상기 매립 절연막(13)에 접촉될 수 있다. 상기 제 1 및 제 2 플로팅 바디들(22, 21)의 측벽들은 상기 제 1 소자분리 막(15)에 접촉될 수 있다. 상기 제 1 소자분리막(15)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막일 수 있다.
상기 제 1 플로팅 바디(22)의 양측 가장자리에 리세스 영역들이 배치될 수 있다. 상기 리세스 영역들 상에 제 2 소자분리막(16)이 제공될 수 있다. 이 경우에, 상기 제 1 플로팅 바디(22)는 상기 제 2 소자분리막(16) 하부에 신장될 수 있다. 상기 제 2 소자분리막(16)의 측벽은 상기 제 1 소자분리막(15)에 접촉될 수 있다. 상기 제 2 소자분리막(16)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막일 수 있다.
상기 제 1 플로팅 바디(22) 상에 주변 게이트 패턴(48)이 배치될 수 있다. 상기 주변 게이트 패턴(48)은 차례로 적층된 제 1 게이트전극(44) 및 제 1 마스크 질화막(46)을 포함할 수 있다. 상기 제 1 게이트전극(44) 및 상기 제 1 마스크 질화막(46) 사이에 제 1 패드 산화막(45)이 개재될 수 있다. 이에 더하여, 상기 주변 게이트 패턴(48)은 상기 제 1 게이트전극(44)의 측벽들을 덮는 제 1 스페이서들(47)을 구비할 수 있다.
상기 제 1 게이트전극(44) 및 상기 제 1 플로팅 바디(22) 사이에 주변 게이트유전막(42)이 개재될 수 있다. 이 경우에, 상기 제 1 스페이서들(47)은 상기 주변 게이트유전막(42), 상기 제 1 게이트전극(44), 상기 제 1 패드 산화막(45), 및 상기 제 1 마스크 질화막(46)의 측벽들을 덮을 수 있다.
상기 주변 게이트유전막(42)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 고유전막(high-k dielectrics), 또는 이들의 조합막일 수 있다. 상기 제 1 게 이트전극(44)은 폴리실리콘막, 금속막, 금속실리사이드막, 또는 이들의 조합막과 같은 도전막일 수 있다. 상기 제 1 패드 산화막(45)은 실리콘산화막일 수 있다. 상기 제 1 마스크 질화막(46)은 실리콘질화막 또는 실리콘산질화막일 수 있다. 상기 제 1 스페이서들(47)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막일 수 있다.
상기 제 2 플로팅 바디(21) 상에 셀 게이트 패턴(37)이 배치될 수 있다. 상기 셀 게이트 패턴(37)은 차례로 적층된 제 2 게이트전극(33) 및 제 2 마스크 질화막(35)을 포함할 수 있다. 상기 제 2 게이트전극(33) 및 상기 제 2 마스크 질화막(35) 사이에 제 2 패드 산화막(34)이 개재될 수 있다. 이에 더하여, 상기 셀 게이트 패턴(37)은 상기 제 2 게이트전극(33)의 측벽들을 덮는 제 2 스페이서들(36)을 구비할 수 있다.
상기 제 2 게이트전극(33) 및 상기 제 2 플로팅 바디(21) 사이에 셀 게이트유전막(31)이 개재될 수 있다. 이 경우에, 상기 제 2 스페이서들(36)은 상기 셀 게이트유전막(31), 상기 제 2 게이트전극(33), 상기 제 2 패드 산화막(34), 및 상기 제 2 마스크 질화막(35)의 측벽들을 덮을 수 있다.
상기 셀 게이트유전막(31)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 고유전막(high-k dielectrics), 또는 이들의 조합막일 수 있다. 상기 제 2 게이트전극(33)은 폴리실리콘막, 금속막, 금속실리사이드막, 또는 이들의 조합막과 같은 도전막일 수 있다. 상기 제 2 패드 산화막(34)은 실리콘산화막일 수 있다. 상기 제 2 마스크 질화막(35)은 실리콘질화막 또는 실리콘산질화막일 수 있다. 상기 제 2 스페이서들(36)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막일 수 있다.
상기 주변 영역(P)의 상기 주변 게이트 패턴(48) 양측에 제 1 소스/드레인 영역들(58, 60)이 배치될 수 있다. 상기 제 1 소스/드레인 영역들(58, 60)은 고농도 불순물 영역일 수 있다. 이 경우에, 상기 제 1 소스/드레인 영역들(58, 60)은 상기 제 1 플로팅 바디(22)와 다른 도전형의 불순물이온들을 포함할 수 있다. 예를 들면, 상기 제 1 플로팅 바디(22)가 p형 불순물이온들을 함유하는 경우, 상기 제 1 소스/드레인 영역들(58, 60)은 n형 불순물이온들을 함유할 수 있다.
상기 제 1 소스/드레인 영역들(58, 60)은 상기 제 1 게이트전극(44)의 외측에 정렬될 수 있다. 상기 제 1 소스/드레인 영역들(58, 60)은 상기 제 1 플로팅 바디(22)와 접촉될 수 있다. 상기 제 1 소스/드레인 영역들(58, 60)의 하부에 제 1 누설차폐 패턴들(52P)이 배치될 수 있다. 상기 제 1 누설차폐 패턴들(52P)은 상기 주변 게이트 패턴(48)의 외측에 정렬될 수 있다. 상기 제 1 누설차폐 패턴들(52P)은 상기 제 1 소스/드레인 영역들(58, 60)의 바닥에 접촉될 수 있다. 이 경우에, 상기 제 1 누설차폐 패턴들(52P)의 하부에 신장될 수 있다.
상기 제 1 게이트전극(44), 상기 제 1 소스/드레인 영역들(58, 60), 및 상기 제 1 플로팅 바디(22)는 주변 트랜지스터를 구성할 수 있다.
상술한 바와 같이, 상기 제 1 플로팅 바디(22)는 상기 제 1 소스/드레인 영역들(58, 60) 사이에 개재될 수 있으며, 상기 제 1 누설차폐 패턴들(52P)의 하부에 신장될 수 있다. 이에 더하여, 상기 제 1 플로팅 바디(22)는 상기 제 1 누설차폐 패턴들(52P)의 외측에 신장될 수 있다.
상기 셀 영역(C)의 상기 셀 게이트 패턴(37) 양측에 제 2 소스/드레인 영역들(57, 59)이 배치될 수 있다. 상기 제 2 소스/드레인 영역들(57, 59)은 고농도 불순물 영역일 수 있다. 이 경우에, 상기 제 2 소스/드레인 영역들(57, 59)은 상기 제 2 플로팅 바디(21)와 다른 도전형의 불순물이온들을 포함할 수 있다. 예를 들면, 상기 제 2 플로팅 바디(21)가 p형 불순물이온들을 함유하는 경우, 상기 제 2 소스/드레인 영역들(57, 59)은 n형 불순물이온들을 함유할 수 있다.
상기 제 2 소스/드레인 영역들(57, 59)은 상기 제 2 게이트전극(33)의 외측에 정렬될 수 있다. 상기 제 2 소스/드레인 영역들(57, 59)은 상기 제 2 플로팅 바디(21)와 접촉될 수 있다. 상기 제 2 소스/드레인 영역들(57, 59)의 하부에 제 2 누설차폐 패턴들(51P)이 배치될 수 있다. 상기 제 2 누설차폐 패턴들(51P)은 상기 셀 게이트 패턴(37)의 외측에 정렬될 수 있다. 상기 제 2 누설차폐 패턴들(51P)은 상기 제 2 소스/드레인 영역들(57, 59)의 바닥에 접촉될 수 있다. 이 경우에, 상기 제 2 플로팅 바디(21)는 상기 제 2 누설차폐 패턴들(51P)의 하부에 신장될 수 있다.
상기 제 2 게이트전극(33), 상기 제 2 소스/드레인 영역들(57, 59), 및 상기 제 2 플로팅 바디(21)는 플로팅 바디 메모리 셀(floating body memory cell)을 구성할 수 있다.
상술한 바와 같이, 상기 제 2 플로팅 바디(21)는 상기 제 2 소스/드레인 영역들(57, 59) 사이에 개재될 수 있으며, 상기 제 2 누설차폐 패턴들(51P)의 하부에 신장될 수 있다. 이 경우에, 상기 제 2 플로팅 바디(21)는 상기 셀 게이트 패턴(37)보다 큰 폭을 구비할 수 있다. 상기 제 2 플로팅 바디(21)의 내부에 잉여 캐리어(excess carrier) 저장영역(21S)이 형성될 수 있다. 이에 따라, 상기 잉여 캐리어 저장영역(21S) 또한 상기 제 2 누설차폐 패턴들(51P)의 하부에 신장될 수 있다. 그리고 상기 잉여 캐리어 저장영역(21S) 또한 상기 셀 게이트 패턴(37)보다 큰 폭을 구비할 수 있다.
상기 소스/드레인 영역들(57, 58, 59, 60), 상기 게이트 패턴들(48, 37), 상기 플로팅 바디들(21, 22) 및 상기 소자분리막들(15, 16)을 덮는 하부 절연막(63)이 제공될 수 있다. 상기 마스크 질화막들(35, 46) 및 상기 하부 절연막(63)의 상부표면들은 실질적으로 동일평면상에 노출될 수 있다. 상기 마스크 질화막들(35, 46) 및 상기 하부 절연막(63)은 상부 절연막(73)으로 덮일 수 있다.
상기 하부 절연막(63) 및 상기 상부 절연막(73)은 층간절연막을 구성할 수 있다. 상기 하부 절연막(63) 및 상기 상부 절연막(73)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막일 수 있다. 상기 하부 절연막(63)은 상기 제 2 소자분리막(16) 내에 연장되어 상기 제 1 누설차폐 패턴들(52P)과 접촉될 수 있다. 또한, 상기 하부 절연막(63)은 상기 제 1 소자분리막(15) 내에 연장되어 상기 제 2 누설차폐 패턴들(51P)과 접촉될 수 있다. 상기 하부 절연막(63)은 상기 누설차폐 패턴들(51P, 52P)과 동일한 물질막일 수 있다.
상기 상부 절연막(73) 상에 소스/드레인 라인들(77, 79, 87, 89)이 배치될 수 있다. 상기 소스/드레인 라인들(77, 79, 87, 89) 및 상기 소스/드레인 영역 들(57, 58, 59, 60) 사이에 상기 층간절연막을 관통하는 소스/드레인 플러그들(76, 78, 86, 88)이 배치될 수 있다. 상기 소스/드레인 라인들(77, 79, 87, 89) 및 상기 소스/드레인 플러그들(76, 78, 86, 88)은 폴리실리콘막, 금속막, 금속실리사이드막, 또는 이들의 조합막과 같은 도전막일 수 있다.
이에 더하여, 상기 상부 절연막(73) 상에 백 바이어스 라인(back bias line; 85) 및 백 게이트 라인(back gate line; 75)이 배치될 수 있다. 상기 백 바이어스 라인(85) 및 상기 제 1 플로팅 바디(22) 사이에 백 바이어스 플러그(back bias plug; 84)가 배치될 수 있다. 상기 백 바이어스 플러그(84)는 상기 백 바이어스 라인(85) 및 상기 제 1 플로팅 바디(22)에 접촉될 수 있다. 상기 백 바이어스 플러그(84)는 상기 층간절연막 및 상기 제 2 소자분리막(16)을 관통하도록 배치될 수 있다.
상기 셀 영역(C)의 상기 반도체기판(11) 및 상기 백 게이트 라인(75) 사이에 백 게이트 플러그(back gate plug; 74)가 배치될 수 있다. 상기 백 게이트 플러그(74)는 상기 백 게이트 라인(75) 및 상기 반도체기판(11)에 접촉될 수 있다. 상기 백 게이트 플러그(74)는 상기 층간절연막, 상기 제 1 소자분리막(15) 및 상기 매립절연막(13)을 관통하도록 배치될 수 있다.
상기 백 바이어스 플러그(84), 상기 백 바이어스 라인(85), 상기 백 게이트 플러그(74) 및 상기 백 게이트 라인(75)은 폴리실리콘막, 금속막, 금속실리사이드막, 또는 이들의 조합막과 같은 도전막일 수 있다. 상기 제 1 플로팅 바디(22)는 상기 백 바이어스 플러그(84)를 통하여 상기 백 바이어스 라인(85)에 전기적으로 접속될 수 있다. 이와 마찬가지로, 상기 셀 영역(C)의 상기 반도체기판(11)은 상기 백 게이트 플러그(74)를 통하여 상기 백 게이트 라인(75)에 전기적으로 접속될 수 있다.
본 발명의 제 1 실시 예에 따른 플로팅 바디 메모리는 상기 제 1 누설차폐 패턴들(52P) 및 상기 제 2 누설차폐 패턴들(51P)을 구비할 수 있다. 상기 제 1 소스/드레인 영역들(58, 60) 및 상기 제 1 플로팅 바디(22)의 접촉면은 상기 제 1 누설차폐 패턴들(52P)에 의하여 최소화될 수 있다. 즉, 상기 제 1 소스/드레인 영역들(58, 60) 및 상기 제 1 플로팅 바디(22) 사이의 접합 커패시턴스는 상기 제 1 누설차폐 패턴들(52P)에 의하여 현저히 감소될 수 있다. 이에 따라, 고속 동작특성을 갖는 상기 주변 트랜지스터를 구현할 수 있다.
이에 더하여, 상기 백 바이어스 라인(85)은 접지, 상기 제 1 소스/드레인 영역들(58, 60) 중 선택된 하나에 접속, 또는 백 바이어스 전압 인가와 같은 바디 컨택(body contact)을 구성할 수 있다.
쓰기동작 동안, 상기 잉여 캐리어 저장영역(21S)에 충격이온화(impact ionization)에 의하여 생성된 잉여 정공들(excess holes)이 축적될 수 있다. 그런데 상기 제 2 소스/드레인 영역들(57, 59) 및 상기 제 2 플로팅 바디(21)의 접촉면은 상기 제 2 누설차폐 패턴들(51P)에 의하여 최소화될 수 있다. 즉, 상기 제 2 누설차폐 패턴들(51P)은 상기 잉여 정공들(excess holes)의 누설 경로를 차단하는 역할을 할 수 있다. 이에 따라, 상기 제 2 누설차폐 패턴들(51P)은 상기 잉여 정공들(excess holes)이 상기 잉여 캐리어 저장영역(21S) 내에 보존되는 시간을 연장시 키는 역할을 할 수 있다.
더 나아가서, 상기 백 게이트 라인(75)에 백 게이트 전압을 인가할 수 있다. 이 경우에, 상기 반도체기판(11)은 백 게이트(back gate)의 역할을 할 수 있다. 상기 백 게이트 전압의 인가는 상기 잉여 정공들(excess holes)의 보존 시간(retention time)을 더욱 연장시킬 수 있다.
도 2는 본 발명의 제 2 실시 예에 따른 플로팅 바디 메모리(Floating body memory)를 설명하기 위한 단면도이다.
도 2를 참조하면, 본 발명의 제 2 실시 예에 따른 플로팅 바디 메모리는 셀 영역(C) 및 주변 영역(P)을 갖는 반도체기판(111)을 구비할 수 있다. 상기 반도체기판(111)을 덮는 매립 절연막(113)이 제공될 수 있다. 상기 매립 절연막(113) 상에 서로 이격된 제 1 및 제 2 플로팅 바디들(floating bodies; 122, 121)이 배치될 수 있다. 상기 제 1 및 제 2 플로팅 바디들(122, 121)은 상기 매립 절연막(113) 상에 배치된 제 1 소자분리막(115)에 의하여 한정될 수 있다.
상기 제 1 플로팅 바디(122)의 양측 가장자리에 리세스 영역들이 배치될 수 있다. 상기 리세스 영역들 상에 제 2 소자분리막(116)이 제공될 수 있다. 이 경우에, 상기 제 1 플로팅 바디(122)는 상기 제 2 소자분리막(116) 하부에 신장될 수 있다. 상기 제 2 소자분리막(116)의 측벽은 상기 제 1 소자분리막(115)에 접촉될 수 있다.
상기 제 1 플로팅 바디(122) 상에 주변 게이트 패턴(149)이 배치될 수 있다. 상기 주변 게이트 패턴(149)은 차례로 적층된 제 1 게이트전극(144) 및 제 1 마스 크 질화막(146)을 포함할 수 있다. 상기 제 1 게이트전극(144) 및 상기 제 1 마스크 질화막(146) 사이에 제 1 패드 산화막(145)이 개재될 수 있다. 이에 더하여, 상기 주변 게이트 패턴(149)은 상기 제 1 게이트전극(144)의 측벽들을 덮는 제 1 스페이서들(147)을 구비할 수 있다.
상기 제 1 게이트전극(144) 및 상기 제 1 플로팅 바디(122) 사이에 주변 게이트유전막(142)이 개재될 수 있다. 이 경우에, 상기 제 1 스페이서들(147)은 상기 주변 게이트유전막(142), 상기 제 1 게이트전극(144), 상기 제 1 패드 산화막(145), 및 상기 제 1 마스크 질화막(146)의 측벽들을 덮을 수 있다.
상기 제 2 플로팅 바디(121) 상에 셀 게이트 패턴(138)이 배치될 수 있다. 상기 셀 게이트 패턴(138)은 차례로 적층된 제 2 게이트전극(133) 및 제 2 마스크 질화막(135)을 포함할 수 있다. 상기 제 2 게이트전극(133) 및 상기 제 2 마스크 질화막(135) 사이에 제 2 패드 산화막(134)이 개재될 수 있다. 이에 더하여, 상기 셀 게이트 패턴(138)은 상기 제 2 게이트전극(133)의 측벽들을 덮는 제 2 스페이서들(136)을 구비할 수 있다.
상기 제 2 게이트전극(133) 및 상기 제 2 플로팅 바디(121) 사이에 셀 게이트유전막(131)이 개재될 수 있다. 이 경우에, 상기 제 2 스페이서들(136)은 상기 셀 게이트유전막(131), 상기 제 2 게이트전극(133), 상기 제 2 패드 산화막(134), 및 상기 제 2 마스크 질화막(135)의 측벽들을 덮을 수 있다.
상기 주변 영역(P)의 상기 주변 게이트 패턴(149) 양측에 제 1 소스/드레인 영역들(158, 160)이 배치될 수 있다. 상기 제 1 소스/드레인 영역들(158, 160)은 상기 제 1 게이트전극(144)의 외측에 정렬될 수 있다. 상기 제 1 소스/드레인 영역들(158, 160)은 상기 제 1 플로팅 바디(122)와 접촉될 수 있다. 상기 제 1 소스/드레인 영역들(158, 160)의 하부에 제 1 누설차폐 패턴들(152P)이 배치될 수 있다. 상기 제 1 누설차폐 패턴들(152P)은 상기 제 1 소스/드레인 영역들(158, 160)의 바닥에 접촉될 수 있다. 상기 제 1 플로팅 바디(122)는 상기 제 1 누설차폐 패턴들(152P)의 하부에 신장될 수 있다.
상기 제 1 게이트전극(144), 상기 제 1 소스/드레인 영역들(158, 160), 및 상기 제 1 플로팅 바디(122)는 주변 트랜지스터를 구성할 수 있다.
상술한 바와 같이, 상기 제 1 플로팅 바디(122)는 상기 제 1 소스/드레인 영역들(158, 160) 사이에 개재될 수 있으며, 상기 제 1 누설차폐 패턴들(152P)의 하부에 신장될 수 있다. 이에 더하여, 상기 제 1 플로팅 바디(122)는 상기 제 1 누설차폐 패턴들(152P)의 외측에 신장될 수 있다.
상기 셀 영역(C)의 상기 셀 게이트 패턴(138) 양측에 제 2 소스/드레인 영역들(157, 159)이 배치될 수 있다. 상기 제 2 소스/드레인 영역들(157, 159)은 상기 제 2 게이트전극(133)의 외측에 정렬될 수 있다. 상기 제 2 소스/드레인 영역들(157, 159)은 상기 제 2 플로팅 바디(121)와 접촉될 수 있다. 상기 제 2 소스/드레인 영역들(157, 159)의 하부에 제 2 누설차폐 패턴들(151P)이 배치될 수 있다. 상기 제 2 누설차폐 패턴들(151P)은 상기 제 2 소스/드레인 영역들(157, 159)의 바닥에 접촉될 수 있다. 상기 제 2 플로팅 바디(121)는 상기 제 2 누설차폐 패턴들(151P)의 하부에 신장될 수 있다.
상기 제 2 게이트전극(133), 상기 제 2 소스/드레인 영역들(157, 159), 및 상기 제 2 플로팅 바디(121)는 플로팅 바디 메모리 셀(floating body memory cell)을 구성할 수 있다.
상술한 바와 같이, 상기 제 2 플로팅 바디(121)는 상기 제 2 소스/드레인 영역들(157, 159) 사이에 개재될 수 있으며, 상기 제 2 누설차폐 패턴들(151P)의 하부에 신장될 수 있다. 이 경우에, 상기 제 2 플로팅 바디(121)는 상기 셀 게이트 패턴(138)보다 큰 폭을 구비할 수 있다. 상기 제 2 플로팅 바디(121)의 내부에 잉여 캐리어(excess carrier) 저장영역(121S)이 형성될 수 있다. 이에 따라, 상기 잉여 캐리어 저장영역(121S) 또한 상기 제 2 누설차폐 패턴들(151P)의 하부에 신장될 수 있다. 즉, 상기 잉여 캐리어 저장영역(121S) 또한 상기 셀 게이트 패턴(138)보다 큰 폭을 구비할 수 있다.
상기 소스/드레인 영역들(157, 158, 159, 160), 상기 게이트 패턴들(138, 149), 상기 플로팅 바디들(121, 122) 및 상기 소자분리막들(115, 116)을 덮는 하부 절연막(163)이 제공될 수 있다. 상기 마스크 질화막들(135, 146) 및 상기 하부 절연막(163)은 상부 절연막(173)으로 덮일 수 있다.
상기 하부 절연막(163) 및 상기 상부 절연막(173)은 층간절연막을 구성할 수 있다. 상기 하부 절연막(163)은 상기 제 2 소자분리막(116) 내에 연장되어 상기 제 1 누설차폐 패턴들(152P)과 접촉될 수 있다. 또한, 상기 하부 절연막(163)은 상기 제 1 소자분리막(115) 내에 연장되어 상기 제 2 누설차폐 패턴들(151P)과 접촉될 수 있다. 상기 하부 절연막(163)은 상기 누설차폐 패턴들(151P, 152P)과 동일한 물 질막일 수 있다.
상기 상부 절연막(173) 상에 소스/드레인 라인들(177, 179, 187, 189)이 배치될 수 있다. 상기 소스/드레인 라인들(177, 179, 187, 189) 및 상기 소스/드레인 영역들(157, 158, 159, 160) 사이에 상기 층간절연막을 관통하는 소스/드레인 플러그들(176, 178, 186, 188)이 배치될 수 있다.
이에 더하여, 상기 상부 절연막(173) 상에 백 바이어스 라인(back bias line; 185) 및 백 게이트 라인(back gate line; 175)이 배치될 수 있다. 상기 백 바이어스 라인(185) 및 상기 제 1 플로팅 바디(122) 사이에 백 바이어스 플러그(back bias plug; 184)가 배치될 수 있다. 상기 백 바이어스 플러그(184)는 상기 백 바이어스 라인(185) 및 상기 제 1 플로팅 바디(122)에 접촉될 수 있다. 상기 백 바이어스 플러그(184)는 상기 층간절연막 및 상기 제 2 소자분리막(116)을 관통하도록 배치될 수 있다.
상기 백 게이트 라인(175) 및 상기 반도체기판(111) 사이에 백 게이트 플러그(back gate plug; 174)가 배치될 수 있다. 상기 백 게이트 플러그(174)는 상기 백 게이트 라인(175) 및 상기 반도체기판(111)에 접촉될 수 있다. 상기 백 게이트 플러그(174)는 상기 층간절연막, 상기 제 1 소자분리막(115) 및 상기 매립절연막(113)을 관통하도록 배치될 수 있다.
상기 제 1 소자분리막(115) 및 상기 제 2 소자분리막(116)은 상기 소스/드레인 영역들(157, 158, 159, 160) 보다 낮은 레벨에 배치될 수 있다. 또한, 상기 제 1 소자분리막(115) 및 상기 제 2 소자분리막(116)은 상기 누설차폐 패턴들(151P, 152P)의 상부표면보다 낮은 레벨에 배치될 수 있다. 상기 제 1 소자분리막(115) 및 상기 제 2 소자분리막(116)은 상기 하부 절연막(163)으로 덮일 수 있다.
도 3 내지 도 9는 본 발명의 제 1 실시 예에 따른 플로팅 바디 메모리(Floating body memory)의 제조방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 셀 영역(C) 및 주변 영역(P)을 갖는 반도체기판(11)을 준비할 수 있다. 상기 반도체기판(11)은 실리콘웨이퍼일 수 있다. 상기 반도체기판(11)을 덮도록 매립 절연막(13)을 형성할 수 있다. 상기 매립 절연막(13)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있다.
상기 매립 절연막(13) 상에 플로팅 바디들(floating bodies; 22, 21) 및 제 1 소자분리막(15)을 형성할 수 있다. 상기 플로팅 바디들(22, 21)은 단결정실리콘 막과 같은 반도체 막으로 형성할 수 있다. 상기 제 1 소자분리막(15)은 트렌치 소자분리 기술을 이용하여 형성할 수 있다. 상기 제 1 소자분리막(15)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막으로 형성할 수 있다. 상기 제 1 소자분리막(15)의 상부표면들은 상기 플로팅 바디들(22, 21)의 상부표면들에 대하여 실질적으로 동일한 레벨에 노출되도록 평탄화할 수 있다.
그 결과, 상기 주변 영역(P)에 제 1 플로팅 바디(22)가 형성될 수 있으며, 상기 셀 영역(C)에 제 2 플로팅 바디(21)가 형성될 수 있다. 상기 매립 절연막(13) 상에 서로 이격된 상기 제 1 및 제 2 플로팅 바디들(22, 21)은 상기 제 1 소자분리막(15)에 의하여 한정될 수 있다. 상기 제 1 소자분리막(15)은 상기 매립 절연 막(13)과 접촉되도록 형성할 수 있다. 상기 제 1 및 제 2 플로팅 바디들(22, 21)의 측벽들은 상기 제 1 소자분리막(15)에 접촉되도록 형성할 수 있다.
상기 제 1 플로팅 바디(22)에 n형 또는 p형의 불순물이온들을 주입할 수 있다. 또한, 상기 불순물이온들은 상기 제 1 플로팅 바디(22) 내에서 급화 이온 프로파일(graded ion profile)을 보일 수 있다. 예를 들면, 상기 제 1 플로팅 바디(22)에는 p형의 불순물이온들이 주입될 수 있다. 이 경우에, 상기 p형 불순물이온들은 상기 제 1 플로팅 바디(22)의 상부표면에 가까울수록 낮은 농도를 보일 수 있다.
이와 마찬가지로, 상기 제 2 플로팅 바디(21)에도 n형 또는 p형의 불순물이온들을 주입할 수 있다. 또한, 상기 불순물이온들은 상기 제 2 플로팅 바디(21) 내에서 급화 이온 프로파일(graded ion profile)을 보일 수 있다. 예를 들면, 상기 제 2 플로팅 바디(21)에는 p형의 불순물이온들이 주입될 수 있다. 이 경우에, 상기 p형 불순물이온들은 상기 제 2 플로팅 바디(21)의 상부표면에 가까울수록 낮은 농도를 보일 수 있다.
다른 방법으로, 상기 매립 절연막(13), 상기 플로팅 바디들(22, 21) 및 상기 제 1 소자분리막(15)은 에스오아이(silicon on insulator; SOI) 웨이퍼를 이용하여 형성할 수도 있다.
도 4를 참조하면, 상기 제 1 플로팅 바디(22)의 양측 가장자리에 리세스 영역들(22R)을 형성할 수 있다.
상기 리세스 영역들(22R)은 패터닝 공정을 이용하여 상기 제 1 플로팅 바디(22)의 양측 가장자리를 부분적으로 식각하여 형성할 수 있다. 이 경우에, 상기 리세스 영역들(22R)의 하부에 상기 제 1 플로팅 바디(22)가 잔존할 수 있다. 상기 리세스 영역들(22R)에 의하여 상기 제 1 소자분리막들(15)의 측벽들이 부분적으로 노출될 수 있다.
상기 리세스 영역들(22R)을 채우고 상기 반도체기판(11)을 덮는 절연막을 형성할 수 있다. 상기 절연막을 평탄화하여 상기 리세스 영역들(22R) 내에 제 2 소자분리막들(16)을 형성할 수 있다. 상기 제 2 소자분리막들(16)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있다.
그 결과, 상기 제 2 소자분리막들(16), 상기 제 1 소자분리막(15) 및 상기 플로팅 바디들(22, 21)의 상부표면들은 실질적으로 동일평면상에 노출될 수 있다. 상기 제 1 플로팅 바디(22)는 상기 제 2 소자분리막들(16)의 하부에 잔존될 수 있다. 상기 제 2 소자분리막들(16)의 측벽들은 상기 제 1 소자분리막(15)에 접촉될 수 있다.
도 5를 참조하면, 상기 제 1 플로팅 바디(22) 상에 주변 게이트유전막(42)을 형성할 수 있다. 또한, 상기 제 2 플로팅 바디(21) 상에 셀 게이트유전막(31)을 형성할 수 있다. 상기 주변 게이트유전막(42) 및 상기 셀 게이트유전막(31)은 서로 다른 공정을 이용하여 형성할 수 있다. 상기 주변 게이트유전막(42) 및 상기 셀 게이트유전막(31)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 고유전막(high-k dielectrics), 또는 이들의 조합막으로 형성할 수 있다. 여기서, 상기 주변 게이트유전막(42) 및 상기 셀 게이트유전막(31)은 상기 제 1 플로팅 바디(22) 및 상기 제 2 플로팅 바디(21)를 덮도록 형성할 수 있다.
상기 주변 게이트유전막(42) 상에 차례로 적층된 제 1 게이트전극(44), 제 1 패드 산화막(45) 및 제 1 마스크 질화막(46)을 형성할 수 있다. 상기 제 1 게이트전극(44), 상기 제 1 패드 산화막(45) 및 상기 제 1 마스크 질화막(46)은 증착 공정 및 패터닝 공정을 이용하여 형성할 수 있다. 상기 제 1 패드 산화막(45)은 생략될 수 있다. 상기 제 1 게이트전극(44)을 형성하기 위한 상기 패터닝 공정이 수행되는 동안 상기 제 1 게이트전극(44) 양측의 상기 주변 게이트유전막(42)이 제거될 수 있다. 이 경우에, 상기 주변 게이트유전막(42)은 상기 제 1 게이트전극(44) 하부에 잔존할 수 있다.
상기 주변 게이트유전막(42), 상기 제 1 게이트전극(44), 상기 제 1 패드 산화막(45), 및 상기 제 1 마스크 질화막(46)의 측벽들을 덮는 제 1 스페이서들(47)을 형성할 수 있다. 상기 제 1 게이트전극(44), 상기 제 1 패드 산화막(45), 상기 제 1 마스크 질화막(46) 및 상기 제 1 스페이서들(47)은 주변 게이트 패턴(48)을 구성할 수 있다. 그 결과, 상기 주변 게이트 패턴(48) 양측에 상기 제 1 플로팅 바디(22)의 상부표면들이 노출될 수 있다.
상기 제 1 게이트전극(44)은 폴리실리콘막, 금속막, 금속실리사이드막, 또는 이들의 조합막과 같은 도전막으로 형성할 수 있다. 상기 제 1 패드 산화막(45)은 실리콘산화막으로 형성할 수 있다. 상기 제 1 마스크 질화막(46)은 실리콘질화막 또는 실리콘산질화막으로 형성할 수 있다. 상기 제 1 스페이서들(47)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있다.
상기 셀 게이트유전막(31) 상에 차례로 적층된 제 2 게이트전극(33), 제 2 패드 산화막(34) 및 제 2 마스크 질화막(35)을 형성할 수 있다. 상기 제 2 게이트전극(33), 상기 제 2 패드 산화막(34) 및 상기 제 2 마스크 질화막(35)은 증착 공정 및 패터닝 공정을 이용하여 형성할 수 있다. 상기 제 2 패드 산화막(34)은 생략될 수 있다. 상기 제 2 게이트전극(33)을 형성하기 위한 상기 패터닝 공정이 수행되는 동안 상기 제 2 게이트전극(33) 양측의 상기 셀 게이트유전막(31)이 제거될 수 있다. 이 경우에, 상기 셀 게이트유전막(31)은 상기 제 2 게이트전극(33) 하부에 잔존할 수 있다.
상기 셀 게이트유전막(31), 상기 제 2 게이트전극(33), 상기 제 2 패드 산화막(34), 및 상기 제 2 마스크 질화막(35)의 측벽들을 덮는 제 2 스페이서들(36)을 형성할 수 있다. 상기 제 2 게이트전극(33), 상기 제 2 패드 산화막(34), 상기 제 2 마스크 질화막(35) 및 상기 제 2 스페이서들(36)은 셀 게이트 패턴(37)을 구성할 수 있다. 그 결과, 상기 셀 게이트 패턴(37) 양측에 상기 제 2 플로팅 바디(21)의 상부표면들이 노출될 수 있다.
상기 제 2 게이트전극(33)은 폴리실리콘막, 금속막, 금속실리사이드막, 또는 이들의 조합막과 같은 도전막으로 형성할 수 있다. 상기 제 2 패드 산화막(34)은 실리콘산화막으로 형성할 수 있다. 상기 제 2 마스크 질화막(35)은 실리콘질화막 또는 실리콘산질화막으로 형성할 수 있다. 상기 제 2 스페이서들(36)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있다.
상기 제 1 게이트전극(44) 및 상기 제 2 게이트전극(33)은 서로 다른 공정을 이용하여 형성할 수 있다.
도 6을 참조하면, 상기 주변 게이트 패턴(48) 및 상기 셀 게이트 패턴(37)을 이온주입 마스크로 사용하여 상기 플로팅 바디들(21, 22)에 게르마늄(Ge) 이온들을 주입하여 제 1 및 제 2 가설 패턴들(temporary patterns; 52, 51)을 형성할 수 있다. 이 경우에, 상기 제 1 및 제 2 가설 패턴들(52, 51)은 상기 게이트 패턴들(48, 37)의 외측에 정렬될 수 있다. 또한, 상기 제 1 및 제 2 가설 패턴들(52, 51)은 상기 플로팅 바디들(21, 22)의 소정깊이에 형성될 수 있다. 상기 게르마늄 이온들을 주입하는 공정은 다양한 이온주입 에너지 및 각도를 사용하여 수행할 수 있다.
상기 제 1 가설 패턴들(52)은 상기 제 1 소자분리막(15)의 바닥표면보다 높은 레벨에 형성될 수 있다. 또한, 상기 제 1 가설 패턴들(52)은 상기 제 2 소자분리막들(16)의 바닥표면보다 높은 레벨에 형성될 수 있다. 그 결과, 상기 제 1 가설 패턴들(52)의 한쪽 측벽은 상기 제 2 소자분리막들(16)에 접촉될 수 있다. 또한, 상기 제 1 가설 패턴들(52)의 다른 측벽, 상부표면 및 바닥표면은 상기 제 1 플로팅 바디(22)에 접촉될 수 있다.
상기 제 2 가설 패턴들(51)은 상기 제 1 소자분리막(15)의 바닥표면보다 높은 레벨에 형성될 수 있다. 상기 제 2 가설 패턴들(51)의 한쪽 측벽은 상기 제 1 소자분리막(15)에 접촉될 수 있다. 또한, 상기 제 2 가설 패턴들(51)의 다른 측벽, 상부표면 및 바닥표면은 상기 제 2 플로팅 바디(21)에 접촉될 수 있다.
도 7을 참조하면, 상기 반도체기판(11)상에 상기 제 1 소자분리막(15) 및 상기 제 2 소자분리막(16)을 부분적으로 노출시키는 마스크패턴(55)을 형성할 수 있다. 상기 마스크패턴(55)을 식각마스크로 사용하여 상기 제 1 소자분리막(15) 및 상기 제 2 소자분리막(16)을 부분적으로 식각하여 상기 제 1 및 제 2 가설 패턴들(52, 51)의 측벽을 노출시키는 개구부들(55H)을 형성할 수 있다.
도 8을 참조하면, 상기 제 1 및 제 2 가설 패턴들(52, 51)을 식각하여 제 1 및 제 2 갭들(gaps; 52G, 51G)을 형성할 수 있다. 상기 갭들(52G, 51G)은 상기 가설 패턴들(52, 51) 및 상기 플로팅 바디들(22, 21)간에 식각선택비를 갖는 등방성식각 공정을 이용하여 형성할 수 있다.
상술한 바와 같이, 상기 가설 패턴들(52, 51) 내에는 상기 단결정실리콘 막에 상기 게르마늄(Ge) 이온들이 주입된 상태가 유지될 수 있다. 이 경우에, 상기 게르마늄(Ge) 이온들이 주입된 상기 단결정실리콘 막은 상기 플로팅 바디들(22, 21)에 대하여 100배 이상 높은 식각율을 보일 수 있다.
이어서, 상기 마스크 패턴(55)을 제거할 수 있다. 상기 마스크 패턴(55)은 상기 제 1 및 제 2 가설 패턴들(52, 51)을 식각하기 전에 제거할 수도 있다.
계속하여, 상기 주변 게이트 패턴(48)을 이온주입 마스크로 사용하여 상기 제 1 갭들(52G) 상의 상기 제 1 플로팅 바디(22)에 불순물 이온들을 주입하여 제 1 소스/드레인 영역들(58, 60)을 형성할 수 있다. 상기 제 1 소스/드레인 영역들(58, 60)은 상기 제 1 플로팅 바디(22)와 다른 도전형의 불순물 이온들을 주입하여 형성할 수 있다.
또한, 상기 셀 게이트 패턴(37)을 이온주입 마스크로 사용하여 상기 제 2 갭들(51G) 상의 상기 제 2 플로팅 바디(21)에 불순물 이온들을 주입하여 제 2 소스/드레인 영역들(57, 59)을 형성할 수 있다. 상기 제 2 소스/드레인 영역들(57, 59) 은 상기 제 2 플로팅 바디(21)와 다른 도전형의 불순물 이온들을 주입하여 형성할 수 있다.
도 9를 참조하면, 상기 갭들(52G, 51G)을 갖는 상기 반도체기판(11) 상에 하부 절연막(63)을 형성할 수 있다. 상기 하부 절연막(63)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있다. 상기 하부 절연막(63)을 평탄화하여 상기 제 1 및 제 2 마스크 질화막들(46, 35)을 노출시킬 수 있다.
상기 하부 절연막(63)은 상기 개구부들(55H) 및 상기 갭들(52G, 51G)을 채울 수 있다. 상기 제 1 갭들(52G)을 채우는 상기 하부 절연막(63)은 제 1 누설차폐 패턴들(52P)의 역할을 할 수 있다. 상기 제 2 갭들(51G)을 채우는 상기 하부 절연막(63)은 제 2 누설차폐 패턴들(51P)의 역할을 할 수 있다.
도 1을 다시 참조하면, 상기 반도체기판(11)의 전면을 덮는 상부 절연막(73)을 형성할 수 있다. 상기 상부 절연막(73)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있다. 상기 하부 절연막(63) 및 상기 상부 절연막(73)은 층간절연막을 구성할 수 있다.
이어서, 패터닝 공정 및 증착 공정과 같은 반도체 제조공정들을 이용하여 소스/드레인 플러그들(76, 78, 86, 88), 백 바이어스 플러그(84) 및 백 게이트 플러그(74)를 형성할 수 있다. 상기 소스/드레인 플러그들(76, 78, 86, 88)은 상기 층간절연막을 관통하여 상기 소스/드레인 영역들(57, 58, 59, 60)에 접촉하도록 형성할 수 있다. 상기 백 바이어스 플러그(84)는 상기 층간절연막 및 상기 제 2 소자분 리막(16)을 관통하여 상기 제 1 플로팅 바디(22)에 접촉하도록 형성할 수 있다. 상기 백 게이트 플러그(74)는 상기 층간절연막, 상기 제 1 소자분리막(15) 및 상기 매립절연막(13)을 관통하여 상기 반도체기판(11)에 접촉하도록 형성할 수 있다.
상기 상부 절연막(73) 상에 소스/드레인 라인들(77, 79, 87, 89), 백 바이어스 라인(back bias line; 85) 및 백 게이트 라인(back gate line; 75)을 형성할 수 있다. 상기 소스/드레인 라인들(77, 79, 87, 89)은 상기 소스/드레인 플러그들(76, 78, 86, 88)에 접촉하도록 형성할 수 있다. 상기 백 바이어스 라인(85)은 상기 백 바이어스 플러그(84)에 접촉하도록 형성할 수 있다. 상기 백 게이트 라인(75)은 상기 백 게이트 플러그(74)에 접촉하도록 형성할 수 있다.
상기 소스/드레인 플러그들(76, 78, 86, 88), 상기 백 바이어스 플러그(84), 상기 백 게이트 플러그(74), 상기 소스/드레인 라인들(77, 79, 87, 89), 상기 백 바이어스 라인(85) 및 상기 백 게이트 라인(75)은 폴리실리콘막, 금속막, 금속실리사이드막, 또는 이들의 조합막과 같은 도전막으로 형성할 수 있다.
상기 소스/드레인 라인들(77, 79, 87, 89)은 상기 층간절연막을 관통하는 상기 소스/드레인 플러그들(76, 78, 86, 88)에 의하여 상기 소스/드레인 영역들(57, 58, 59, 60)에 전기적으로 접속될 수 있다. 상기 백 바이어스 라인(85)은 상기 층간절연막 및 상기 제 2 소자분리막(16)을 관통하는 상기 백 바이어스 플러그(84)에 의하여 상기 제 1 플로팅 바디(22)에 전기적으로 접속될 수 있다. 상기 백 게이트 라인(75)은 상기 층간절연막, 상기 제 1 소자분리막(15) 및 상기 매립절연막(13)을 관통하는 상기 백 게이트 플러그(74)에 의하여 상기 반도체기판(11)에 전기적으로 접속될 수 있다.
도 10 내지 도 14는 본 발명의 제 2 실시 예에 따른 플로팅 바디 메모리(Floating body memory)의 제조방법을 설명하기 위한 단면도들이다.
도 10을 참조하면, 본 발명의 제 2 실시 예에 따른 플로팅 바디 메모리의 제조방법은, 도 3 및 도 4를 참조하여 설명된, 셀 영역(C) 및 주변 영역(P)을 갖는 반도체기판(111)에 매립 절연막(113), 제 1 및 제 2 플로팅 바디들(floating bodies; 122, 121), 제 1 소자분리막(115), 리세스 영역들(122R), 및 제 2 소자분리막(116)을 형성하는 것을 포함할 수 있다. 이하에서는 차이점만 간략하게 설명하기로 한다.
상기 제 1 플로팅 바디(122) 상에 주변 게이트유전막(142)을 형성할 수 있다. 또한, 상기 제 2 플로팅 바디(121) 상에 셀 게이트유전막(131)을 형성할 수 있다.
상기 주변 게이트유전막(142) 상에 차례로 적층된 제 1 게이트전극(144), 제 1 패드 산화막(145), 제 1 마스크 질화막(146) 및 제 1 마스크 산화막(148)을 형성할 수 있다. 상기 제 1 게이트전극(144), 상기 제 1 패드 산화막(145), 상기 제 1 마스크 질화막(146) 및 상기 제 1 마스크 산화막(148)은 증착 공정 및 패터닝 공정을 이용하여 형성할 수 있다. 상기 제 1 패드 산화막(145)은 생략될 수 있다. 상기 제 1 게이트전극(144)을 형성하기 위한 상기 패터닝 공정이 수행되는 동안 상기 제 1 게이트전극(144) 양측의 상기 주변 게이트유전막(142)이 제거될 수 있다. 이 경우에, 상기 주변 게이트유전막(142)은 상기 제 1 게이트전극(144) 하부에 잔존할 수 있다.
상기 주변 게이트유전막(142), 상기 제 1 게이트전극(144), 상기 제 1 패드 산화막(145), 상기 제 1 마스크 질화막(146) 및 상기 제 1 마스크 산화막(148)의 측벽들을 덮는 제 1 스페이서들(147)을 형성할 수 있다. 상기 제 1 게이트전극(144), 상기 제 1 패드 산화막(145), 상기 제 1 마스크 질화막(146), 상기 제 1 마스크 산화막(148) 및 상기 제 1 스페이서들(147)은 주변 게이트 패턴(149)을 구성할 수 있다. 그 결과, 상기 주변 게이트 패턴(149) 양측에 상기 제 1 플로팅 바디(122)의 상부표면들이 노출될 수 있다.
상기 셀 게이트유전막(131) 상에 차례로 적층된 제 2 게이트전극(133), 제 2 패드 산화막(134), 제 2 마스크 질화막(135) 및 제 2 마스크 산화막(137)을 형성할 수 있다. 상기 제 2 패드 산화막(134)은 생략될 수 있다. 상기 제 2 게이트전극(133)을 형성하기 위한 상기 패터닝 공정이 수행되는 동안 상기 제 2 게이트전극(133) 양측의 상기 셀 게이트유전막(131)이 제거될 수 있다. 이 경우에, 상기 셀 게이트유전막(131)은 상기 제 2 게이트전극(133) 하부에 잔존할 수 있다.
상기 셀 게이트유전막(131), 상기 제 2 게이트전극(133), 상기 제 2 패드 산화막(134), 상기 제 2 마스크 질화막(135) 및 상기 제 2 마스크 산화막(137)의 측벽들을 덮는 제 2 스페이서들(136)을 형성할 수 있다. 상기 제 2 게이트전극(133), 상기 제 2 패드 산화막(134), 상기 제 2 마스크 질화막(135), 상기 제 2 마스크 산화막(137) 및 상기 제 2 스페이서들(136)은 셀 게이트 패턴(138)을 구성할 수 있다. 그 결과, 상기 셀 게이트 패턴(138) 양측에 상기 제 2 플로팅 바디(121)의 상 부표면들이 노출될 수 있다.
상기 제 1 마스크 산화막(148) 및 상기 제 2 마스크 산화막(137)은 실리콘산화막으로 형성할 수 있다.
상기 제 1 게이트전극(144) 및 상기 제 2 게이트전극(133)은 서로 다른 공정을 이용하여 형성할 수도 있다.
도 11을 참조하면, 상기 주변 게이트 패턴(149) 및 상기 셀 게이트 패턴(138)을 이온주입 마스크로 사용하여 상기 플로팅 바디들(121, 122)에 게르마늄(Ge) 이온들을 주입하여 제 1 및 제 2 가설 패턴들(temporary patterns; 152, 151)을 형성할 수 있다. 이 경우에, 상기 제 1 및 제 2 가설 패턴들(152, 151)은 상기 게이트 패턴들(149, 138)의 외측에 정렬될 수 있다. 또한, 상기 제 1 및 제 2 가설 패턴들(152, 151)은 상기 플로팅 바디들(121, 122)의 소정깊이에 형성될 수 있다. 상기 게르마늄 이온들을 주입하는 공정은 다양한 이온주입 에너지 및 각도를 사용하여 수행할 수 있다.
도 12를 참조하면, 상기 제 1 및 제 2 소자분리막들(115, 116)을 식각하여 상기 제 1 및 제 2 가설 패턴들(152, 151)의 측벽을 노출시키는 개구부들(155H)을 형성할 수 있다. 상기 제 1 및 제 2 소자분리막들(115, 116)을 식각하는 것은 이방성 식각공정을 이용하여 수행할 수 있다.
그 결과, 상기 제 1 및 제 2 소자분리막들(115, 116)은 상기 제 1 및 제 2 가설 패턴들(152, 151)보다 낮은 레벨에 잔존할 수 있다. 상기 제 1 및 제 2 소자분리막들(115, 116)을 식각하는 동안 상기 제 1 및 제 2 마스크 산화막들(148, 137)이 함께 식각되어 상기 제 1 및 제 2 마스크 질화막들(146, 135)이 노출될 수 있다. 다른 방법으로, 상기 제 1 및 제 2 소자분리막들(115, 116)은 완전히 제거될 수도 있다.
도 13을 참조하면, 상기 제 1 및 제 2 가설 패턴들(152, 151)을 식각하여 제 1 및 제 2 갭들(gaps; 152G, 151G)을 형성할 수 있다. 상기 갭들(152G, 151G)은 상기 가설 패턴들(152, 151) 및 상기 플로팅 바디들(122,121)간에 식각선택비를 갖는 등방성식각 공정을 이용하여 형성할 수 있다.
상술한 바와 같이, 상기 가설 패턴들(152, 151) 내에는 상기 단결정실리콘 막에 상기 게르마늄(Ge) 이온들이 주입된 상태가 유지될 수 있다. 이 경우에, 상기 게르마늄(Ge) 이온들이 주입된 상기 단결정실리콘 막은 상기 플로팅 바디들(122, 121)에 대하여 100배 이상 높은 식각율을 보일 수 있다.
계속하여, 상기 주변 게이트 패턴(149)을 이온주입 마스크로 사용하여 상기 제 1 갭들(152G) 상의 상기 제 1 플로팅 바디(122)에 불순물 이온들을 주입하여 제 1 소스/드레인 영역들(158, 160)을 형성할 수 있다. 상기 제 1 소스/드레인 영역들(158, 160)은 상기 제 1 플로팅 바디(122)와 다른 도전형의 불순물 이온들을 주입하여 형성할 수 있다.
또한, 상기 셀 게이트 패턴(138)을 이온주입 마스크로 사용하여 상기 제 2 갭들(151G) 상의 상기 제 2 플로팅 바디(121)에 불순물 이온들을 주입하여 제 2 소스/드레인 영역들(157, 159)을 형성할 수 있다. 상기 제 2 소스/드레인 영역들(157, 159)은 상기 제 2 플로팅 바디(121)와 다른 도전형의 불순물 이온들을 주 입하여 형성할 수 있다.
도 14를 참조하면, 상기 갭들(152G, 151G)을 갖는 상기 반도체기판(111) 상에 하부 절연막(163)을 형성할 수 있다. 상기 하부 절연막(163)을 평탄화하여 상기 제 1 및 제 2 마스크 질화막들(146, 135)을 노출시킬 수 있다.
상기 하부 절연막(163)은 상기 개구부들(155H) 및 상기 갭들(152G, 151G)을 채울 수 있다. 상기 제 1 갭들(152G)을 채우는 상기 하부 절연막(163)은 제 1 누설차폐 패턴들(152P)의 역할을 할 수 있다. 상기 제 2 갭들(151G)을 채우는 상기 하부 절연막(163)은 제 2 누설차폐 패턴들(151P)의 역할을 할 수 있다.
도 2를 다시 참조하면, 상기 반도체기판(111)의 전면을 덮는 상부 절연막(173)을 형성할 수 있다. 상기 하부 절연막(163) 및 상기 상부 절연막(173)은 층간절연막을 구성할 수 있다.
이어서, 패터닝 공정 및 증착 공정과 같은 반도체 제조공정들을 이용하여 소스/드레인 플러그들(176, 178, 186, 188), 백 바이어스 플러그(184) 및 백 게이트 플러그(174)를 형성할 수 있다. 상기 소스/드레인 플러그들(176, 178, 186, 188)은 상기 층간절연막을 관통하여 상기 소스/드레인 영역들(157, 158, 159, 160)에 접촉하도록 형성할 수 있다. 상기 백 바이어스 플러그(184)는 상기 층간절연막 및 상기 제 2 소자분리막(116)을 관통하여 상기 제 1 플로팅 바디(122)에 접촉하도록 형성할 수 있다. 상기 백 게이트 플러그(174)는 상기 층간절연막, 상기 제 1 소자분리막(115) 및 상기 매립절연막(113)을 관통하여 상기 반도체기판(111)에 접촉하도록 형성할 수 있다.
상기 상부 절연막(173) 상에 소스/드레인 라인들(177, 179, 187, 189), 백 바이어스 라인(back bias line; 185) 및 백 게이트 라인(back gate line; 175)을 형성할 수 있다. 상기 소스/드레인 라인들(177, 179, 187, 189)은 상기 소스/드레인 플러그들(176, 178, 186, 188)에 접촉하도록 형성할 수 있다. 상기 백 바이어스 라인(185)은 상기 백 바이어스 플러그(184)에 접촉하도록 형성할 수 있다. 상기 백 게이트 라인(175)은 상기 백 게이트 플러그(174)에 접촉하도록 형성할 수 있다.
상기 소스/드레인 라인들(177, 179, 187, 189)은 상기 층간절연막을 관통하는 상기 소스/드레인 플러그들(176, 178, 186, 188)에 의하여 상기 소스/드레인 영역들(157, 158, 159, 160)에 전기적으로 접속될 수 있다. 상기 백 바이어스 라인(185)은 상기 층간절연막 및 상기 제 2 소자분리막(116)을 관통하는 상기 백 바이어스 플러그(184)에 의하여 상기 제 1 플로팅 바디(122)에 전기적으로 접속될 수 있다. 상기 백 게이트 라인(175)은 상기 층간절연막, 상기 제 1 소자분리막(115) 및 상기 매립절연막(113)을 관통하는 상기 백 게이트 플러그(174)에 의하여 상기 반도체기판(111)에 전기적으로 접속될 수 있다.
상술한 바와 같이 본 발명에 따르면, 소스/드레인 영역들 및 플로팅 바디 사이에 누설차폐 패턴들이 제공된다. 반도체기판의 주변 영역에 배치된 상기 누설차폐 패턴들은 상기 소스/드레인 영역들 및 상기 플로팅 바디 사이의 접합 커패시턴스를 감소시키는 역할을 할 수 있다. 또한, 상기 반도체기판의 셀 영역에 배치된 상기 플로팅 바디 내에는 잉여 캐리어 저장영역이 제공된다. 쓰기동작을 통하여 상기 잉여 캐리어 저장영역에 잉여 정공들(excess holes)이 저장된다. 상기 누설차폐 패턴들은 상기 잉여 정공들의 누설 경로를 차단하는 역할을 할 수 있다.
결과적으로, 고속 동작특성을 갖는 주변 트랜지스터 및 우수한 데이터 보존 특성을 갖는 메모리 셀을 구비하는 플로팅 바디 메모리를 구현할 수 있다.
Claims (23)
- 셀 영역 및 주변 영역을 갖는 반도체기판;상기 반도체기판의 상기 셀 영역에 배치된 플로팅 바디 메모리 셀(floating body memory cell);상기 반도체기판의 상기 주변 영역에 배치된 제 1 플로팅 바디(floating body);상기 제 1 플로팅 바디 상에 배치된 주변 게이트 패턴;상기 주변 게이트 패턴 양측에 배치된 제 1 소스/드레인 영역들; 및상기 제 1 플로팅 바디 및 상기 제 1 소스/드레인 영역들 사이에 배치된 제 1 누설차폐 패턴들을 포함하되, 상기 제 1 소스/드레인 영역들은 상기 제 1 플로팅 바디와 접촉되는 플로팅 바디 메모리(Floating body memory).
- 제 1 항에 있어서,상기 제 1 누설차폐 패턴들은 상기 주변 게이트 패턴의 외측에 정렬되는 것을 특징으로 하는 플로팅 바디 메모리(Floating body memory).
- 제 1 항에 있어서,상기 제 1 누설차폐 패턴들은 상기 제 1 소스/드레인 영역들의 바닥에 접촉되는 것을 특징으로 하는 플로팅 바디 메모리(Floating body memory).
- 제 3 항에 있어서,상기 제 1 플로팅 바디는 상기 제 1 소스/드레인 영역들 사이에 개재되고, 상기 제 1 누설차폐 패턴들의 하부에 신장된 것을 특징으로 하는 플로팅 바디 메모리(Floating body memory).
- 제 4 항에 있어서,상기 제 1 플로팅 바디는 상기 제 1 소스/드레인 영역들 및 상기 제 1 누설차폐 패턴들의 외측에 신장된 것을 특징으로 하는 플로팅 바디 메모리(Floating body memory).
- 제 5 항에 있어서,상기 제 1 플로팅 바디를 한정하는 제 1 소자분리막; 및상기 신장된 제 1 플로팅 바디 상에 제공된 제 2 소자분리막을 더 포함하는 플로팅 바디 메모리(Floating body memory).
- 제 5 항에 있어서,상기 반도체기판 상에 배치된 백 바이어스 라인(back bias line); 및상기 신장된 제 1 플로팅 바디 및 상기 백 바이어스 라인 사이에 배치되고 상기 신장된 제 1 플로팅 바디 및 상기 백 바이어스 라인에 접촉되는 백 바이어스 플러그(back bias plug)를 더 포함하는 플로팅 바디 메모리(Floating body memory).
- 제 1 항에 있어서,상기 제 1 누설차폐 패턴들은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막인 것을 특징으로 하는 플로팅 바디 메모리(Floating body memory).
- 제 1 항에 있어서,상기 플로팅 바디 셀(floating body cell)은상기 반도체기판의 상기 셀 영역에 배치된 제 2 플로팅 바디(floating body);상기 제 2 플로팅 바디 상에 배치된 셀 게이트 패턴;상기 셀 게이트 패턴 양측에 배치된 제 2 소스/드레인 영역들; 및상기 제 2 플로팅 바디 및 상기 제 2 소스/드레인 영역들 사이에 배치된 제 2 누설차폐 패턴들을 포함하되, 상기 제 2 플로팅 바디는 그 내부에 잉여 캐리어(excess carrier) 저장영역을 갖고, 상기 제 2 소스/드레인 영역들은 상기 제 2 플로팅 바디와 접촉되는 플로팅 바디 메모리(Floating body memory).
- 제 9 항에 있어서,상기 제 2 누설차폐 패턴들은 상기 제 2 소스/드레인 영역들의 바닥에 접촉되는 것을 특징으로 하는 플로팅 바디 메모리(Floating body memory).
- 제 10 항에 있어서,상기 제 2 플로팅 바디는 상기 제 2 소스/드레인 영역들 사이에 개재되고, 상기 제 2 누설차폐 패턴들의 하부에 신장된 것을 특징으로 하는 플로팅 바디 메모리(Floating body memory).
- 제 11 항에 있어서,상기 잉여 캐리어(excess carrier) 저장영역은 상기 셀 게이트 패턴 보다 큰 폭을 갖는 것을 특징으로 하는 플로팅 바디 메모리(Floating body memory).
- 제 9 항에 있어서,상기 제 1 및 제 2 플로팅 바디들 하부에 제공되고 상기 반도체기판을 덮는 매립절연막을 더 포함하는 플로팅 바디 메모리(Floating body memory).
- 제 13 항에 있어서,상기 반도체기판 상에 배치된 백 게이트 라인(back gate line); 및상기 매립절연막을 관통하여 상기 셀 영역의 상기 반도체기판 및 상기 백 게이트 라인에 접촉되는 백 게이트 플러그(back gate plug)를 더 포함하는 플로팅 바 디 메모리(Floating body memory).
- 반도체기판 상에 제 1 및 제 2 플로팅 바디들(floating bodies)을 한정하는 제 1 소자분리막을 형성하되, 상기 제 1 플로팅 바디는 상기 반도체기판의 주변 영역에 형성되며, 상기 제 2 플로팅 바디는 상기 반도체기판의 셀 영역에 형성되고,상기 제 1 플로팅 바디의 가장자리에 리세스 영역을 형성하고,상기 리세스 영역을 채우는 제 2 소자분리막을 형성하고,상기 제 1 플로팅 바디 상에 주변 게이트 패턴 및 상기 제 2 플로팅 바디 상에 셀 게이트 패턴을 형성하고,상기 주변 게이트 패턴 양측의 상기 제 1 플로팅 바디 내부에 제 1 누설차폐 패턴들 및 상기 셀 게이트 패턴 양측의 상기 제 2 플로팅 바디 내부에 제 2 누설차폐 패턴들을 형성하는 것을 포함하는 플로팅 바디 메모리(Floating body memory)의 제조방법.
- 제 15 항에 있어서,상기 누설차폐 패턴들을 형성하는 것은상기 게이트 패턴들을 마스크로 이용하여 상기 플로팅 바디들 내부에 게르마늄(Ge) 이온들을 주입하여 가설 패턴들(temporary patterns)을 형성하고,상기 가설 패턴들(temporary patterns)을 식각하여 갭들(gaps)을 형성하고,상기 갭들(gaps)을 절연막으로 채우는 것을 포함하는 플로팅 바디 메모 리(Floating body memory)의 제조방법.
- 제 16 항에 있어서,상기 갭들(gaps) 상부의 상기 플로팅 바디에 소스/드레인 영역들을 형성하는 것을 더 포함하는 플로팅 바디 메모리(Floating body memory)의 제조방법.
- 제 15 항에 있어서,상기 누설차폐 패턴들 상에 소스/드레인 영역들을 형성하는 것을 더 포함하는 플로팅 바디 메모리(Floating body memory)의 제조방법.
- 제 15 항에 있어서,상기 제 1 플로팅 바디는 상기 제 1 누설차폐 패턴들의 외측에 신장된 것을 특징으로 하는 플로팅 바디 메모리(Floating body memory)의 제조방법.
- 제 15 항에 있어서,상기 누설차폐 패턴들은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성하는 것을 특징으로 하는 플로팅 바디 메모리(Floating body memory)의 제조방법.
- 제 15 항에 있어서,상기 게이트 패턴들을 형성하기 전에상기 플로팅 바디들 상에 게이트유전막을 형성하는 것을 더 포함하는 플로팅 바디 메모리(Floating body memory)의 제조방법.
- 제 15 항에 있어서,상기 게이트 패턴들은 차례로 적층된 게이트전극, 패드 산화막, 및 마스크 질화막으로 형성하는 것을 특징으로 하는 플로팅 바디 메모리(Floating body memory)의 제조방법.
- 제 15 항에 있어서,상기 게이트 패턴들 및 상기 플로팅 바디들을 덮는 층간절연막을 형성하고,상기 층간절연막 및 상기 제 2 소자분리막을 관통하여 상기 제 1 플로팅 바디에 접촉되는 백 바이어스 플러그(back bias plug) 및 상기 층간절연막 및 상기 제 1 소자분리막을 관통하여 상기 셀 영역의 상기 반도체기판에 접촉되는 백 게이트 플러그(back gate plug)를 형성하고,상기 층간절연막 상에 상기 백 바이어스 플러그와 접촉되는 백 바이어스 라인(back bias line) 및 상기 백 게이트 플러그와 접촉되는 백 게이트 라인(back gate line)을 형성하는 것을 더 포함하는 플로팅 바디 메모리(Floating body memory)의 제조방법.
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