KR20150055140A - 비휘발성 메모리 장치 - Google Patents
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Abstract
본 기술은 집적도를 향상시킬 수 있는 비휘발성 메모리 장치를 제공하기 위한 것으로, 활성영역을 정의하는 소자분리막을 포함한 기판; 상기 기판상에 제1갭을 갖도록 나란히 배치된 플로팅게이트 및 선택게이트; 상기 소자분리막에 형성되어 상기 플로팅게이트와 중첩된 커플링 플레이트; 상기 커플링 플레이트와 상기 선택게이트 사이를 전기적으로 연결하는 콘택플러그를 포함하는 비휘발성 메모리 장치를 제공한다.
Description
본 발명은 반도체 장치 제조 기술에 관한 것으로, 보다 구체적으로는 비휘발성 메모리 장치에 관한 것이다.
최근 등장하고 있는 디지털 미디어 기기들로 인해 언제, 어디서든 원하는 정보를 간편하게 이용할 수 있는 생활환경으로 변해가고 있다. 아날로그에서 디지털로 전환되면서 급속하게 확산되고 있는 디지털 방식의 각종 기기들은 촬영한 영상, 녹음한 음악, 그리고 각종 데이터를 간편하게 보관할 수 있는 저장매체를 필요로 하게 되었다. 이에 발맞추어 비메모리 반도체에도 고집적화 경향에 따라 시스템 온 칩(System on Chip, SoC) 분야에 관심을 쏟고 있으며, 세계 반도체 업계가 시스템 온 칩 기반 기술 강화를 위해 투자 경쟁을 벌이고 있다. 시스템 온 칩은 하나의 반도체에 모든 시스템 기술을 집적하는 것으로, 시스템 설계 기술을 확보하지 못하면 이제 비메모리 반도체 개발은 어려워지게 될 것이다.
최근 들어, 이처럼 복잡한 기술이 집약되어 있는 시스템 온 칩 분야에서 디지털회로(digital circuit)와 아날로그회로(analog circuit)가 혼합된 복합기능을 갖는 칩이 주류로 떠오르면서 아날로그장치(analog device)를 트리밍(trimming)하거나, 내부 연산 알고리즘(algorithm)을 저장할 임베디드 메모리(embedded memory)에 대한 필요성이 점점 증가하고 있다. 그러나, 임베디드 메모리는 로직회로(logic circuit)를 형성하기 위한 CMOS공정(CMOS process) 또는 로직공정(logic process)을 기반으로 제작되기 때문에 집적도를 증가시키기 어렵다.
본 발명의 실시예들은 집적도를 향상시킬 수 있는 비휘발성 메모리 장치를 제공한다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는 활성영역을 정의하는 소자분리막을 포함한 기판; 상기 기판상에 제1갭을 갖도록 나란히 배치된 플로팅게이트 및 선택게이트; 상기 소자분리막에 형성되어 상기 플로팅게이트와 중첩된 커플링 플레이트; 상기 커플링 플레이트와 상기 선택게이트 사이를 전기적으로 연결하는 콘택플러그를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 비휘발성 메모리 장치는 복수의 활성영역을 정의하는 소자분리막; 상기 활성영역과 교차하는 방향으로 연장되어 제1간격과 상기 제1간격보다 큰 제2간격으로 교번 배치된 복수의 선택게이트; 상기 활성영역과 중첩되도록 상기 제2간격을 갖는 선택게이트 사이에 배치되고 각각의 상기 선택게이트에 대응하여 나란히 배치된 복수의 플로팅게이트; 상기 소자분리막에 형성되어 각각의 상기 플로팅게이트와 중첩되는 복수의 커플링 플레이트; 및 상기 커플링 플레이트와 상기 선택게이트 사이를 전기적으로 연결하는 복수의 콘택플러그를 포함할 수 있다.
상술한 과제의 해결 수단을 바탕으로 하는 본 기술은 플로팅게이트와 중첩되도록 소자분리막에 형성된 커플링 플레이트를 구비함으로써, 집적도를 증가시킬 수 있다. 또한, 커플링 플레이트와 더불어서 플로팅게이트를 커플링시킬 수 있는 선택게이트 및 콘택플러그를 구비함으로써, 집적도를 더욱더 증가시킬 수 있다.
또한, 커플링 플레이트, 선택게이트 및 콘택플러그를 구비하여 플로팅게이트에 대한 커플링비를 증가시킴에 따라 집적도를 향상시킴과 동시에 동작 방식의 다양성을 확보할 수 있고, 동작 특성을 향상시킬 수 있다.
또한, 커플링 플레이트가 소자분리막에 위치하여 커플링 플레이트에 인가되는 바이어스의 극성으로부터 자유롭기 때문에 메모리 셀에 바이어스를 공급하기 위한 주변회로의 사이즈를 감소시킬 수 있으며, 공지된 다양한 동작 방식을 손쉽게 적용할 수 있다.
또한, 예정된 로직공정에서 한 장의 마스크만을 추가하여 상술한 구조를 형성할 수 있어 생산성 저하를 방지할 수 있다.
도 1은 제1실시예에 따른 비휘발성 메모리 장치의 단위셀을 도시한 평면도.
도 2a 내지 도 2c는 도 1에 도시된 A-A'절취선, B-B'절취선 및 C-C'절취선을 따라 도시한 단면도.
도 3은 제1실시예에 따른 등가회로도.
도 4a 내지 도 4d는 제1실시예에 따른 비휘발성 메모리 장치의 변형예를 도시한 평면도.
도 5는 제2실시예에 따른 비휘발성 메모리 장치의 단위셀을 도시한 평면도.
도 6a 내지 도 6c는 도 5에 도시된 A-A'절취선, B-B'절취선 및 C-C'절취선을 따라 도시한 단면도.
도 7은 제2실시예에 따른 등가회로도.
도 8은 실시예에 따른 비휘발성 메모리 장치 제조방법의 일례를 도시한 공정단면도.
도 9는 실시예에 따른 비휘발성 메모리 장치의 셀 어레이를 도시한 평면도.
도 2a 내지 도 2c는 도 1에 도시된 A-A'절취선, B-B'절취선 및 C-C'절취선을 따라 도시한 단면도.
도 3은 제1실시예에 따른 등가회로도.
도 4a 내지 도 4d는 제1실시예에 따른 비휘발성 메모리 장치의 변형예를 도시한 평면도.
도 5는 제2실시예에 따른 비휘발성 메모리 장치의 단위셀을 도시한 평면도.
도 6a 내지 도 6c는 도 5에 도시된 A-A'절취선, B-B'절취선 및 C-C'절취선을 따라 도시한 단면도.
도 7은 제2실시예에 따른 등가회로도.
도 8은 실시예에 따른 비휘발성 메모리 장치 제조방법의 일례를 도시한 공정단면도.
도 9는 실시예에 따른 비휘발성 메모리 장치의 셀 어레이를 도시한 평면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 도면을 참조하여 설명하기로 한다. 도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
후술할 실시예들은 복잡한 기술이 집약되어 있는 시스템 온 칩(System on Chip, SoC) 분야에서 각광받고 있는 임베디드 메모리(embedded memory)에 적용이 용이하고, 집적도가 향상된 비휘발성 메모리 장치를 제공한다. 이를 위해, 실시예들은 임베디드 메모리에 적용이 용이하여 각광받고 있는 플래시 EEPROM(Flash Electrically Erasable Programmable Read-Only Memory)을 예시하여 설명하기로 한다.
참고로, 플래시 EEPROM은 롬(ROM, Read-only memory)처럼 전원이 없는 상태에서도 데이터를 저장할 수 있고, 전기적으로 데이터의 소거와 프로그램이 가능한 비휘발성 메모리 장치이다. 플래시 EEPROM에는 하나의 게이트(예컨대, 플로팅게이트)를 구비한 싱글 게이트(single gate) EEPROM, 두 개의 게이트(예컨대, 플로팅게이트 및 컨트롤게이트)가 수직으로 적층된 적층 게이트(stack gate, ETOX) EEPROM, 싱글 게이트 EEPROM과 적층 게이트 EEPROM의 중간에 해당하는 듀얼 게이트(dual gate) EEPROM, 분리 게이트(split gate) EEPROM등이 있다.
싱글 게이트 EEPROM은 로직공정에 부합하여 별도의 추가 공정없이 제조가 가능하다는 장점이 있다. 적층 게이트 EEPROM, 듀얼 게이트 EEPROM 및 분리 게이트 EEPROM은 싱글 게이트 EEPROM 대비 집적도를 현저하게 증가시킬 수 있다는 장점이 있다. 그러나, 싱글 게이트 EEPROM은 플로팅게이트를 커플링시키기 위해 엑티브 커플링 게이트(Active Coupling Gate, ACG)를 사용하고, 프로그램과 소거를 위한 수단(예컨대, 웰)을 각각 독립적으로 구성해야하게 때문에 셀 사이즈가 매우 크다는 단점이 있다. 그리고, 적층 게이트 EEPROM, 듀얼 게이트 EEPROM 및 분리 게이트 EEPROM는 예정된 로직공정 이외에 수 내지 수십장에 이르는 마스크(mask)를 더 필요로하기 때문에 생산성이 열악하다는 단점이 있다.
따라서, 후술하는 실시예들은 큰 면적을 필요로하는 엑티브 커플링 게이트 및 수 내지 수십장의 추가 마스크를 필요로하는 컨트롤게이트를 대신하여 플로팅게이트를 커플링시키기 위해 소자분리막에 형성된 커플링 플레이트(Coupling plate)를 구비한 비휘발성 메모리 장치를 제공한다. 이를 통해, 집적도 및 동작특성은 향상시키고, 예정된 로직공정에서 한 장의 마스크만을 추가하여 생산성 저하를 방지할 수 있다.
한편, 이하의 설명에서 제1도전형과 제2도전형은 서로 상보적인 도전형을 의미한다. 즉, 제1도전형이 P형인 경우에 제2도전형은 N형이고, 제1도전형이 N형인 경우에 제2도전형은 P형이다. 이는, 실시예들에 따른 비휘발성 메모리 장치가 N-채널타입(N-channel type) 또는 P-채널타입(P-channel type)이 모두 가능하다는 것을 의미한다. 설명의 편의를 위하여 이하에서 제1도전형은 P형으로, 제2도전형은 N형으로 한다. 즉, N-채널타입의 비휘발성 메모리 장치를 예시하여 설명하기로 한다.
도 1은 제1실시예에 따른 비휘발성 메모리 장치의 단위셀을 도시한 평면도이다. 도 2a 내지 도 2c는 도 1에 도시된 A-A'절취선, B-B'절취선 및 C-C'절취선을 따라 도시한 단면도이다. 도 3은 제1실시예에 따른 등가회로도이다. 그리고, 도 4a 내지 도 4d는 제1실시예에 따른 비휘발성 메모리 장치의 변형예를 도시한 평면도이다.
도 1, 도 2a 내지 도 2c, 도 3 및 도 4a 내지 도 4d에 도시된 바와 같이, 제1실시예에 따른 비휘발성 메모리 장치는 기판(101)에 형성되어 활성영역(103)을 정의하는 소자분리막(102), 기판(101)상에 나란히 배치된 플로팅게이트(FG)와 선택게이트(SG), 소자분리막(102)에 형성되어 플로팅게이트(FG)와 중첩되는 커플링 플레이트(Coupling Plate, 110) 및 커플링 플레이트(110)와 선택게이트(SG)를 전기적으로 연결하는 제1콘택플러그(112)를 포함할 수 있다. 여기서, 선택게이트(SG), 제1콘택플러그(112) 및 커플링 플레이트(110)는 서로 전기적으로 연결되어 동작간 동일한 바이어스를 인가받을 수 있다.
이하, 제1실시예에 따른 비휘발성 메모리 장치의 각 구성요소에 대하여 자세히 설명하기로 한다.
제1실시예에 따른 비휘발성 메모리 장치는 기판(101)에 형성된 제2도전형의 딥웰(105)(Deep N-typeWell, DNW), 딥웰(105)에 형성된 제1도전형의 분리웰(104)(Isolated P-type Well, IPW) 및 기판(101)에 형성되어 활성영역(103)을 정의하는 소자분리막(102)을 포함할 수 있다.
기판(101)은 반도체기판일 수 있다. 반도체기판은 단결정 상태(Single crystal state)일 수 있으며, 실리콘 함유 재료를 포함할 수 있다. 즉, 반도체기판은 단결정의 실리콘 함유 재료를 포함할 수 있다. 일례로, 기판(101)은 벌크 실리콘기판이거나, 또는 지지기판, 매몰절연층 및 단결정 실리콘층이 순차적으로 적층된 SOI(Silicon On Insulator) 기판일 수 있다.
제1도전형의 분리웰(104) 및 제2도전형의 딥웰(105)은 단위셀이 동작할 수 있는 전기적인 베이스(base)를 제공하기 위한 것이다. 분리웰(104) 및 딥웰(105)은 기판(101)에 불순물을 이온주입하여 형성된 것일 수 있다. 기판(101) 표면을 기준으로 딥웰(105)의 깊이가 분리웰(104)의 깊이보다 더 클 수 있다. 하나의 딥웰(105)에는 복수개의 분리웰(104)이 형성될 수 있다. 한편, 제1실시예에서는 딥웰(105) 및 분리웰(104)이 모두 형성된 경우를 예시하였으나, 동작 방식에 따라 딥웰(105)을 형성하지 않고 분리웰(104)만을 형성할 수도 있다.
소자분리막(102)은 STI(Shallow Trench Isolaton) 공정으로 형성된 것일 수 있으며, 절연물질을 포함할 수 있다. 기판(101) 표면을 기준으로 소자분리막(102)의 깊이는 분리웰(104)의 깊이보다 작을 수 있다. 소자분리막(102)에 의하여 정의된 활성영역(103)은 제1방향으로의 장축과 제1방향과 교차하는 제2방향으로의 단축을 갖는 바타입(Bar type) 또는 라인타입(Line type)일 수 있다.
제1실시예에 따른 비휘발성 메모리 장치는 기판(101)상에 형성된 플로팅게이트(FG), 플로팅게이트(FG) 일측 기판(101)상에 형성되어 플로팅게이트(FG)와 나란히 배치된 선택게이트(SG), 플로팅게이트(FG) 및 선택게이트(SG) 측벽에 형성된 스페이서(108, 109)를 포함할 수 있다.
플로팅게이트(FG)는 논리정보를 저장하는 역할을 수행하며, 선택게이트(SG)는 과소거(over eraes)를 방지하는 역할을 수행한다. 플로팅게이트(FG) 및 선택게이트(SG)는 제2방향으로 연장되어 활성영역(103)과 소자분리막(102)을 동시에 가로지르는 바타입 또는 라인타입일 수 있다. 플로팅게이트(FG)는 활성영역(103)을 기준으로 양측 소자분리막(102)에 확장된 길이가 서로 동일하거나(도 1 참조), 또는 어느 일측으로 더 많이 확장된 형태를 가질 수 있다(도 4a 참조). 플로팅게이트(FG) 및 선택게이트(SG)는 게이트절연막(106)과 게이트전극(107)이 적층된 적층구조물일 수 있으며, 동시에 형성된 것일 수 있다. 게이트절연막(106)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나 단일막 또는 둘 이상이 적층된 적층막을 포함할 수 있다. 플로팅게이트(FG)와 커플링 플레이트(110)가 중첩되는 영역에 위치하는 게이트절연막(106)은 전하차단막으로 작용할 수 있다. 제1실시예에서는 플로팅게이트(FG)와 커플링 플레이트(110)가 중첩되는 영역과 그렇지 않은 영역의 게이트절연막(106)이 동일한 두께 및 동일한 물질로 구성된 경우를 예시하였으나, 두 영역의 게이트절연막(106)은 상이한 물질 및 상이한 두께를 가질 수도 있다. 게이트전극(107)은 실리콘 함유 재료 예컨대, 폴리실리콘막을 포함할 수 있다. 폴리실리콘막은 불순물이 도핑된 도프드(Doped) 폴리실리콘막 또는 불순물이 도핑되지 않은 언도프드(Undoped) 폴리실리콘막일 수 있다.
스페이서(108, 109)는 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상이 적층된 적층막일 수 있다. 여기서, 플로팅게이트(FG) 측벽에 형성된 스페이서(108)는 플로팅게이트(FG)와 제1콘택플러그(112) 사이의 전하차단막으로 작용할 수 있다.
한편, 제1실시예에서는 플로팅게이트(FG) 및 선택게이트(SG)가 플라나게이트 구조인 경우를 예시하였으나, 플로팅게이트(FG) 및 선택게이트(SG)는 3차원 게이트 구조 예컨대, 리세스게이트(Recess Gate) 구조 또는 핀게이트(Fin Gate) 구조일 수도 있다.
제1실시예에 따른 비휘발성 메모리 장치는 소자분리막(102)에 형성되어 플로팅게이트(FG)를 커플링시키는 커플링 플레이트(110) 및 선택게이트(SG)와 커플링 플레이트(110) 사이를 전기적으로 연결하는 제1콘택플러그(112)를 포함할 수 있다. 커플링 플레이트(110) 및 제1콘택플러그(112)는 도전물질을 포함할 수 있다. 예컨대, 커플링 플레이트(110) 및 제1콘택플러그(112)는 실리콘막 또는 금속성막을 포함할 수 있다.
커플링 플레이트(110)는 플로팅게이트(FG)와 중첩되고, 이들 사이의 캐패시턴스(도 3의 도면부호 'C1' 참조)에 의해 플로팅게이트(FG)를 커플링시킬 수 있다. 즉, 커플링 플레이트(110)에 응답하여 플로팅게이트(FG)가 커플링될 수 있다. 커플링 플레이트(110)는 종래 미활용공간인 소자분리막(102)에 위치함에 따라 공간활용도를 증대시켜 장치의 집적도를 증가시킬 수 있다. 또한, 커플링 플레이트(110)가 소자분리막(102)에 위치하기 때문에 커플링 플레이트(110)에 인가되는 바이어스의 극성(예컨대, 포지티브 또는 네거티브)으로부터 자유롭다. 이를 통해, 프로그램 동작 및 소거 동작시 다양한 방법 예컨대, HCI(Hot Carrier Injection), BTBT(Band To Band Tunneling) 또는 FN터널링(FN Tunneling) 등을 적용할 수 있다. 특히, 바이어스의 극성으로부터 자유롭기 때문에 FN터널링 방식을 용이하게 적용할 수 있다.
커플링 플레이트(110)는 플로팅게이트(FG)와 중첩되는 구조를 갖거나(도 1, 도 4a, 도 4c 및 도 4d 참조), 또는 플로팅게이트(FG)와 더불어서 선택게이트(SG)와도 중첩되는 구조를 가질 수 있다(도 4b 참조). 여기서, 커플링 플레이트(110)는 선택게이트(SG)와 동일한 바이어스를 인가받기 때문에 선택게이트(SG)와 중첩되어도 무방하다. 커플링 플레이트(110)가 선택게이트(SG) 하부로 확장된 경우에는 커플링 플레이트(110) 형성공정에 대한 난이도를 감소시켜 생산성을 향상시킬 수 있다. 커플링 플레이트(110)는 활성영역(103)을 기준으로 대칭되도록 복수개가 배치되거나(도 1 및 도 4b 내지 도 4d 참조), 또는 활성영역(103)을 기준으로 어느 일측에만 배치될 수도 있다(도 4a 참조). 여기서, 커플링 플레이트(110)와 플로팅게이트(FG) 사이의 중첩면적이 증가할수록 이들 사이의 커플링비가 증가하여 집적도를 향상시킬 수 있다. 따라서, 제한된 면적내에서 이들 사이의 중첩면적을 증가시킬 수 있는 방향으로 플로팅게이트(FG)의 형태 및 커플링 플레이트(110)의 형태는 다양한 변형이 가능하다.
층간절연막(116)을 관통하여 선택게이트(SG)와 커플링 플레이트(110)를 전기적으로 연결하는 제1콘택플러그(112)는 커플링 플레이트(110)와 더불어서 플로팅게이트(FG)를 커플링시키는 역할도 수행할 수 있다. 즉, 제1콘택플러그(112)의 측벽과 마주보는 플로팅게이트(FG)의 측벽 사이에서의 캐패시턴스(도 3의 도면부호 'C2' 참조)에 의해 플로팅게이트(FG)를 커플링시킬 수 있다. 이를 위해, 제1콘택플러그(112)는 플로팅게이트(FG)와 갭(111)을 갖고 이웃하는 형태를 가질 수 있으며, 갭(111)에는 전하차단막이 갭필될 수 있다. 갭(111)의 선폭이 감소할수록 이들 사이의 커플링비가 증가할 수 있다. 여기서, 전하차단막은 플로팅게이트(FG) 측벽의 절연물질을 포함한 스페이서(108)일 수 있다. 제1콘택플러그(112)와 플로팅게이트(FG) 사이의 커플링비를 증가시키기 위해 제1콘택플러그(112)는 플로팅게이트(FG)의 측벽과 마주보는 하나 이상의 측벽을 갖는 하나 이상의 플러그를 포함할 수 있다. 예컨대, 제1콘택플러그(112)는 플로팅게이트(FG)의 측벽과 하나 이상의 마주보는 측벽을 갖는 단일 플러그를 포함하거나(도1, 도 4a 내지 4c), 또는 플로팅게이트(FG)의 측벽과 하나 이상의 마주보는 측벽을 갖는 복수개의 플러그를 포함할 수 있다(도 4d 참조). 제1콘택플러그(112)와 플로팅게이트(FG) 사이의 커플링비가 증가할수록 집적도를 증가시킬 수 있으며, 이를 위해 제1콘택플러그(112)의 형태 및 플로팅게이트(FG)의 형태를 다양한 변형이 가능하다.
제1실시예에 따른 비휘발성 메모리 장치는 플로팅게이트(FG)의 타측 활성영역(103)에 형성된 제1접합영역(113), 선택게이트(SG)의 일측 활성영역(103)에 형성된 제2접합영역(114), 플로팅게이트(FG)와 선택게이트(SG) 사이 활성영역(103)에 형성된 제3접합영역(115), 기판(101) 전면을 덮는 층간절연막(116) 및 층간절연막(116)을 관통하여 제1접합영역(113) 및 제2접합영역(114)에 각각 연결된 제2콘택플러그(117) 및 제3콘택플러그(118)를 포함할 수 있다. 제1접합영역(113), 제2접합영역(114) 및 제3접합영역(115)은 기판(101)에 제2도전형의 불순물을 이온주입하여 형성된 불순물영역일 수 있다. 제1접합영역(113) 및 제2접합영역(114)은 소스영역 및 드레인영역으로 작용할 수 있고, 제3접합영역(115)은 선택게이트(SG) 및 플로팅게이트(FG)에 의하여 유도된 채널을 전기적으로 연결하는 역할을 수행할 수 있다. 제1접합영역(113) 내지 제3접합영역(115) LDD 구조를 가질 수 있다. 층간절연막(116)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상이 적층된 적층막일 수 있다. 제2콘택플러그(117) 및 제3콘택플러그(118)는 제1콘택플러그(112)와 동시에 형성된 것일 수 있으며, 도전물질을 포함할 수 있다.
상술한 제1실시예에 따른 비휘발성 메모리 장치는 플로팅게이트(FG)와 중첩되도록 소자분리막(102)에 형성된 커플링 플레이트(110)를 구비함으로써, 집적도를 증가시킬 수 있다. 또한, 커플링 플레이트(110)와 더불어서 플로팅게이트(FG)를 커플링시키는 제1콘택플러그(112)를 구비함으로써, 집적도를 더욱더 향상시킬 수 있다.
또한, 커플링 플레이트(110) 및 제1콘택플러그(112)를 구비하여 플로팅게이트(FG)에 대한 커플링비를 증가시킴에 따라 집적도를 향상시킴과 동시에 동작 방식의 다양성을 확보할 수 있고, 동작 특성을 향상시킬 수 있다.
또한, 커플링 플레이트(110)가 소자분리막(102)에 위치하여 커플링 플레이트(110)에 인가되는 바이어스의 극성으로부터 자유롭기 때문에 메모리 셀에 바이어스를 공급하기 위한 주변회로의 사이즈를 감소시킬 수 있으며, 공지된 다양한 동작 방식을 손쉽게 적용할 수 있다.
또한, 예정된 로직공정에서 한 장의 마스크만을 추가하여 상술한 구조를 형성할 수 있어 생산성 저하를 방지할 수 있다. 이는 후술하는 제조방법을 통해 자세히 설명하기로 한다.
후술할 제2실시예에 따른 비휘발성 메모리 장치는 제1실시예에 따른 비휘발성 메모리 장치보다 집적도를 향상시키기 위해 커플링 플레이트(110) 및 제1콘택플러그(112)와 더불어서 플로팅게이트(FG)를 커플링시키기 위해 선택게이트(SG)도 활용하는 비휘발성 메모리 장치에 대하여 설명하기로 한다. 이하에서는 설명의 편의를 위해 제1실시예에 동일한 구성요소에 대하여 동일한 도면부호를 사용하고, 자세한 설명은 생략하기로 한다.
도 5는 제2실시예에 따른 비휘발성 메모리 장치의 단위셀을 도시한 평면도이다. 도 6a 내지 도 6c는 도 5에 도시된 A-A'절취선, B-B'절취선 및 C-C'절취선을 따라 도시한 단면도이다. 그리고, 도 7은 제2실시예에 따른 등가회로도이다.
도 5, 도 6a 내지 도 6c 및 도 7에 도시된 바와 같이, 제2실시예에 따른 비휘발성 메모리 장치는 기판(101)에 형성되어 활성영역(103)을 정의하는 소자분리막(102), 기판(101)상에 제1갭(201)을 갖도록 나란히 배치된 플로팅게이트(FG)와 선택게이트(SG), 소자분리막(102)에 형성되어 플로팅게이트(FG)와 중첩되는 커플링 플레이트(110), 커플링 플레이트(110)와 선택게이트(SG) 사이를 전기적으로 연결하는 제1콘택플러그(112) 및 제1갭(201)을 갭필하는 전하차단막을 포함할 수 있다.
제2실시예에 따른 비휘발성 메모리 장치는 기판(101)에 형성된 제2도전형의 딥웰(105), 딥웰(105)에 형성된 제1도전형의 분리웰(104) 및 기판(101)에 형성되어 활성영역(103)을 정의하는 소자분리막(102)을 포함할 수 있다. 제1도전형의 분리웰(104) 및 제2도전형의 딥웰(105)은 단위셀이 동작할 수 있는 전기적인 베이스(base)를 제공하기 위한 것이다. 소자분리막(102)은 STI 공정으로 형성된 것일 수 있으며, 절연물질을 포함할 수 있다. 소자분리막(102)에 의하여 정의된 활성영역(103)은 제1방향으로의 장축과 제1방향과 교차하는 제2방향으로의 단축을 갖는 바타입(Bar type) 또는 라인타입(Line type)일 수 있다.
제2실시예에 따른 비휘발성 메모리 장치는 기판(101)상에 형성된 플로팅게이트(FG), 플로팅게이트(FG) 일측 기판(101)상에 형성되어 플로팅게이트(FG) 제1갭(201)을 갖도록 나란히 배치된 선택게이트(SG), 제1갭(201)을 갭필하는 전하차단막, 플로팅게이트(FG) 및 선택게이트(SG) 측벽에 형성된 스페이서(108, 109)를 포함할 수 있다. 플로팅게이트(FG)를 논리정보를 저항하는 역할을 수행한다. 선택게이트(SG)는 과소거를 방지하는 역할을 수행함과 동시에 플로팅게이트(FG)를 커플링시키는 역할도 수행할 수 있다. 이를 위해, 선택게이트(SG)는 플로팅게이트(FG)의 측벽과 적어도 하나 이상의 서로 마주보는 측벽을 가질 수 있다. 즉, 선택게이트(SG)의 측벽과 마주보는 플로팅게이트(FG)의 측벽 사이에서의 캐패시턴스(도 7의 도면부호 'C3' 참조)에 의해 플로팅게이트(FG)를 커플링시킬 수 있다. 또한, 선택게이트(SG)와 플로팅게이트(FG) 사이는 제1갭(201)을 갖고, 제1갭(201)은 전하차단막에 의해 갭필될 수 있다. 제1갭(201)의 선폭이 감소할수록 이들 사이의 커플링비를 증가시킬 수 있다. 여기서, 전하차단막은 플로팅게이트(FG) 측벽에 형성된 스페이서(108) 및 선택게이트(SG) 측벽에 형성된 스페이서(109)를 포함할 수 있다. 그리고, 플로팅게이트(FG) 측벽에 형성된 스페이서(108)는 플로팅게이트(FG)와 제1콘택플러그(112) 사이의 전하차단막으로 작용할 수도 있다.
제2실시예에 따른 비휘발성 메모리 장치는 소자분리막(102)에 형성되어 플로팅게이트(FG)를 커플링시키는 커플링 플레이트(110) 및 선택게이트(SG)와 커플링 플레이트(110) 사이를 전기적으로 연결하는 제1콘택플러그(112)를 포함할 수 있다. 커플링 플레이트(110)는 플로팅게이트(FG)와 중첩되고, 이들 사이의 캐패시턴스(도 7의 도면부호 'C1' 참조)에 의해 플로팅게이트(FG)를 커플링시킬 수 있다. 층간절연막(116)을 관통하여 선택게이트(SG)와 커플링 플레이트(110)를 전기적으로 연결하는 제1콘택플러그(112)는 커플링 플레이트(110) 및 선택게이트(SG)와 더불어서 플로팅게이트(FG)를 커플링시키는 역할도 수행할 수 있다. 즉, 제1콘택플러그(112)의 측벽과 마주보는 플로팅게이트(FG)의 측벽 사이에서의 캐패시턴스(도 7의 도면부호 'C2' 참조)에 의해 플로팅게이트(FG)를 커플링시킬 수 있다. 이를 위해, 제1콘택플러그(112)는 플로팅게이트(FG)와 제2갭(202)을 갖고 이웃하는 형태를 가질 수 있으며, 제2갭(202)에는 전하차단막이 갭필될 수 있다. 제2갭(202)의 선폭이 감소할수록 이들 사이의 커플링비가 증가할 수 있다. 여기서, 전하차단막은 플로팅게이트(FG) 측벽의 절연물질을 포함한 스페이서(108)일 수 있다.
제2실시예에 따른 비휘발성 메모리 장치는 플로팅게이트(FG)의 타측 활성영역(103)에 형성된 제1접합영역(113), 선택게이트(SG)의 일측 활성영역(103)에 형성된 제2접합영역(114), 플로팅게이트(FG)와 선택게이트(SG) 사이 활성영역(103)에 형성된 제3접합영역(115), 기판(101) 전면을 덮는 층간절연막(116) 및 층간절연막(116)을 관통하여 제1접합영역(113) 및 제2접합영역(114)에 각각 연결된 제2콘택플러그(117) 및 제3콘택플러그(118)를 포함할 수 있다. 제1접합영역(113) 및 제2접합영역(114)은 소스영역 및 드레인영역으로 작용할 수 있고, 저농도 불순물영역과 고농도 불순물영역을 포함한 LDD 구조를 가질 수 있다. 제3접합영역(203)은 선택게이트(SG) 및 플로팅게이트(FG)에 의하여 유도된 채널을 전기적으로 연결하는 역할을 수행할 수 있고, 제1접합영역(113) 및 제2접합영역(114)의 저농도 불순물영역과 동일한 불순물 도핑농도를 가질 수 있다. 제2콘택플러그(117) 및 제3콘택플러그(118)는 제1콘택플러그(112)와 동시에 형성된 것일 수 있으며, 도전물질을 포함할 수 있다.
상술한 제2실시예에 따른 비휘발성 메모리 장치는 플로팅게이트(FG)와 중첩되도록 소자분리막(102)에 형성된 커플링 플레이트(110)를 구비함으로써, 집적도를 증가시킬 수 있다. 또한, 커플링 플레이트(110)와 더불어서 플로팅게이트(FG)를 커플링시키는 제1콘택플러그(112) 및 선택게이트(SG)를 구비함으로써, 집적도를 더욱더 향상시킬 수 있다.
또한, 커플링 플레이트(110), 제1콘택플러그(112) 및 선택게이트(SG)를 구비하여 플로팅게이트(FG)에 대한 커플링비를 증가시킴에 따라 집적도를 향상시킴과 동시에 동작 방식의 다양성을 확보할 수 있고, 동작 특성을 향상시킬 수 있다.
또한, 커플링 플레이트(110)가 소자분리막(102)에 위치하여 커플링 플레이트(110)에 인가되는 바이어스의 극성으로부터 자유롭기 때문에 메모리 셀에 바이어스를 공급하기 위한 주변회로의 사이즈를 감소시킬 수 있으며, 공지된 다양한 동작 방식을 손쉽게 적용할 수 있다.
또한, 예정된 로직공정에서 한 장의 마스크만을 추가하여 상술한 구조를 형성할 수 있어 생산성 저하를 방지할 수 있다. 이는 후술하는 제조방법을 통해 자세히 설명하기로 한다.
이하에서는, 상술한 제1실시예 및 제2실시예에 따른 비휘발성 메모리 장치의 동작방법을 아래 표 1을 참조하여 설명하기로 한다. 제1실시예 및 제2실시예에 따른 비휘발성 메모리 장치는 프로그램 동작시 HCI(Hot Carrier Injection) 방식 또는 FN터널링(FN Tunneling) 방식을 적용할 수 있고, 소거 동작시 BTBT(Band To Band Tuneling) 방식 또는 FN터널링 방식을 적용할 수 있다. 아래 표 1은 제1실시예 및 제2실시예에 따른 비휘발성 메모리 장치의 동작 조건에 대한 일례를 나타낸 것으로, 프로그램 동작 및 소거 동작시 FN터널링 방식을 사용하는 경우를 예시한 것이다. 이는, HCI 방식 및 BTBT 방식 대비 FN터널링 방식이 플로팅게이트(FG)에 대해 더 큰 커플링비를 요구하기 때문이다. 즉, 충분한 커플링비를 확보하여야지만 FN터널링 방식을 이용한 동작이 가능하며, 커플링 플레이트(110)를 구비한 제1실시예 및 제2실시예에 따른 비휘발성 메모리 장치는 FN터널링 방식을 적용할 수 있는 커플링비를 확보할 수 있다.
먼저, 프로그램 동작은 FN터널링 방식을 이용할 수 있다. 구체적으로, 제1접합영역(113) 및 제2접합영역(114)을 플로팅시킨 상태에서 선택게이트(SG) 및 기판(101)에 각각 제1펌핑전압(Vpp_1) 및 네거티브 제2펌핑전압(-Vpp_2)을 인가할 수 있다. 여기서, 제1펌핑전압(Vpp_1) 및 제2펌핑전압(Vpp_2)은 전원전압(Vcc)을 승압시킨 전압을 의미하며, 제1펌핑전압(Vpp_1)의 크기가 제2펌핑전압(Vpp_2)의 크기보다 크다(Vpp_1 > Vpp_2). 선택게이트(SG)보다 기판(101)에 더 작은 바이어스를 인가하는 것은 보다 안정적인 동작 특성을 확보하기 위함이다.
다음으로, 소거 동작은 FN터널링 방식을 이용할 수 있다. 구체적으로, 제1접합영역(113) 및 제2접합영역(114)을 플로팅시킨 상태에서 선택게이트(SG) 및 기판(101)에 각각 네거티브 제1펌핑전압(-Vpp_1) 및 제2펌핑전압(Vpp_2)을 인가할 수 있다.
다음으로, 리드동작은 포워드리드(Forward read) 및 리버스리드(Reverse read)로 구분할 수 있다. 포워드리드는 프로그램 동작시 전하의 이동방향과 동일한 방향으로의 전하이동을 통해 리드동작이 이루어지는 것을 의미하고, 리버스리드는 프로그램 동작시 전하의 이동방향과 반대방향으로의 전하이동을 통해 리드동작이 이루어지는 것을 의미한다. 참고로, 포워드리드는 리버스리드 대비 단순한 구조의 셀 어레이를 구현할 수 있기 때문에 집적도 및 공정난이도 측면에서 유리하다. 반면에, 리버스리드는 포워드리드 대비 리드 디스터번스(read disturbance)에 대한 내성이 크다는 장점이 있다.
포워드리드는 선택게이트(SG)에 전원전압(Vcc)을 인가하고, 제1접합영역(113) 및 제2접합영역(114)에 각각 리드전압(Vread) 및 접지전압(GND)을 인가하는 방법을 사용할 수 있다. 반대로, 리버스리드는 선택게이트(SG)에 전원전압(Vcc)을 인가하여 플로팅게이트(FG)를 커플링시키고, 제1접합영역(113) 및 제2접합영역(114)에 각각 접지전압(GND) 및 리드전압(Vread)을 인가하는 방법을 사용할 수 있다. 전원전압(Vcc)은 리드전압(Vread) 내지 제2펌핑전압(Vpp_2) 사이의 크기를 가질 수 있다(Vread ≤ Vcc ≤ Vpp_2).
이하에서는, 도 8a 내지 도 8e를 참조하여 실시예에 따른 비휘발성 메모리 장치가 예정된 로직공정에서 한 장의 마스크만을 추가하는 것으로 용이하게 구현가능하다는 것을 자세히 설명하기로 한다. 설명의 편의를 위해 제2실시예에 따른 비휘발성 메모리 장치의 제조방법에 대한 일례를 예시하여 설명하기로 한다.
도 8a 내지 도 8e는 실시예에 따른 비휘발성 메모리 장치의 제조방법을 도 5에 도시된 A-A'절취선 및 B-B'절취선을 따라 공정단면도이다.
도 8a에 도시된 바와 같이, 기판(11)을 준비한다. 이때, 기판(11)은 로직영역(미도시) 및 메모리영역(미도시)을 구비할 수 있다. 로직영역에는 CMOS가 형성될 수 있고, 메모리영역에는 실시예에 따른 비휘발성 메모리 장치가 형성될 수 있다. 기판(11)으로는 반도체기판을 사용할 수 있다. 반도체기판은 단결정 상태(Single crystal state)일 수 있으며, 실리콘함유 재료를 포함할 수 있다. 즉, 반도체기판은 단결정의 실리콘함유 재료를 포함할 수 있다. 일례로, 기판(11)으로는 벌크 실리콘기판 또는 SOI(Silicon On Insulator) 기판을 사용할 수 있다.
다음으로, 기판(11)에 제2도전형의 딥웰(12) 및 제1도전형의 분리웰(13)을 형성한다. 분리웰(13) 및 딥웰(12)은 기판(11)상에 마스크패턴(미도시)을 형성하고, 마스크패턴을 이온주입장벽으로 기판(11)에 불순물을 이온주입한 후, 주입된 불순물을 활성화시키기 위한 어닐공정을 진행하는 일련의 과정을 통해 형성할 수 있다.
다음으로, 기판(11)에 소자분리막(14)을 형성하여 활성영역(15)을 정의한다. 소자분리막(14)은 STI(Shallow Trench Isolation) 공정으로 형성할 수 있다. STI 공정은 기판(11)에 소자분리를 위한 트렌치를 형성하고, 트렌치 내부를 절연물질로 매립하는 일련의 공정을 의미한다.
도 8b에 도시된 바와 같이, 예정된 로직공정에서 추가된 한 장의 마스크를 이용하여 기판(11)상에 마스크패턴(미도시)을 형성하고, 마스크패턴을 식각장벽(etch barrier)으로 소자분리막(14)을 식각하여 트렌치(16)를 형성한다.
다음으로, 트렌치(16)를 갭필하도록 기판(11) 전면에 도전막을 형성한 이후에 소자분리막(14) 및 기판(11)이 노출될때까지 평탄화공정을 진행하여 트렌치(16)에 갭필된 커플링 플레이트(17)를 형성한다. 이때, 평탄화공정은 화학적기계적연마법 또는 전면식각법을 사용할 수 있다.
도 8c에 도시된 바와 같이, 기판(11) 전면에 게이트절연막(18) 및 게이트도전막을 순차적으로 형성한다. 게이트절연막(18)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상이 적층된 적층막으로 형성할 수 있다. 이때, 활성영역(15)에 대응하는 게이트절연막(18)과 커플링 플레이트(17)에 대응하는 게이트절연막(18)은 서로 동일한 물질 및 동일한 두께를 갖도록 형성하거나, 또는 서로 상이한 물질 및 상이한 두께를 갖도록 형성할 수 있다. 게이트도전막은 실리콘 함유 재료로 형성할 수 있으며, 실리콘함유 재료로는 실리콘막을 사용할 수 있다. 일례로, 게이트도전막은 폴리실리콘막으로 형성할 수 있다.
다음으로, 게이트도전막 상에 마스크패턴(미도시)을 형성한 후에 마스크패턴을 식각장벽으로 게이트도전막 및 게이트절연막(18)을 순차적으로 식각하여 게이트절연막(18)과 게이트전극(19)이 적층된 플로팅게이트(FG) 및 선택게이트(SG)를 형성한다. 이때, 플로팅게이트(FG) 및 선택게이트(SG)는 제1갭(31)을 갖고 이웃하여 나란히 배치되도록 형성할 수 있다.
한편, 도면에 도시하지는 않았지만 플로팅게이트(FG) 및 선택게이트(SG)를 형성함과 동시에 로직영역에 로직게이트(Logic Gate, LG)가 형성될 수 있으며, 복수의 게이트(FG, SG, LG)를 형성하기 이전에 각각의 게이트가 요구하는 특성(예컨대, 일함수)을 확보하기 위해 게이트도전막에 소정의 불순물을 이온주입할 수 있다.
도 8d에 도시된 바와 같이, 플로팅게이트(FG) 및 선택게이트(SG) 양측 활성영역(15)에 제2도전형의 제1접합영역(22) 내지 제3접합영역(24)을 형성한다. 제1접합영역(22) 내지 제3접합영역(24)은 기판(11)에 제2도전형의 불순물을 이온주입하여 형성할 수 있다. 제1접합영역(22) 및 제2접합영역(23)은 저농도 불순물영역과 고농도 불순물영역을 포함한 LDD 구조를 가질 수 있고, 제3접합영역(24)은 저농도 불순물영역과 동일한 불순물 도핑농도를 가질 수 있다.
다음으로, 플로팅게이트(FG) 및 선택게이트(SG) 측벽에 스페이서(20, 21)를 형성한다. 이때, 스페이서(20, 21)는 제1갭(31)을 갭필하도록 형성할 수 있다. 제1갭(31)을 갭필하는 스페이서(20, 21)는 플로팅게이트(FG)와 선택게이트(SG) 사이의 전하차단막으로 작용할 수 있다. 스페이서(20, 21)는 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상의 적층막으로 형성할 수 있다.
한편, 스페이서(20, 21)를 형성한 이후에 복수의 게이트(LG, FG, SG) 표면, 제1접합영역(22) 및 제2접합영역(23) 표면에 실리사이드막(미도시)을 형성하거나, 또는 제1접합영역(22) 및 제2접합영역(23) 표면에만 실리사이드막(미도시)을 형성할 수 있다.
다음으로, 기판(11) 전면을 덮는 층간절연막(25)을 형성한다. 층간절연막(25)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막으로 형성할 수 있다.
도 8e에 도시된 바와 같이, 선택게이트(SG)와 커플링 플레이트(17) 사이를 전기적으로 연결하는 제1콘택플러그(26), 제1접합영역(22)에 접하는 제2콘택플러그(27) 및 제2접합영역(23)에 접하는 제3콘택플러그(28)를 형성한다. 여기서, 제1콘택플러그(26)는 플로팅게이트(FG)의 측벽과 마주보는 측벽을 갖고, 이들 사이에 제2갭(32)을 갖도록 형성할 수 있다. 또한, 제2갭(32)은 플로팅게이트(FG) 측벽에 형성된 스페이서(20)에 의해 갭필되도록 형성할 수 있다.
이후, 도면에 도시하지는 않았지만 공지된 반도체 제조 기술을 이용하여 실시예에 따른 비휘발성 메모리 장치를 완성할 수 있다.
상술한 바와 같이, 실시예에 따른 비휘발성 메모리 장치는 예정된 로직공정에 소자분리막(14)에 커플링 플레이트(17)를 위한 트렌치(16)를 형성하기 위한 한 장의 마스크만을 추가하는 것으로 비휘발성 메모리 장치를 구현할 수 있다.
도 9는 실시예에 따른 비휘발성 메모리 장치의 셀 어레이를 도시한 평면도이다. 참고로, 셀 어레이는 복수개의 단위셀이 배열된 것으로 후술하는 셀 어레이는 제1실시예 및 제2실시예에 따른 비휘발성 메모리 장치의 단위셀을 모두 적용할 수 있다. 설명의 편의를 위해 제2실시예에 따른 비휘발성 메모리 장치의 단위셀을 적용한 경우를 예시하여 설명하기로 하며, 동일한 도면부호를 사용하기로 한다.
도 9에 도시된 바와 같이, 실시예에 따른 셀 어레이는 소자분리막(102)에 의하여 정의되고, 제1방향으로 연장된 라인타입의 활성영역(103)이 제2방향으로 소정 간격 이격되어 복수개가 배치될 수 있다. 이때, 제2방향으로의 활성영역(103) 간격은 일정할 수 있다.
기판(101)상에는 제2방향으로 연장된 라인타입의 선택게이트(SG)가 제1방향으로 소정 간격 이격되어 복수개가 배치되어 있다. 즉, 선택게이트(SG)는 제2방향으로 복수개의 활성영역(103)을 가로지르는 형태를 가질 수 있다. 여기서, 복수개의 선택게이트(SG) 사이는 제1방향으로 제1간격(S1)과 제1간격(S1)보다 큰 제2간격(S2)을 가질 수 있으며, 제1간격(S1)과 제2간격(S2)이 교번 배치된 형태를 가질 수 있다.
제1간격(S1)을 갖는 선택게이트(SG) 사이의 활성영역(103)에 제3콘택플러그(118)가 연결되고, 제2간격(S2)을 갖는 선택게이트(SG) 사이의 활성영역(103)에 제2콘택플러그(117)가 연결될 수 있다. 이때, 제2콘택플러그(117)는 제2간격(S2)을 갖는 선택게이트(SG) 사이 활성영역(103)의 중심부에 위치할 수 있다. 그리고, 제2콘택플러그(117) 및 제3콘택플러그(118) 아래 활성영역(103)에는 접합영역이 형성될 수 있다.
복수개의 플로팅게이트(FG)는 활성영역(103)과 중첩되도록 제2간격(S2)을 갖는 선택게이트(SG) 사이에 배치될 수 있다. 복수의 플로팅게이트(FG)는 각각의 선택게이트(SG)에 대응하여 선택게이트(SG)에 나란히 배치될 수 있다. 플로팅게이트(FG)는 제2콘택플러그(117) 기준 제1방향으로 서로 대칭되도록 배치될 수 있다. 플로팅게이트(FG)는 인접한 선택게이트(SG)와 제1갭(201)을 갖고, 나란히 배치될 수 있다. 각각의 플로팅게이트(FG)는 제2방향으로 연장된 바타입의 형태를 가질 수 있으며, 소자분리막(102)과 활성영역(103)을 동시에 가로지르는 형태를 가질 수 있다.
소자분리막(102)에는 플로팅게이트(FG)와 중첩되는 복수의 커플링 플레이트(110)가 배치될 수 있다. 커플링 플레이트(110)는 제2간격(S2)을 갖는 선택게이트(SG) 사이에 위치할 수 있다. 제1방향으로 인접한 플로팅게이트(FG)는 커플링 플레이트(110)를 공유하지 않으며, 제2방향으로 인접한 플로팅게이트(FG)는 하나의 커플링 플레이트(110)를 공유할 수 있다.
제2방향으로 플로팅게이트(FG) 사이에는 선택게이트(SG)와 커플링 플레이트(110) 사이를 전기적으로 연결하는 제1콘택플러그(112)가 배치될 수 있다. 여기서, 제1콘택플러그(112)는 인접한 플로팅게이트(FG)와 제2갭(202)을 갖고, 적어도 하나 이상의 마주보는 측벽을 갖는 형태를 가질 수 있다.
상술한 셀 어레이에서 플로팅게이트(FG)는 커플링 플레이트(110)에 인가되는 바이어스에 응답하여 커플링될 수 있다. 또한, 플로팅게이트(FG)는 제2갭(202)의 선폭 및 제2갭(202)을 갭필하는 전하차단막의 유무에 따라 커플링 플레이트(110) 및 제1콘택플러그(112)에 인가되는 바이어스에 응답하여 커플링될 수도 있다. 또한, 플로팅게이트(FG)는 제1갭(201)의 선폭 및 제1갭(201)을 갭필하는 전하차단막의 유무에 따라 커플링 플레이트(110) 및 선택게이트(SG)에 인가되는 바이어스에 응답하여 커플링될 수도 있다. 또한, 플로팅게이트(FG)는 제1갭(201) 및 제2갭(202)의 선폭, 제1갭(201) 및 제2갭(202)을 갭필하는 전하차단막의 유무에 따라 커플링 플레이트(110), 선택게이트(SG) 및 제1콘택플러그(112)에 인가되는 바이어스에 응답하여 커플링될 수도 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
101 : 기판
102 : 소자분리막
103 : 활성영역 104 : 분리웰
105 : 딥웰 106 : 게이트절연막
107 : 게이트전극 108, 109 : 스페이서
110 : 커플링 플레이트 112 : 제1콘택플러그
113 : 제1접합영역 114 : 제2접합영역
115 : 제3접합영역 116 : 층간절연막
117 : 제2콘택플러그 118 : 제3콘택플러그
103 : 활성영역 104 : 분리웰
105 : 딥웰 106 : 게이트절연막
107 : 게이트전극 108, 109 : 스페이서
110 : 커플링 플레이트 112 : 제1콘택플러그
113 : 제1접합영역 114 : 제2접합영역
115 : 제3접합영역 116 : 층간절연막
117 : 제2콘택플러그 118 : 제3콘택플러그
Claims (20)
- 활성영역을 정의하는 소자분리막을 포함한 기판;
상기 기판 상에 제1갭을 갖도록 나란히 배치된 플로팅게이트 및 선택게이트;
상기 소자분리막에 형성되어 상기 플로팅게이트와 중첩된 커플링 플레이트;
상기 커플링 플레이트와 상기 선택게이트 사이를 전기적으로 연결하는 콘택플러그
를 포함하는 비휘발성 메모리 장치.
- 제1항에 있어서,
상기 커플링 플레이트에 인가되는 바이어스에 응답하여 상기 플로팅게이트가 커플링되는 비휘발성 메모리 장치.
- 제1항에 있어서,
상기 콘택플러그는 상기 플로팅게이트와 제2갭을 갖고,
상기 제2갭을 갭필하는 전하차단막을 더 포함하는 비휘발성 메모리 장치.
- 제3항에 있어서,
상기 제2갭을 갭필하는 전하차단막은 상기 플로팅게이트 측벽에 형성된 스페이서를 포함하는 비휘발성 메모리 장치.
- 제4항에 있어서,
상기 커플링 플레이트 및 상기 콘택플러그에 인가되는 바이어스에 응답하여 상기 플로팅게이트가 커플링되는 비휘발성 메모리 장치.
- 제1항에 있어서,
상기 제1갭을 갭필하는 전하차단막을 더 포함하는 비휘발성 메모리 장치.
- 제6항에 있어서,
상기 제1갭을 갭필하는 전하차단막은 상기 플로팅게이트 측벽 및 상기 선택게이트 측벽에 형성된 스페이서를 포함하는 비휘발성 메모리 장치.
- 제6항에 있어서,
상기 커플링 플레이트 및 상기 선택게이트에 인가되는 바이어스에 응답하여 상기 플로팅게이트가 커플링되는 비휘발성 메모리 장치.
- 제1항에 있어서,
상기 제1갭을 갭필하는 전하차단막; 및
상기 콘택플러그와 상기 플로팅게이트 사이의 제2갭을 갭필하는 전하차단막
을 더 포함하는 비휘발성 메모리 장치.
- 제9항에 있어서,
상기 제1갭을 갭필하는 전하차단막은 상기 플로팅게이트 측벽 및 상기 선택게이트 측벽에 형성된 스페이서를 포함하고,
상기 제2갭을 갭필하는 전하차단막은 상기 플로팅게이트 측벽에 형성된 스페이서를 포함하는 비휘발성 메모리 장치.
- 제9항에 있어서,
상기 커플링 플레이트, 상기 선택게이트 및 상기 콘택플러그에 인가되는 바이어스에 응답하여 상기 플로팅게이트가 커플링되는 비휘발성 메모리 장치. - 제1항에 있어서,
상기 플로팅게이트 및 상기 선택게이트는 상기 활성영역과 교차하는 방향으로 연장되어 상기 활성영역과 상기 소자분리막을 동시에 가로지르는 형태를 갖는 비휘발성 메모리 장치.
- 제1항에 있어서,
상기 커플링 플레이트는 상기 활성영역을 기준으로 대칭적으로 배치되거나, 또는 상기 활성영역의 어느 일측에만 배치되는 비휘발성 메모리 장치.
- 제1항에 있어서,
상기 커플링 플레이트는 상기 선택게이트와 중첩되도록 확장된 비휘발성 메모리 장치.
- 제1항에 있어서,
상기 콘택플러그는 상기 플로팅게이트의 측벽과 마주보는 하나 이상의 측벽을 갖는 하나 이상의 플러그를 포함하는 비휘발성 메모리 장치. - 복수의 활성영역을 정의하는 소자분리막;
상기 활성영역과 교차하는 방향으로 연장되어 제1간격과 상기 제1간격 보다 큰 제2간격으로 교번 배치된 복수의 선택게이트;
상기 활성영역과 중첩되도록 상기 제2간격을 갖는 선택게이트 사이에 배치되고 각각의 상기 선택게이트에 대응하여 나란히 배치된 복수의 플로팅게이트;
상기 소자분리막에 형성되어 각각의 상기 플로팅게이트와 중첩되는 복수의 커플링 플레이트; 및
상기 커플링 플레이트와 상기 선택게이트 사이를 전기적으로 연결하는 복수의 콘택플러그
를 포함하는 비휘발성 메모리 장치.
- 제16항에 있어서,
상기 선택게이트가 연장된 방향으로 인접한 상기 플로팅게이트는 상기 커플링 플레이트를 공유하는 비휘발성 메모리 장치.
- 제16항에 있어서,
상기 활성영역이 연장된 방향으로 인접한 상기 플로팅게이트와 중첩되는 커플링 플레이트는 전기적으로 분리된 비휘발성 메모리 장치.
- 제16항에 있어서,
상기 선택게이트가 연장된 방향으로 인접한 상기 플로팅게이트 사이에 상기 콘택플러그가 위치하는 비휘발성 메모리 장치.
- 제16항에 있어서,
상기 플로팅게이트는
상기 커플링 플레이트에 인가되는 바이어스에 응답하여 커플링되거나,
또는 상기 커플링 플레이트 및 상기 콘택플러그에 인가되는 바이어스에 응답하여 커플링되거나,
또는 상기 커플링 플레이트 및 상기 선택게이트에 인가되는 바이어스에 응답하여 커플링되거나,
또는 상기 커플링 플레이트, 상기 선택게이트 및 상기 콘택플러그에 인가되는 바이어스에 응답하여 커플링되는 비휘발성 메모리 장치.
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