JP2005033223A - 不揮発性半導体記憶装置及び読み出し方法 - Google Patents
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Abstract
【課題】不純物拡散層とメモリセルの浮遊ゲートとの間のオーバーラップ領域がなく、ゲート長のスケーラビリティを大幅に改善し、大容量・低ビットコストの不揮発性半導体記憶装置を提供すること。
【解決手段】半導体基板1表面に第1絶縁膜6を介して形成された一対の選択ゲートSGと、半導体基板1上における前記一対の選択ゲートSG間に第2絶縁膜10を介して形成された浮遊ゲートFGと、該浮遊ゲートFG上に第3絶縁膜14を介して形成された制御ゲートCGとからなるメモリセルを有し、該メモリセルが、前記一対の選択ゲートSGによって構成されるそれぞれの選択トランジスタのいずれか一方がソース領域、他方がドレイン領域に接続されてなる不揮発性半導体記憶装置。
【選択図】図1
【解決手段】半導体基板1表面に第1絶縁膜6を介して形成された一対の選択ゲートSGと、半導体基板1上における前記一対の選択ゲートSG間に第2絶縁膜10を介して形成された浮遊ゲートFGと、該浮遊ゲートFG上に第3絶縁膜14を介して形成された制御ゲートCGとからなるメモリセルを有し、該メモリセルが、前記一対の選択ゲートSGによって構成されるそれぞれの選択トランジスタのいずれか一方がソース領域、他方がドレイン領域に接続されてなる不揮発性半導体記憶装置。
【選択図】図1
Description
この発明は、不揮発性半導体記憶装置及びその読み出し方法に関し、より詳細には、高集積可能なコンタクトレス構造セルを有する不揮発性半導体記憶装置及びその読み出し方法に関する。
不揮発性半導体記憶装置のメモリセルサイズを縮小する手法として、コンタクトレスアレイがある。このアレイは、ビット線とドレイン拡散層との間のコンタクトを必要としないため、セルスケーリングが容易であり、大容量化に適している。
例えば、図15(a)及び(b)に示すようなコンタクトレスのAND構造セルが提案されている(IEDM92,p991〜993(1992):非特許文献1)。
このセルは、半導体基板21上であって、高濃度不純物拡散層22間に形成されたチャネル上にゲート絶縁膜23を介して浮遊ゲート24が形成され、さらに浮遊ゲート24上に絶縁膜25を介してコントロールゲート(CG)26が形成された構造を有しており、高濃度不純物拡散層22は、ソース/ドレイン領域のみならず、ビット線としても機能している。
IEDM92,p991〜993(1992)
例えば、図15(a)及び(b)に示すようなコンタクトレスのAND構造セルが提案されている(IEDM92,p991〜993(1992):非特許文献1)。
このセルは、半導体基板21上であって、高濃度不純物拡散層22間に形成されたチャネル上にゲート絶縁膜23を介して浮遊ゲート24が形成され、さらに浮遊ゲート24上に絶縁膜25を介してコントロールゲート(CG)26が形成された構造を有しており、高濃度不純物拡散層22は、ソース/ドレイン領域のみならず、ビット線としても機能している。
IEDM92,p991〜993(1992)
上述したセルでは、高濃度不純物拡散層22をビット線としても機能させるために低抵抗化することが必要であり、通常、リン又は砒素等のイオン種が高濃度に注入され、この高濃度不純物拡散層22を活性化するために、750℃以上の高温で熱処理が行われる。
しかし、この熱処理により不純物が横方向にも拡散され、図15(b)に示すように、浮遊ゲート24と高濃度不純物拡散層22とのオーバーラップ長が増加する。よって、オーバーラップ長のスケーリングが困難となる。
しかも、セルサイズの微細化が進むと、所謂短チャネル効果を防止するための実効チャネル長Lを確保するには、浮遊ゲート24と高濃度不純物拡散層22とのオーバーラップ長が無視できなくなる。よって、ゲート長Mをスケーリングする場合には、浮遊ゲート24と高濃度不純物拡散層22とのオーバーラップ長のスケーリングが、セルの微細化に対して大きな課題となっている。
しかも、セルサイズの微細化が進むと、所謂短チャネル効果を防止するための実効チャネル長Lを確保するには、浮遊ゲート24と高濃度不純物拡散層22とのオーバーラップ長が無視できなくなる。よって、ゲート長Mをスケーリングする場合には、浮遊ゲート24と高濃度不純物拡散層22とのオーバーラップ長のスケーリングが、セルの微細化に対して大きな課題となっている。
本発明によれば、半導体基板表面に第1絶縁膜を介して形成された一対の選択ゲートと、半導体基板上における前記一対の選択ゲート間に第2絶縁膜を介して形成された浮遊ゲートと、該浮遊ゲート上に第3絶縁膜を介して形成された制御ゲートとからなるメモリセルを有し、該メモリセルが、前記一対の選択ゲートによって構成されるそれぞれの選択トランジスタのいずれか一方がソース領域、他方がドレイン領域に接続されてなる揮発性半導体記憶装置が提供される。
また、本発明によれば、半導体基板表面に第1絶縁膜を介して形成された一対の選択ゲートと、半導体基板上における前記一対の選択ゲート間に第2絶縁膜を介して形成された浮遊ゲートと、該浮遊ゲート上に第3絶縁膜を介して形成された制御ゲートとからなるメモリセルを有し、該メモリセルが、前記一対の選択ゲートによって構成されるそれぞれの選択トランジスタのいずれか一方がソース領域、他方がドレイン領域に接続されてなり、かつ、選択ゲートにしきい値電圧よりも高い電圧を印加した状態で、一対の選択ゲートが対向する半導体基板領域に形成されるチャネル領域を介して、前記ソース領域又はドレイン領域に電気的に接続する不揮発性半導体記憶装置が提供される。
さらに、本発明によれば、半導体基板表面に第1絶縁膜を介して形成された一対の選択ゲートと、半導体基板上における前記一対の選択ゲート間に第2絶縁膜を介して形成された浮遊ゲートと、該浮遊ゲート上に第3絶縁膜を介して形成された制御ゲートとからなるメモリセルを有し、該メモリセルが、前記一対の選択ゲートによって構成されるそれぞれの選択トランジスタのいずれか一方がソース領域、他方がドレイン領域に接続されてなる不揮発性半導体記憶装置の読み出し方法であって、一対の選択ゲートのそれぞれに、選択ゲートによって構成される選択トランジスタのしきい値電圧よりも高い電圧を印加して、それぞれの選択トランジスタをON状態にすることによりメモリセルの読み出しを行う不揮発性半導体記憶装置の読み出し方法が提供される。
本発明によれば、第1電極によって構成される選択トランジスタのチャネル領域を介して、ソース/ドレイン領域に接続することが可能となり、メモリセルのチャネル領域と不純物拡散層であるソース/ドレイン領域が直接接続する必要がなくなるため、不純物拡散層とメモリセルの浮遊ゲートとの間のオーバーラップ領域がなく、ゲート長のスケーラビリティを大幅に改善することができる。これにより、大容量・低ビットコストの不揮発性半導体記憶装置を提供することができる。
また、上記不揮発性半導体記憶装置を、FNトンネル電流や、チャンネルホットエレクトロンを用いて書き込み、消去等を行うことができるため、高信頼性、高速書き込み可能な不揮発性半導体記憶装置を提供することができる。
本発明の不揮発性半導体記憶装置は、半導体基板と、第1電極と、第2電極と、第3電極とからなるメモリセルを1つ又は複数個有してなる。
半導体基板としては、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、GaAs、InGaAs、ZnSe等の化合物半導体からなる基板、さらにSOI基板又は多層SOI基板等が挙げられる。なかでもシリコン基板が好ましい。この半導体基板上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、層間絶縁膜、これらによる回路、半導体装置等が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、LOCOS膜、トレンチ酸化膜、STI膜等種々の素子分離膜により形成することができ、なかでも、STI膜による素子分離領域を有していることが好ましい。
第1電極は、半導体基板表面に形成されたトレンチ内に第1絶縁膜を介して形成される。
トレンチは、例えば、深さ2000〜5000Å程度の深さで形成される。
第1電極は、半導体基板表面に形成されたトレンチ内に第1絶縁膜を介して形成される。
トレンチは、例えば、深さ2000〜5000Å程度の深さで形成される。
また、第1絶縁膜は特に限定されないが、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜、TiO2、Al2O3等の高誘電体の単層膜又は積層膜で形成することができる。第1絶縁膜の膜厚は、例えば、50〜300Å程度が適当であり、トレンチ内で均一の膜厚で形成されていてもよいし、トレンチの底部と側部とで異なる膜厚で形成されていてもよい。トレンチ底部の膜厚は、側部の膜厚よりも厚膜であることが好ましく、それぞれ50〜300Å程度、100〜500Å程度が挙げられる。このように、第1絶縁膜が、トレンチの底部と側部とで膜厚が異なる場合には、第1ゲートにトランジスタの閾値よりも高い電圧を印加してトレンチ側面にチャネル領域を形成した際、トレンチ底面のオフ状態を容易に確保することができる。
なお、第1絶縁膜の膜厚をトレンチの底部と側部とで異ならせるのに代えて、半導体基板に形成されたトレンチの底部表面及び側部表面の一部において、不純物濃度が異なるように不純物がドーピングされていても上記と同様の作用を実現させることができる。この場合の不純物濃度が異なるとは、1つのトレンチにおいて不純物濃度が異なる領域が左右対称となるように配置していることが好ましく、トレンチ底部表面のみが高い不純物濃度としてもよいし、トレンチ底部付近の表面(側底部付近の表面にまで及ぶ)が高い不純物濃度としてもよいし、トレンチの側底部付近のみが高い不純物濃度としてもよい。この場合の不純物濃度は、低い領域及び高い領域で、それぞれ1010〜1011cm-3程度、1017〜1019cm-3程度が適当である。
第1絶縁膜の膜厚を異ならせる方法としては、例えば、半導体基板表面にトレンチを形成した後、得られた半導体基板上に絶縁膜を形成し、エッチバックすることにより、トレンチ底面にのみ絶縁膜を形成し、さらに得られた半導体基板を熱処理することにより、トレンチ側壁にトレンチ底面の絶縁膜よりも薄膜状の熱酸化膜を形成する方法が挙げられる。
また、不純物濃度を異ならせる方法としては、例えば、半導体基板表面にトレンチを形成した後、トレンチが形成されていない半導体基板上は絶縁膜やフォトレジスト等によってマスクして、垂直方向からイオン注入することにより、トレンチの底面にのみに不純物を導入する方法、マスクを用いて又は用いずに、複数回、注入エネルギーを異ならせてイオン注入する方法が挙げられる。
第1電極は、1つのメモリセルに2つ、つまり一対形成される。これら第1電極は、いわゆる選択ゲートとして機能させることができ、第1絶縁膜とともに、いわゆる選択トランジスタを構成する。
一対の第1電極(第1電極トランジスタ)のいずれか一方は、ソース領域、他方はドレイン領域に接続されていることが好ましい。
第1電極は、1つのメモリセルに2つ、つまり一対形成される。これら第1電極は、いわゆる選択ゲートとして機能させることができ、第1絶縁膜とともに、いわゆる選択トランジスタを構成する。
一対の第1電極(第1電極トランジスタ)のいずれか一方は、ソース領域、他方はドレイン領域に接続されていることが好ましい。
また、メモリセルが複数形成される場合には、Y方向において、複数のメモリセルの第1電極が接続されていることが好ましい。
メモリセルが複数形成されている場合、X方向に隣接する2つのメモリセルの間で、一方の第1電極(第1電極トランジスタ)が共有されていることが好ましく、この共有された第1電極(第1電極トランジスタ)がソース領域に接続されていることが好ましい。
メモリセルが複数形成されている場合、X方向に隣接する2つのメモリセルの間で、一方の第1電極(第1電極トランジスタ)が共有されていることが好ましく、この共有された第1電極(第1電極トランジスタ)がソース領域に接続されていることが好ましい。
なお、メモリセルが複数形成されており、X方向に隣接する2つのメモリセル間で第1電極を共有している場合、各メモリセルの他方の第1電極(第1電極トランジスタ)がドレイン領域に接続されることとなるが、このドレイン領域に接続された第1電極が、全て同じ電圧を印加できるように電気的に接続されていてもよいし、全て異なる電圧を印加できるように電気的に分離されていてもよいし、いくつかの第1電極ごとに同じ又は異なる電圧を印加できるように電気的に接続又は分離されていてもよい。いずれも場合においても、ドレイン領域に接続され、隣接する第1電極の間に素子分離領域が形成されていることが好ましい。
第1電極は、例えば、アモルファス、単結晶又は多結晶のN型又はP型の元素半導体(例えば、シリコン、ゲルマニウム等)又は化合物半導体(例えば、GaAs、InP、ZnSe、CsS等);金、白金、銀、銅、アルミニウム等の金属;チタン、タンタル、タングステン等の高融点金属;高融点金属とのシリサイド、ポリサイド等の単層膜又は積層膜により形成することができる。なかでも、多結晶シリコンが好ましい。第1電極の膜厚は、トレンチ深さ及び第1絶縁膜の膜厚により適宜調整することができ、例えば、500〜2000Å程度が挙げられる。
第2電極は、トレンチ間であって半導体基板上に第2絶縁膜を介して形成される。第2電極は、いわゆる浮遊ゲートとして機能させることができる。第2絶縁膜は、第1絶縁膜と同様の材料、膜厚で形成することができる。第2電極は、第1電極と同様の材料で形成することができ、膜厚は、例えば、50〜150nm程度が適当である。
第3電極は、第2電極上に第3絶縁膜を介して形成される。第3電極は、いわゆる制御ゲートとして機能させることができる。第3絶縁膜は、第1絶縁膜と同様の材料、膜厚で形成することができるが、なかでもONO膜により、酸化膜厚換算で100〜200nm程度の膜厚で形成されることが好ましい。第3電極は、第1電極と同様の材料で形成することができ、膜厚は、例えば、100〜300nm程度が適当である。
第3電極は、メモリセルが複数形成される場合には、X方向において、複数のメモリセル間で接続されていることが好ましい。
第3電極は、メモリセルが複数形成される場合には、X方向において、複数のメモリセル間で接続されていることが好ましい。
また、本発明における動作方法においては、以下の実施の形態において詳細に説明するが、印加する電圧は以下に例示した値に限定されるものではなく、以下の電圧により行われる動作を実現し得る電圧値であればよい。
以下に、不揮発性半導体記憶装置及びその動作方法の実施の形態を図面に基づいて説明する。
以下に、不揮発性半導体記憶装置及びその動作方法の実施の形態を図面に基づいて説明する。
実施の形態1:単体メモリセル
図1及び図2は、本発明の不揮発性半導体記憶装置の単体メモリセルを示す。
図1及び図2は、本発明の不揮発性半導体記憶装置の単体メモリセルを示す。
このメモリセルは、図1(a)〜(c)に示すように、P型シリコン基板1上に、トレンチが形成され、トレンチ底部及び側壁にトレンチ選択ゲート酸化膜6を介してポリシリコンからなる選択ゲート8(SG1、SG2)が埋め込まれるとともに、トレンチに挟まれた平坦なシリコン基板1上にトンネル絶縁膜10を介してポリシリコンからなる浮遊ゲート12(FG)と、その上に形成されたONO膜14と、さらにその上に形成された制御ゲート15(CG)とから構成される。
このメモリセルの一端は、図2に示すように、選択ゲート(SG1)を介してドレインにつながり、他端は選択ゲート(SG2)を介してソースにつながっている。
この単体メモリセルの動作方法について、表1を用いて説明する。
このメモリセルの一端は、図2に示すように、選択ゲート(SG1)を介してドレインにつながり、他端は選択ゲート(SG2)を介してソースにつながっている。
この単体メモリセルの動作方法について、表1を用いて説明する。
読み出し時は、選択ゲートSG1及びSG2に、しきい値電圧より高い電圧3Vを印加し、ON状態にする。ドレインに1V、ソースをグランドにし、制御ゲートに4Vを印加すると、制御ゲート下のトランジスタのしきい値電圧が、4V以上ならOFF状態となり、4V以下ならON状態となって読み出しを行うことができる。
消去時は、ソース/ドレイン及び選択ゲート(SG1/SG2)共にグランドにした状態で、制御ゲートに負の高電圧−20Vを印加することにより、フローティングゲートより半導体基板へ電子が抽出され、メモリセルのしきい値が低くなり消去がなされる。
書き込み時は、ドレイン側の選択ゲートSG1に4Vを印加し、ソース側の選択ゲートSG2及びソースをグランドにする。選択セルのドレインをグランドにし、非選択セルのドレインを4Vにし、制御ゲートに20Vの電圧を印加することにより、選択セルでは、選択TRがON状態となり、トンネルネル酸化膜に高電界が印加され、半導体基板から浮遊ゲートに電子が注入され、セルのしきい値が高くなる。一方、非選択セルでは、選択TrがOFFとなり、トンネル領域の半導体基板表面上に形成された空乏層がフローティング状態となり、トンネル酸化膜に印加される電界が低く、電子の注入がされないため、しきい値がシフトしない。以上の電圧印加により、書きこみが行われる。
実施の形態2:メモリセルアレイ
図3及び図4は、本発明の不揮発性半導体記憶装置のメモリセルアレイを示す。
このメモリセルアレイは、図3(a)〜(c)に示すように、図1(a)〜(c)に示す単位セルを複数個有し、X方向に隣接する2つのメモリセル間で選択ゲート8(SG2)を共有するとともに、X方向に隣接する制御ゲート15(CG)は、複数のメモリセルにおいて接続されている。
図3及び図4は、本発明の不揮発性半導体記憶装置のメモリセルアレイを示す。
このメモリセルアレイは、図3(a)〜(c)に示すように、図1(a)〜(c)に示す単位セルを複数個有し、X方向に隣接する2つのメモリセル間で選択ゲート8(SG2)を共有するとともに、X方向に隣接する制御ゲート15(CG)は、複数のメモリセルにおいて接続されている。
また、図4に示したように、選択ゲート8(SG1)のゲート電圧を同電位にし、各セルに異なるドレイン電圧を印加することができる。なお、図4においては、二重線はトランジスタのチャネルを示す。
このメモリセルの動作方法について、表2を用いて説明する。
このメモリセルの動作方法について、表2を用いて説明する。
なお、この実施の形態では説明を簡単にするために、メモリセルが2行2列の場合について説明する。また、選択セルをC11とする。
読み出し時は、選択ゲート(SG1)及び選択ゲート(SG2)に、しきい値電圧より高い電圧3Vを印加し、ON状態にする。選択セルC11のドレインに1Vを印加し(ドレイン2は0V)、ソースを接地した状態にして、制御ゲートCG1に4Vを印加すると(CG2は0V)、セルのしきい値が4Vより低い場合(消去状態)はON状態となり、高い場合は(書き込み状態)OFF状態となり、選択セルC11の状態が読み出される。
読み出し時は、選択ゲート(SG1)及び選択ゲート(SG2)に、しきい値電圧より高い電圧3Vを印加し、ON状態にする。選択セルC11のドレインに1Vを印加し(ドレイン2は0V)、ソースを接地した状態にして、制御ゲートCG1に4Vを印加すると(CG2は0V)、セルのしきい値が4Vより低い場合(消去状態)はON状態となり、高い場合は(書き込み状態)OFF状態となり、選択セルC11の状態が読み出される。
消去時は、制御ゲートに負の高電圧−20Vを印加する(SG1、SG2、CG2、ソースは0V及びドレイン1、2はオープン)ことにより、浮遊ゲートより半導体基板へ電子が引き抜かれ、セルしきい値が低くなる。この動作により行単位の消去が行われる。
書き込み時は、選択セルC11のドレイン1を接地、非選択セルのドレイン2に4Vを印加した状態にて、選択ゲート(SG1)に4Vを印加する。この時、選択ゲート(SG2)は接地し、OFF状態にしておく。このバイアス条件にて選択セルの制御ゲート(CG1)に20Vの高電圧を印加すると、選択セルC11のみトンネル酸化膜に高電界が印加され、基板から浮遊ゲートに電子が注入され、高いしきい値に書き込まれる。以上の電圧印加により、書きこみが行われる。
書き込み時は、選択セルC11のドレイン1を接地、非選択セルのドレイン2に4Vを印加した状態にて、選択ゲート(SG1)に4Vを印加する。この時、選択ゲート(SG2)は接地し、OFF状態にしておく。このバイアス条件にて選択セルの制御ゲート(CG1)に20Vの高電圧を印加すると、選択セルC11のみトンネル酸化膜に高電界が印加され、基板から浮遊ゲートに電子が注入され、高いしきい値に書き込まれる。以上の電圧印加により、書きこみが行われる。
実施の形態3:メモリセルアレイ
このメモリセルアレイは、図3及び図5に示したように、単位セルを複数個有し、X方向に隣接する2つのメモリセル間で選択ゲート8(SG2)を共有しているとともに、X方向に隣接する制御ゲート15(CG)は、複数のメモリセルにおいて接続されている。また、ドレインに接続された隣接選択ゲート間には、列分離をするために、素子分離領域が形成されている。
さらに、隣接するメモリセル間でドレインを共有し、図5に示したように、異なる選択ゲート(SG1:SG1a及びSG2bに分割)電圧を印加することができる。なお、図5においては、二重線はトランジスタのチャネルを示す。
このメモリセルの動作方法について、表3を用いて説明する。
このメモリセルアレイは、図3及び図5に示したように、単位セルを複数個有し、X方向に隣接する2つのメモリセル間で選択ゲート8(SG2)を共有しているとともに、X方向に隣接する制御ゲート15(CG)は、複数のメモリセルにおいて接続されている。また、ドレインに接続された隣接選択ゲート間には、列分離をするために、素子分離領域が形成されている。
さらに、隣接するメモリセル間でドレインを共有し、図5に示したように、異なる選択ゲート(SG1:SG1a及びSG2bに分割)電圧を印加することができる。なお、図5においては、二重線はトランジスタのチャネルを示す。
このメモリセルの動作方法について、表3を用いて説明する。
読み出し時は、選択ゲート(SG1a)及び選択ゲート(SG2)にしきい値電圧より高い電圧3Vを印加し、ON状態にする。選択セルC11a、C12aのドレインに1V(ドレイン1及びドレイン2に1Vを印加)を印加し、ソースを接地した状態にて、制御ゲート(CG1)に4Vを印加(CG2は0V)すると、セルのしきい値電圧が4Vより低い場合(消去状態)はON状態となり、高い場合(書き込み状態)はOFF状態となり、選択セルC11a、C11bのデータが読み出される。
消去時は、制御ゲート(CG1)に負の高電圧−20Vを印加することにより(SG1、SG2、CG2、ソースは0V及びドレイン1、2はオープン)、浮遊ゲートより半導体基板へ電子が抽出され、セルしきい値が低くなる。この動作により行単位の消去が行われる。
書き込み時は、選択ゲート(SG2)は常に接地し、OFF状態にしておき、以下の2ステップにて書き込み動作を行う。図5では、同一制御ゲート上に2ページのセル(C11a、C11b)が存在しているが、ここでは、C11aのセルに書き込みを行う場合について説明する。
ステップ1として、両セルの選択ゲートSG1(SG1a、SG1b)に6Vを印加した状態にて、ドレイン1及びドレイン2に4V、制御ゲート(CG1、CG2)に6Vを印加し、セルのチャンネルを4V近くまで充電しておく。
書き込み時は、選択ゲート(SG2)は常に接地し、OFF状態にしておき、以下の2ステップにて書き込み動作を行う。図5では、同一制御ゲート上に2ページのセル(C11a、C11b)が存在しているが、ここでは、C11aのセルに書き込みを行う場合について説明する。
ステップ1として、両セルの選択ゲートSG1(SG1a、SG1b)に6Vを印加した状態にて、ドレイン1及びドレイン2に4V、制御ゲート(CG1、CG2)に6Vを印加し、セルのチャンネルを4V近くまで充電しておく。
ステップ2として、非選択ページセル(C11b、C12b)に接続された選択ゲートSG1bを接地させた後に、選択ページのセル(C11a、C12a)において、選択セルのドレイン1を接地状態、非選択セルのドレイン2を4Vのままで維持し、選択セル(C11a)の制御ゲート(CG1)を20Vまで高くする。このとき、選択セル(C11a)のトンネル酸化膜にのみ高電界が印加され、基板より浮遊ゲートに電子が注入され、そのセルのしきい値は高くなる。このとき、非選択セルのチャンネル領域は、4V近くまで充電されたままであり、かつ、フローティング状態となっているため、トンネル酸化膜に印加される電界は低く、トンネル酸化膜を介した電子のやりとりはなく、しきい値は低いままである。これにより、ビット単位で選択セル(C11a)に書き込みが行われる。
実施の形態4:製造方法
まず、図6に示したように、第1導電型のシリコン基板1上に900℃の熱酸化によって膜厚20nmの酸化膜2及び膜厚100nmの窒化膜3を堆積し、所定形状のフォトレジスト4をマスクとして用いて、シリコン基板1をエッチングして深さ300nmのトレンチ5を形成する。
まず、図6に示したように、第1導電型のシリコン基板1上に900℃の熱酸化によって膜厚20nmの酸化膜2及び膜厚100nmの窒化膜3を堆積し、所定形状のフォトレジスト4をマスクとして用いて、シリコン基板1をエッチングして深さ300nmのトレンチ5を形成する。
次いで、フォトレジスト4を除去し、図7に示したように、トレンチ5内に膜厚20nmの熱酸化によるトレンチ選択ゲート酸化膜6を形成する。得られたシリコン基板1に対して、注入角度0°にてボロン注入を行い、トレンチ5底部のみにボロンの不純物拡散層7を形成する。これにより、トレンチ5底面のしきい値をトレンチ5側面のしきい値よりも高くし、トレンチ5側面が左右で電気的に分離される。
その後、図8に示したように、トレンチ5が埋まる程度、例えば300nmのポリシリコン膜8aを堆積し、CMP法により窒化膜3の表面が露出するまで平坦化する。
その後、図8に示したように、トレンチ5が埋まる程度、例えば300nmのポリシリコン膜8aを堆積し、CMP法により窒化膜3の表面が露出するまで平坦化する。
次いで、図9に示したように、トレンチ5内に埋め込まれたポリシリコン膜8aを熱酸化することにより、ポリシリコン膜8a表面に熱酸化膜9を形成するとともに、選択ゲート8を形成する。
その後、図10に示したように、窒化膜3及び酸化膜2を除去したシリコン基板1上に、800℃の熱酸化により、膜厚7nmのトンネル酸化膜10を形成する。これによって、ポリシリコン膜の側面及び上には、膜厚14nm程度の酸化膜11、熱酸化膜9が配置することになる。
その後、図10に示したように、窒化膜3及び酸化膜2を除去したシリコン基板1上に、800℃の熱酸化により、膜厚7nmのトンネル酸化膜10を形成する。これによって、ポリシリコン膜の側面及び上には、膜厚14nm程度の酸化膜11、熱酸化膜9が配置することになる。
続いて、図11に示したように、得られたシリコン基板1上に、ポリシリコン膜を堆積し、フォトレジスト13をマスクとして用いて、ポリシリコン膜をパターニングして、浮遊ゲート(FG)12を形成する。
最後に、図12に示したように、酸化膜換算で14nmに相当するONO膜14及びシリサイド膜を堆積し、ワードラインパターンのパターニングにより、シリサイド膜、ONO膜14及び浮遊ゲート12を連続してエッチングし、自己整合的に制御ゲート15を形成し、トランジスタを作製する。
最後に、図12に示したように、酸化膜換算で14nmに相当するONO膜14及びシリサイド膜を堆積し、ワードラインパターンのパターニングにより、シリサイド膜、ONO膜14及び浮遊ゲート12を連続してエッチングし、自己整合的に制御ゲート15を形成し、トランジスタを作製する。
実施の形態5:製造方法
図6と同様に、シリコン基板1にトレンチ5を形成する。
その後、フォトレジスト4を除去し、図13に示したように、得られたシリコン基板1上に酸化膜を形成し、エッチバックすることにより、トレンチ底面にのみ酸化膜6aを形成する。
次いで、図14に示したように、トレンチ側壁に、トレンチ底面の酸化膜6aよりも薄膜状の熱酸化膜6bを形成する。
これ以後の工程は、実施の形態4と同様に行う。
図6と同様に、シリコン基板1にトレンチ5を形成する。
その後、フォトレジスト4を除去し、図13に示したように、得られたシリコン基板1上に酸化膜を形成し、エッチバックすることにより、トレンチ底面にのみ酸化膜6aを形成する。
次いで、図14に示したように、トレンチ側壁に、トレンチ底面の酸化膜6aよりも薄膜状の熱酸化膜6bを形成する。
これ以後の工程は、実施の形態4と同様に行う。
この方法によれば、トレンチ側面に形成されるチャンネル領域を、トレンチ底面の酸化膜6aを、トレンチ側面の熱酸化膜6bより厚くすることによって、トレンチ底面におけるしきい値を高くすることができ、チャネル領域をトレンチの左右で電気的に分離することができる。
1 シリコン基板(半導体基板)
2 酸化膜
3 窒化膜
4、13 フォトレジスト
5 トレンチ
6 トレンチ選択ゲート酸化膜(第1絶縁膜)
6a 酸化膜(第1絶縁膜)
6b 熱酸化膜(第1絶縁膜)
7 不純物拡散層
8 選択ゲート(第1電極)
8a ポリシリコン膜
9 熱酸化膜
10 トンネル絶縁膜(第2絶縁膜)
11 酸化膜
12 浮遊ゲート(第2電極)
14 ONO膜(第3絶縁膜)
15 制御ゲート(第3電極)
SG1、SG1a、SG1b、SG2 選択ゲート
FG 浮遊ゲート
CG、CG1、CG2 制御ゲート
C11、C11a、C11b、C12a、C12b
2 酸化膜
3 窒化膜
4、13 フォトレジスト
5 トレンチ
6 トレンチ選択ゲート酸化膜(第1絶縁膜)
6a 酸化膜(第1絶縁膜)
6b 熱酸化膜(第1絶縁膜)
7 不純物拡散層
8 選択ゲート(第1電極)
8a ポリシリコン膜
9 熱酸化膜
10 トンネル絶縁膜(第2絶縁膜)
11 酸化膜
12 浮遊ゲート(第2電極)
14 ONO膜(第3絶縁膜)
15 制御ゲート(第3電極)
SG1、SG1a、SG1b、SG2 選択ゲート
FG 浮遊ゲート
CG、CG1、CG2 制御ゲート
C11、C11a、C11b、C12a、C12b
Claims (8)
- 半導体基板表面に第1絶縁膜を介して形成された一対の選択ゲートと、半導体基板上における前記一対の選択ゲート間に第2絶縁膜を介して形成された浮遊ゲートと、該浮遊ゲート上に第3絶縁膜を介して形成された制御ゲートとからなるメモリセルを有し、
該メモリセルが、前記一対の選択ゲートによって構成されるそれぞれの選択トランジスタのいずれか一方がソース領域、他方がドレイン領域に接続されてなることを特徴とする不揮発性半導体記憶装置。 - 半導体基板表面に第1絶縁膜を介して形成された一対の選択ゲートと、半導体基板上における前記一対の選択ゲート間に第2絶縁膜を介して形成された浮遊ゲートと、該浮遊ゲート上に第3絶縁膜を介して形成された制御ゲートとからなるメモリセルを有し、
該メモリセルが、前記一対の選択ゲートによって構成されるそれぞれの選択トランジスタのいずれか一方がソース領域、他方がドレイン領域に接続されてなり、かつ、選択ゲートにしきい値電圧よりも高い電圧を印加した状態で、一対の選択ゲートが対向する半導体基板領域に形成されるチャネル領域を介して、前記ソース領域又はドレイン領域に電気的に接続することを特徴とする不揮発性半導体記憶装置。 - メモリセルが、X方向及びY方向に複数個マトリクス状に配列されて構成され、
X方向に配列された複数のメモリセルが、X方向に配設した制御電極に連接され、
Y方向に配列された複数のメモリセルが、Y方向に配設した選択ゲートに連接され、かつ、ソース/ドレイン領域を共有する請求項1又は2に記載の不揮発性半導体記憶装置。 - X方向に隣接する2個のメモリセルが一方の選択ゲートを共有し、該一方の選択ゲートによって構成される選択トランジスタを介してソース領域に接続されてなる請求項3に記載の不揮発性半導体記憶装置。
- 半導体基板表面に第1絶縁膜を介して形成された一対の選択ゲートと、半導体基板上における前記一対の選択ゲート間に第2絶縁膜を介して形成された浮遊ゲートと、該浮遊ゲート上に第3絶縁膜を介して形成された制御ゲートとからなるメモリセルを有し、
該メモリセルが、前記一対の選択ゲートによって構成されるそれぞれの選択トランジスタのいずれか一方がソース領域、他方がドレイン領域に接続されてなる不揮発性半導体記憶装置の読み出し方法であって、
一対の選択ゲートのそれぞれに、選択ゲートによって構成される選択トランジスタのしきい値電圧よりも高い電圧を印加して、それぞれの選択トランジスタをON状態にすることによりメモリセルの読み出しを行うことを特徴とする不揮発性半導体記憶装置の読み出し方法。 - メモリセルが、X方向及びY方向に複数個マトリクス状に配列されて構成され、
X方向に配列された複数のメモリセルが、X方向に配設した制御電極に連接され、
Y方向に配列された複数のメモリセルが、Y方向に配設した選択ゲートに連接され、かつ、ソース/ドレイン領域を共有する請求項5に記載の不揮発性半導体記憶装置の読み出し方法。 - X方向に隣接する2個のメモリセルが一方の選択ゲートを共有し、該一方の選択ゲートによって構成される選択トランジスタを介してソース領域に接続されてなる請求項6に記載の不揮発性半導体記憶装置の読み出し方法。
- ドレイン領域に第1の電圧を印加し、ソース領域を接地電圧とし、制御ゲートに第2の電圧を印加すると、メモリセルのしきい値電圧が、前記第2の電圧以上ならOFF状態となり、第2の電圧以下ならON状態となって読み出しを行う請求項5〜7のいずれか1つに記載の不揮発性半導体記憶装置の読み出し方法。
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JP2004290593A JP2005033223A (ja) | 2004-10-01 | 2004-10-01 | 不揮発性半導体記憶装置及び読み出し方法 |
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JP2004290593A JP2005033223A (ja) | 2004-10-01 | 2004-10-01 | 不揮発性半導体記憶装置及び読み出し方法 |
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US7553725B2 (en) | 2005-07-20 | 2009-06-30 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices and methods of fabricating the same |
KR20150055140A (ko) * | 2013-11-11 | 2015-05-21 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 |
-
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- 2004-10-01 JP JP2004290593A patent/JP2005033223A/ja active Pending
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US7553725B2 (en) | 2005-07-20 | 2009-06-30 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices and methods of fabricating the same |
KR20150055140A (ko) * | 2013-11-11 | 2015-05-21 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 |
KR102075004B1 (ko) * | 2013-11-11 | 2020-02-11 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 |
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