JP4247762B2 - フラッシュメモリ装置及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明はフラッシュメモリ装置及びその製造方法に係り、特に安定なる動作を保つ上に高集積に好適なセルを有するフラッシュメモリ装置及びその製造方法に関するものである。
【0002】
【従来の技術】
半導体メモリ装置の種類のうち、RAM(random access memory)型のメモリ装置は電源が切れると記憶された情報が消滅される反面、ROM(read only memory) 型のメモリ装置は外部からの電源が切れても記憶された情報をそのまま保つ。従って、このようなROM型のメモリ装置は不揮発性メモリ装置といわれる。該不揮発性のメモリ装置のうち、電気的に情報を失わせたり書込み(プログラム)できるフラッシュメモリ装置は、コンピュータ及びメモリカード等に広く用いられる。
【0003】
前記フラッシュメモリ装置に用いられる多種のセルのうち、単純スタックゲート型セル(参照文献:IEDM p616−619、1985とVLSI technology IV−4、p31−32、1988)は、一般にソース/ドレインとフローティングゲート及びコントロールゲートよりなるゲート電極とから構成された1つのトランジスタが、1つのメモリセルを構成する。前記フローティングゲートはデータを貯蔵し、コントロールゲートはフローティングゲートを調節する。このような単純スタックゲート型のセルの動作は、フローティングゲートからソース/ドレイン及びバルクに電子を取り出してセルのスレショルド電圧を低下させる消去動作と、ソース電位より高いゲート電位とドレイン電位とを用いてチャネル領域から発生するホット電子をフローティングゲートに注入させてセルのスレショルド電圧を増加させるプログラム動作と、そしてセルの消去状態とプログラム状態とを読み取る動作とよりなる。このような単純スタック型セルは、その構造及び動作において次のような問題がある(参照文献:IEEE/IRPSp158−166、1988)。
【0004】
第一は動作上の問題であって、ホット電子の注入によりプログラム動作を行うので、消去/プログラム動作のサイクリング時にセルの特性が急に低下し、プログラム動作又は読取り動作時に選択されないセルが紛れ込み易い。そして、消去しすぎたセル(セルのスレショルド電圧が0V以下のセル)が発生する場合、これを解決し難い。
【0005】
第二は構造上の問題であって、1つのトランジスタが1つのセルを構成するにも係わらず、セルのドレインとビットラインとに連結されるビットラインコンタクトが2つのセル当たり1つ必要となるので、集積化に不利である。さらに、セルのソースをアクチブ領域で共通に連結するので、フィールド酸化膜の形成のための酸化時にバーズビークによるコーナーラウンディング現象が発生して、消去/プログラム動作後にセルのスレショルド電圧のバラツキが大きくなる。従って、このような不均一な特性により集積度を向上させ難い。
【0006】
前記した単純スタックゲート型セルの問題点を解決するために、DINOR(DIvided bit-line NOR)セルが提案された。(参照文献:1)IEDM、p599−602、1992.2)VLSI CIRCUITS、p97−98、1993.3)IEEE JOURNAL OF SOLID−STATE CIRCUITS、VOL29、NO.4、p454−458)。ここで、前記DINORセル及びその動作条件を図1及び図2を参照して説明する。
【0007】
図1及び図2は、従来技術により前記DINORセルを有するフラッシュメモリ装置の概略図及び断面図である。
具体的には、前記のDINORセルは所望のセルトランジスタを選択するためのワードライン(W/L1乃至W/Li)と、選択トランジスタ3aを有する選択トランジスタライン3と、前記の選択トランジスタライン3の選択トランジスタ3aのドレインと連結されるメインビットライン1と、前記選択トランジスタ3aのソースと連結されポリシリコン膜よりなるサブビットライン5とから構成される。
【0008】
全体的には、それぞれのメモリセルのドレインがサブビットラインを通じて並列に連結されてセルトランジスタが直列に配置されて1つのストリングを構成し、各ストリングが隣接したストリングにソースライン7を通じて連結された構造である。さらに、図1において参照符号Aは単位ブロックを示し、前記DINORセルの単位ブロックは、1つのトランジスタ3aと、8個のメモリセルと、前記選択トランジスタ3aを通じてメインビットライン1と連結される一本のサブビットライン5とから構成される。
【0009】
次に、前記DINORセルの動作方法を説明すれば、消去動作は、コントロールゲートに約10Vの電圧を加え、ソースとPウェル(バルク)に約−8Vの電圧を印加して、電子をバルクからフローティングゲートにF−Nトンネリング(Fowler-Nordheim tunneling) させて、スレショルド電圧を6〜7Vに増加させることによって行われる。プログラム動作は、コントロールゲートに約−8Vの負電圧を印加しビットラインに5Vの電圧を印加してフローティングゲートから電子をセルのドレインにFーNトンネリングさせて、セルのスレショルド電圧を減少させることによってなされる。このような構造と動作を有するDINORセルには、次のような問題点がある。
【0010】
第一に、DINORセルを有するフラッシュメモリ装置は製造工程が複雑でありマスク段階が増える。言い換えれば、前記単純ゲート型のセルにセルフアラインソース、セルフアラインビットラインコンタクト、そしてタングステンプラグ技術がさらに適用されて製作されるので、マスクを用いる工程数が増える。さらに、前記セルフアラインビットラインコンタクトの形成とポリシリコン膜よりなるサブビットラインの形成時に、ストリングが発生して収率が低下する。さらに、セルフアラインソース技術において、厚いフィールド酸化膜をエッチングする間にシリコン基板が損傷されて、セル動作時に漏れ電流によるセル特性が低下する。
【0011】
そして、セルのソースが隣接したワードライン方向に共通連結されているので、ソースラインの抵抗が増加するだけでなくソースをデコーディングするための別途の回路が必要となる。即ち、ローデコーダが複雑となり面積が増える問題がある。
一方、前記した単純スタックゲート型セルの問題点を解決するために、ANDセルが提案された(参照文献:IEDM、p991−993、1992及びIEDM、p921−923、1994)。前記ANDセル及びその動作条件を図3及び図4を参照して説明する。
【0012】
図3は、従来技術により前記ANDセルを有するフラッシュメモリ装置の概略図であり、前記図4A及び図4Bは、それぞれ前記ANDセルのワードライン及びビットライン方向による断面図である。
具体的には、前記ANDセルの単位ブロックBは、相互並列に連結された多数のメモリセルと、前記メモリセルのドレインを連結するるローカルデータライン11と、該メモリセルのソースを連結するローカルソースライン13と、前記ローカルソースライン13とローカルデータライン11とを選択するための2つの選択トランジスタST1,ST2と、前記選択トランジスタST1と連結されるグローバルデータライン15と、前記選択トランジスタST2と連結される共通ソースライン17とを有する。
【0013】
特に、ANDセルにおいて、前記ローカルソールライン13とローカルデータライン11は埋め込まれたN+ 拡散層より形成される。即ち、コンタクトがない構造であり、前記したDINOR構造におけるビットラインの形成のための面積と工程とが省かれるので、製造が容易となる。そして、フローティングゲート17は2層のポリシリコン層より構成されており、セルのチャンネル間の分離は、図4Bに示されるように、イオン注入によりセルフアラインされた接合層25による。図4A及び図4Bにおいて、参照番号19及び21はそれぞれワードライン及び絶縁層を示す。
【0014】
次に、前記ANDセルの動作方法を説明すれば、消去動作は、バルクとソース/ドレインに0Vを印加しコントロールゲートに13Vの電圧を印加して、電子をバルクからフローティングゲートにF−Nトンネリングさせて、セルの臨界電圧を6〜7Vに増加させることによって行われる。プログラム動作は、コントロールゲートに約−9Vの電圧を印加しセルのドレインに3Vの電圧を印加して、電子をフローティングゲートからドレインにF−Nトンネリングさせて、セルのスレショルド電圧を1〜2Vに減少させることによる。このような構造と動作条件を有するANDセルには、次のような問題点がある。
【0015】
前記ビットライン(グローバルデータライン)方向に多数のセルが並列連結されているので集積度の増加には役に立つが、図4A及び図4Bに示したように、ワードライン方向には1本のビットラインを要する面積内で、ソース及びドレインとして用いられる2つの埋没N+ 拡散層23a,23b、チャネル、及びそれぞれのソース/ドレインが隣接したフィールド絶縁層27が必要である。即ち、それぞれのビットライン15に連結されているローカルデータライン11とローカルソースライン13、及び隣接したローカルデータライン11とローカルソースライン13を分離するためのフィールド絶縁層27が、1本のビットライン15の面積内に形成される必要があるので、集積度に大きな邪魔となる。さらに、集積度が高くなるにつれて埋没N+ 拡散層23a,23bの抵抗成分が増加し、セル特性が低下する。
【0016】
【発明が解決しようとする課題】
従って、本発明の目的は、前記従来のDINORセル及びANDセルの問題を改善することによって、安定した動作を保持しながら高集積に好適なDuSNOR (Dual String NOR) 構造の新規のセルを有するフラッシュメモリ装置を提供することにある。本発明の他の目的は、前記DuSNOR構造の新規のセルを有するフラッシュメモリ装置を製造するに好適な製造方法を提供することにある。
すなわち、厚いフィールド絶縁膜とセルフィールドイオン注入を通じてビットライン間を分離し、フローティングゲートを2層のポリシリコン層より構成し、セルフアラインエッチングを用いてストリング選択トランジスタ、グラウンド選択トランジスタ及びワードラインを形成して、動作を安定化させ、且つ高集積に好適なDuSNOR構造の新規のセルを有するフラッシュメモリ装置及びその製造方法を提供する。
【0019】
【課題を解決するための手段】
前記の目的を達成するために本発明によるフラッシュメモリ装置は、トンネル絶縁膜、フローティングゲート、コントロールゲート、ソース及びドレインからなる複数個のメモリセルが並列に連結された第1ストリングと前記第1ストリングと隣接して連結された第2ストリングとを有する単位ブロックが2次元的に配列されており、前記第1ストリング及び第2ストリングのドレインは各々ドレインラインに連結され、前記第1ストリング及び第2ストリング間のソースは共通にソースラインに連結されるフラッシュメモリ装置において、前記単位ブロックを構成するストリングのうち、いずれか1つは、第1導電型の半導体基板の表面辺りに形成されたフィールド絶縁層により限定された活性領域と、前記活性領域に形成された前記トンネル絶縁膜及び第1導電層と、前記トンネル絶縁膜及び第1導電層の両側壁に形成された第1絶縁層と、前記第1絶縁層と隣接した半導体基板を一定深さにエッチングしたトレンチに形成される第2導電層と、前記第2導電層上に形成された第2絶縁層と、前記第2導電層の下部に接触するように形成され、前記第1導電型と反対の第2導電型の不純物を含み、前記ソースラインまたはドレインラインとして用いられる埋没接合層と、前記第1導電層上に形成され、前記第1導電層と連結されてフローティングゲートとして用いられる第3導電層と、前記第3導電層上に形成される第3絶縁層と、前記第3絶縁層上に形成され、前記コントロールゲートとして用いられる第4導電層とを含むことを特徴とする。
【0020】
前記第2導電層は不純物がドーピングされたポリシリコン膜より構成されることが好ましい。
前記第2絶縁層は酸化膜より構成されることが好ましい。
【0021】
前記他の目的を達成するために本発明によるフラッシュメモリ装置の製造方法は、トンネル絶縁膜、フローティングゲート、コントロールゲート、ソース及びドレインからなる複数個のメモリセルが並列に連結された第1ストリングと、前記第1ストリングと隣接して連結された第2ストリングを有する単位ブロックが2次元的に配列されており、前記第1ストリング及び第2ストリングのドレインは各々ドレインラインに連結され、前記第1ストリング及び第2ストリング間のソースは、共通にソースラインに連結されるフラッシュメモリ装置の製造方法において、前記単位ブロックを構成するストリングの製造工程は、第1導電型の半導体基板上にフィールド絶縁膜を形成して活性領域を限定する工程と、前記活性領域に前記トンネル絶縁膜、第1導電層及び第1絶縁層を形成する工程と、前記第1絶縁層、第1導電層及び前記トンネル絶縁膜をパターニングする工程と、前記パターニングされた第1導電層の両側壁及びそれに隣接した基板の表面に第2絶縁層を形成する工程と、前記パターニングされた第1絶縁層及び第2絶縁層をマスクとして前記基板の全面に第2導電型の不純物でイオン注入を実施する工程と、前記第2導電型の不純物でイオン注入された前記基板を酸化させて前記基板の表面辺りに埋没絶縁膜、及びその下部に前記ソースラインまたはドレインラインとして用いられる埋没接合層を形成する工程と、前記第1絶縁層を除去した後、前記フローティングゲートとして用いられる第2導電層を形成する工程と、前記第2導電層上に第3絶縁層を形成する工程と、前記第3絶縁層が形成された基板の全面に前記コントロールゲートとして用いられる第3導電層を形成する工程とを含み、前記第2絶縁層を形成する工程後に、前記第1絶縁層及び第2絶縁層をマスクとして前記基板をトレンチエッチングする工程を更に含み、前記第2導電型の不純物でイオン注入を実施する工程では、前記トレンチエッチングされた基板の全面に前記第1絶縁層及び前記第2絶縁層をマスクとして前記第2導電型の不純物でイオン注入を実施した後に、前記第2導電型の不純物でイオン注入された前記基板のトレンチ部分を酸化させて前記基板のトレンチ部分に第4絶縁層、及びその下部に前記埋没接合層を形成し、前記基板の全面に第5絶縁層を形成し、前記第5絶縁層を前記第1導電層の表面が露出されるまでエッチングすることを特徴とする。
【0022】
前記第2絶縁層を形成する工程は、前記パターニングされた第1導電層の側壁及びそれに隣接した基板表面に第1酸化膜を形成する工程と、前記第1酸化膜の表面及び前記第1絶縁層の側壁にシリコン窒化膜を形成する工程と、前記シリコン窒化膜の側壁にスペーサを形成する工程とを含んでなることが好ましい。
【0023】
前記フィールド絶縁層を形成する工程後に前記基板の全面に第1導電型の不純物を注入する工程をさらに含むことが好ましい。
【0024】
前記第2絶縁層の側壁及び表面に第1スペーサを形成する工程を更に含み、前記第2導電型の不純物でイオン注入を実施する工程では、前記パターニングされた第1絶縁層及び前記第1スペーサをマスクとして前記第2導電型の不純物でイオン注入を実施し、前記埋没絶縁膜及び埋没接合層を形成する工程後の前記第2導電層を形成する工程では、前記第1絶縁層の除去と共に、前記第1スペーサを除去して前記第2絶縁層の側壁及び表面に第2スペーサを形成した後に、前記フローティングゲートとして用いられる第2導電層を形成することが好ましい。
【0025】
前記第1スペーサは窒化膜により形成し、前記第2スペーサは酸化膜により形成することが好ましい。
【0026】
前記第2絶縁層の側壁及び表面にスペーサを形成する工程を更に含み、前記第2導電型の不純物でイオン注入を実施する工程では、前記パターニングされた第1絶縁層及び前記スペーサをマスクとして前記第2導電型の不純物でイオン注入を実施することが好ましい。
【0027】
また、前記他の目的を達成するために本発明によるフラッシュメモリ装置の製造方法は、トンネル絶縁膜、フローティングゲート、コントロールゲート、ソース及びドレインからなる複数個のメモリセルが並列に連結された第1ストリングと、前記第1ストリングと隣接して連結された第2ストリングを有する単位ブロックが2次元的に配列されており、前記第1ストリング及び第2ストリングのドレインは各々ドレインラインに連結され、前記第1ストリング及び第2ストリング間のソースは、共通にソースラインに連結されるフラッシュメモリ装置の製造方法において、前記単位ブロックを構成するストリングの製造工程は、第1導電型の半導体基板上にフィールド絶縁膜を形成して活性領域を限定する工程と、前記活性領域に前記トンネル絶縁膜、第1導電層及び第1絶縁層を形成する工程と、前記第1絶縁層、第1導電層及び前記トンネル絶縁膜をパターニングする工程と、前記パターニングされた第1導電層の両側壁及びそれに隣接した基板の表面に第2絶縁層を形成する工程と、前記パターニングされた第1絶縁層及び第2絶縁層をマスクとして前記基板の全面に第2導電型の不純物でイオン注入を実施する工程と、前記第2導電型の不純物でイオン注入された前記基板を酸化させて前記基板の表面辺りに埋没絶縁膜、及びその下部に前記ソースラインまたはドレインラインとして用いられる埋没接合層を形成する工程と、前記第1絶縁層を除去した後、前記フローティングゲートとして用いられる第2導電層を形成する工程と、前記第2導電層上に第3絶縁層を形成する工程と、前記第3絶縁層が形成された基板の全面に前記コントロールゲートとして用いられる第3導電層を形成する工程とを含み、前記第2絶縁層を形成する工程後に、前記第1絶縁層及び第2絶縁層をマスクとして前記基板をトレンチエッチングする工程を更に含み、前記第2導電型の不純物でイオン注入を実施する工程では、前記トレンチエッチングされた基板の全面に前記第1絶縁層及び第2絶縁膜をマスクとして前記第2導電型の不純物でイオン注入を実施した後に、前記第2導電型の不純物でイオン注入された前記基板のトレンチ部分に第4導電層を形成し、前記第4導電層を酸化させて前記第4導電層上に第5絶縁層、及び前記第4導電層の下部に接触するように前記第1導電型と反対の第2導電型の不純物を含む前記埋没接合層を形成することを特徴とする。
【0028】
前記第4導電層は、不純物がドーピングされたポリシリコン膜より形成することが好ましい。
【0029】
更に、前記コントロールゲートとして用いられる第3導電層上に第5絶縁層のパターンを形成する工程と、前記第5絶縁層のパターンをエッチングマスクとして前記第3導電層及び第4絶縁層をエッチングする工程と、前記エッチングされた第3導電層及び第4絶縁層と第5絶縁層のパターンの側壁にスペーサを形成する工程と、前記スペーサをマスクとして前記第2導電層及び第1導電層をエッチングする工程とを含むことが好ましい。
【0030】
【発明の実施の形態】
以下、添付した図面に基づき本発明の実施の形態を詳細に説明する。
本発明者が案出したセルを、以下DuSNOR(Dual String NOR)と称する。
図5は本実施の形態の一例によるDuSNOR[本発明のセルはDuSNOR(Dual String NOR)と称する]を有するフラッシュメモリ装置の概略図である。
【0031】
図5を参照すれば、所望のメモリセルを選択するためのワ−ドラインW/L1乃至W/Liと、多数のメモリセルが並列に連結されたストリングCと、前記ストリングCを選択するストリング選択トランジスタT11,T21,T31,T41と、前記ストリング選択トランジスタを連結するストリング選択ラインSSLと、前記メモリセルを並列に連結するドレインライン31と、2つのストリングが互いにメモリセルのソ−スを通じて連結されるソースライン33と、前記ソースライン33を選択するためのグラウンド選択トランジスタT12,T32と、前記グラウンド選択トランジスタを連結するグラウンド選択ラインGSLと、前記ストリング選択トランジスタT11,T21,T31,T41のドレインと連結されるビットラインBL1〜BL4とから構成されている。ここで、参照番号Dは単位ブロックを示す。
【0032】
さらに、本実施の形態のDuSNORセルにおいて、前記ストリング選択トランジスタT11,T21,T31,T41のソースは、ドレインライン31を通じて各メモリセルのドレインに連結され、2つのストリングを有するメモリセルのソースは、ソースライン33を通じてグラウンド選択トランジスタT12,T32のドレインに連結され、グラウンド選択トランジスタT12,T32のソースと共通ソースとが連結されて、隣接したグラウンド選択トランジスタT12,T32のソースに共通連結される。
【0033】
図6は前記図5に示したDuSNORセルを有するフラッシュメモリ装置のレイアウト図である。
具体的には、参照番号41,43及び49は、それぞれアクチブ領域、トンネル領域及びビットラインを示し、45,47,55はそれぞれフローティングゲート用の第1ポリシリコン膜、フローティングゲート用の第2ポリシリコン膜、及びN+ ソース/ドレイン用としてイオン注入される領域を示す。
【0034】
さらに、本実施の形態のDuSNORセルにおいて、図6に示されたように、ドレインライン51とソースライン53とは絶縁膜の下の埋没接合層より形成され、フローティングゲートは2つのポリシリコン層が連結された積層構造を有し、ドレインラインとドレインライン間の分離は厚いフィールド酸化膜とその下の不純物層とよりなり、ワードライン間のドレインラインとソースライン間の分離は不純物イオン注入により具現される。
【0035】
図7は本実施の形態の他の例によるDuSNORセルを有するフラッシュメモリ装置の概略図である。
図7に示したDuSNORセルと前記図5に示したDuSNORセルとを比較すれば、グラウンド選択トランジスタT12.T32とグラウンド選択トランジスタラインGSLとが取り除かれたことを除いては同一である。図7において、図5と同一の参照符号は同一部材を示しす。
【0036】
具体的には、図7のDuSNORセルは、所望のメモリセルを選択するためのワードラインWL1乃至WLiと、多数のメモリセルが並列に連結されたストリングCと、前記ストリングCを選択するストリング選択トランジスタT11,T21,T31,T41と、前記ストリング選択トランジスタを連結するストリング選択ラインSSLと、前記メモリセルを並列に連結するドレインライン31と、2つのストリングが互いにメモリセルのソースを通じて連結されるソースライン33と、前記ストリング選択トランジスタT11,T21,T31,T41のドレインと連結されるビットラインBL1〜BL4とから構成されている。図7で参照番号Dは単位ブロックを示す。
【0037】
特に、前記ストリング選択トランジスタT11,T21,T31,T41のソースは、ドレインライン31を通じて各メモリセルのドレインに連結され、2つのストリングを有するメモリセルのソースは、ソースライン33を通じて共通ソースに連結される。
以下、下記製造手順例を参照して前記図5に示された本実施の形態によるDuSNORセルを有するフラッシュメモリ装置の製造方法を説明する。
【0038】
<製造工程例1>
図8〜図18は、本実施の形態のフラッシュメモリ装置の製造方法の工程例1を示す断面図である。具体的には、図8A〜図18Aは前記図6のaーa′による断面図、図8B〜図18Bは前記図6のbーb′による断面図、図8C〜図18Cは前記図6のcーc′による断面図、図8D〜図18Dは前記図6のdーd′による断面図である。
【0039】
図8A〜図8Dは、基板100に活性領域を限定するためにパッド酸化膜110、第1ポリシリコン層120及び第1シリコン窒化膜130を形成する工程を示す。
先ず、p型半導体基板100にnウェル(図示せず)を形成した後、前記nウェル内にポケットpウェル(図示せず)を形成する3重のウェル工程を行う。前記3重のウェル工程は、セル動作中の消去又はプログラム時にバルクに0Vでない正又は負電圧が印加される場合に必要である。しかしながら、消去又はプログラム動作時にバルクが0Vの状態なら、バルクはポケットpウェル無しにp型基板だけで動作可能である。次いで、前記P型基板100又はポケットpウェル上に約240Åのパッド酸化膜110を成長させる。次に、前記パッド酸化膜110上に約1000Åの第1ポリシリコン層120を堆積した後、その上に約1500Åの第1シリコン窒化膜130を堆積する。ついで、前記第1シリコン窒化膜130上に第1フォトレジストパターン140を形成した後、前記第1フォトレジストパターン140をマスクとして前記第1シリコン窒化膜130を乾式エッチングする。
【0040】
図9A〜図9Dは、基板100にフィールド酸化膜150を形成して活性領域を限定する工程を示す。
まず、前記第1シリコン窒化膜130のエッチングマスクとして用いられた第1フォトレジストパターン140を取り除いた後、基板100の全面に基板と同一のp型不純物であるボロン(B)を、1.0E13〜1.0E14/cm2 のドーズ量と約50KeVのエネルギの条件で、チャネルストップ用としてイオン注入する。次に、基板100を酸化させて基板に約6000Åのフィールド酸化膜150を成長させて、活性領域を限定する。次いで、第1シリコン窒化膜130上に前記フィールド酸化膜150の形成時に生成される酸化膜(図示せず)、第1シリコン窒化膜130及び第1ポリシリコン層120を取り除く。ここで、後続工程で形成されるゲート酸化膜160の質を向上させるために、約200〜500Åの犠牲酸化膜(図示せず)を成長させ再び取り除く一連の工程をさらに行うこともできる。次いで、p型半導体基板100の活性領域に約300Åのゲート酸化膜160を成長させた後、前記ゲート酸化膜160上に第2フォトレジストパターン170を形成する。
【0041】
次に、後続工程により形成されるビットラインとビットライン間及びドレインラインとドレインライン間の分離特性を強化するために、高エネルギーのセルフィールドイオン注入を基板100の全面に施す。前記セルフィールドイオン注入のエネルギーは、フィールド酸化膜150の厚さを通過できるエネルギー領域が求められ、本例では約100KeV〜300KeVのエネルギーと1.0E13〜1.0E14/cm2 のドース量で行った。このようにセルフィールドイオン注入すれば、後続工程で基板100の表面で所定の深さに不純物層180が形成される。
【0042】
前記セルフィールドイオン注入は、上記のようにビットラインとビットライン間及びドレインラインとドレインライン間の分離特性を向上させると共に、メモリセルのチャネルで発生するバルクパンチスルー特性を改善させ、且つセルの初期スレッショルド電圧を調整用として用いられる。前記セルフィールドイオン注入を施した後に、セルの初期スレッショルド電圧を調整し得るスレッショルド電圧調節用イオン注入を選択的に施すこともできる。
【0043】
次いで、第2フォトレジストパターン170を用いて選択的にゲート酸化膜160を湿式エッチングし、前記湿式エッチングマスクとして用いられた第2フォトレジストパターン170を取り除く。この際、後続工程でストリング選択トランジスタとグラウンド選択トランジスタとが形成される部分のゲート酸化膜160は、エッチングされないまま保たれる。
【0044】
図10A〜図10Dは、トンネル酸化膜190及びフローティングゲート用の第2ポリシリコン層200を形成する工程を示す。
まず、メモリセルが形成される部位に約10Åのトンネル酸化膜190を成長させた後、約1500Åのフローティングゲート用の第2ポリシリコン層200と約1000Åの第2シリコン窒化膜210を堆積する。続いて、前記第2シリコン窒化膜210上に第3フォトレジストパターン220を形成した後、これをマスクとして前記第2シリコン窒化膜210と第2ポリシリコン層200を乾式エッチングする。この際、フローティングゲート用の第2ポリシリコン層200のエッチングプロファイルがややネガティブなものが好ましい。これは、後続工程のセルフアラインエッチング時にポリシリコン膜よりなるストリンガの発生を抑えるに役立つ。
【0045】
図11A〜図11Dは、第1酸化膜230、第3シリコン窒化膜240及び酸化膜スペーサ250を形成する工程を示す。特に、図11B及び図11Cの右上の図は、それぞれ参照符号EとFの拡大図である。
まず、前記第2ポリシリコン層200のエッチングマスクとして用いられた第3フォトレジストパターン220を取り除いた後、前記第2ポリシリコン層200の側壁及び基板上に約200〜300Åの第1酸化膜230を形成する。前記フローティングゲート用の第2ポリシリコン層200のエッジに形成された第1酸化膜230は、ゲートバーズビークとしてプログラム/消去動作特性を安定化させる。次いで、前記第1酸化膜230の表面及び第2シリコン窒化膜210の側面に、第3シリコン窒化膜240を約100〜500Åの厚さに堆積する。次いで、前記第3シリコン窒化膜240の側壁にスペーサ用酸化膜を約1000〜2000Åの厚さに堆積する。前記第2シリコン窒化膜210は、後続工程のスペーサ用酸化膜の乾式エッチング時に取り除かれないほどの厚さでなければならない。続いて、前記酸化膜を乾式エッチングして前記第3シリコン窒化膜240の側壁に0.1〜0.2μmの第1酸化膜スペーサ250を形成する。次いで、基板の全面に砒素(As)で1.0E15〜6.0E15/cm2 のドーズ量でイオン注入して、砒素の含まれた不純物層260を形成する。
【0046】
図12A〜図12Dは、埋没酸化膜270及び埋没接合層280を形成する工程を示す。
具体的には、イオン注入された基板を酸化させて、イオン注入された領域に約2000Åの埋没酸化膜270(埋没絶縁膜)を形成する。この際、前記埋没酸化膜270の下部には埋没接合層280が形成される。前記フローティングゲート用の第2ポリシリコン層200の表面及び側面に存在する第2シリコン窒化膜210及び第3シリコン窒化膜240は、前記埋没酸化膜270の形成時に第2ポリシリコン層200の消耗を防止する。さらに、第1酸化膜スペーサ250は、埋没酸化層270の形成時に埋没接合層280の拡散によるメモリチャネルの長さのマージンが確保できる。
【0047】
図13A〜図13Dは、フローティングゲート用の第3ポリシリコン層290を形成する工程を示す。
具体的には、フローティングゲート用の第2ポリシリコン層200の表面に存在する第2シリコン窒化膜210を乾式エッチング又は湿式エッチングで取り除いて、第2ポリシリコン層200の表面を露出させる。次いで、基板の全面にフローティングゲート用の第3ポリシリコン層290を約1000Åの厚さに堆積した後、フローティングゲートの形成のために第4フォトレジストパターン300を形成する。次いで、前記第3ポリシリコン層290を前記第4フォトレジストパターン300をエッチングマスクとして乾式エッチングする。この際、第2ポリシリコン層200と第3ポリシリコン層290とが連結されてフローティングゲートとなる。
【0048】
図14A〜図14Dは、絶縁膜310、コントロールゲート用の第4ポリシリコン層320及び第2酸化膜330を形成する工程を示す。
まず、第3ポリシリコン層290のエッチングに用いられた第4フォトレジストパターン300を取り除く。次いで、基板の全面に約100Åの厚さの酸化膜、約100〜200Åのシリコン窒化膜及び30〜60Åの酸化膜を順次に形成させて、第3ポリシリコン層290上にONO構造の絶縁膜310を形成する。次いで、約3000Åのコントロールゲート用の第4ポリシリコン層320を堆積させ、その上に約3000Åの第2酸化膜330を堆積する。続いて、前記第2酸化膜330上に第5フォトレジストパターン(図示せず)を形成した後、これをエッチングマスクとして前記第2酸化膜330を乾式エッチングする。そして、前記第2酸化膜のエッチングマスクとして用いられた第5フォトレジストパターン(図示せず)を取り除く。
【0049】
図15A〜図15Dは、ストリング選択ライン、グラウンド選択ライン、ワードライン及びフローティングゲートを形成する工程を示す。
具体的には、前記エッチングされた第2酸化膜330をエッチングマスクとして、調節ゲート電極用の第4ポリシリコン層320、絶縁膜310、第3ポリシリコン層290及び第2ポリシリコン層200を連続エッチングする。これにより、第4ポリシリコン層320よりなるコントロールゲート、ONOよりなる絶縁膜310及び第2ポリシリコン層200と第3ポリシリコン層290とよりなるフローティングゲートから構成されたメモリセルが完成される。セルアレイを全体的にみれば、ストリング選択ライン、グラウンド選択ライン、ワードラインが完成される。
【0050】
図16A〜図16Dは、セルチャネルストップ用イオン注入を施す工程を示す。具体的には、約1000〜1500Åの酸化膜を蒸着しこれを乾式エッチングして、メモリセルの側壁に第2酸化膜スペーサ340を形成した後、セルチャネルストップ用不純物であるボロンを約1.0E12〜1.0E14/cm2 のドーズ量でイオン注入して不純物層(図17Aの350)を形成する。これは、ソースラインとドレインラインとの間に備えられるチャネルとチャネル間の分離特性を向上させるためである。
【0051】
ここで、後続工程で形成されるビットラインがコンタクトされる部位と共通ソース上にフォトレジストパターン(図示せず)を形成した後、チャネルストップ用イオン注入を施すことも好ましい。これは、ビットラインのコンタクトされる部位と共通ソースの形成される部位との接合降伏電圧の低下を防止するためである。さらに、第2酸化膜スペーサ340の形成前に低ドースのセルチャネルストップ用イオン注入を施してp- /p+ のDDDセルチャネルストップ接合を具現することもできる。即ち、p- イオン注入、第2酸化膜スペーサ340の形成、p+ イオン注入工程を施すことによって、メモリセルの狭幅効果を抑制し、セルチャネルストップを強化し得る。
【0052】
図17A〜図17Dは、ソース/ドレイン用のイオン注入を施す工程を示す。
まず、基板上にソースドレイン用の第6フォトレジストパターン360を形成した後、砒素1.0E15〜6.0E15/cm2 のドーズ量でイオン注入を施して、不純物層370を形成する。これにより、後続工程で形成されるビットラインのコンタクトされる領域と共通ソースとが形成される。
【0053】
図18A〜図18Dは、ビットラインを形成する工程を示す。先ず、前記イオン注入マスクとして用いられた第6フォトレジストパターン360を取り除いた後、酸化膜とBPSG膜を堆積して層間絶縁膜380を形成する。次いで、前記層間絶縁膜380をエッチングしてコンタクトホールを形成した後、基板の全面にビットライン390を形成して基板に接続させて本製造工程例1を終了し、本実施の形態のフラッシュメノリ装置を完成する。
【0054】
<製造工程例2>
図19〜図21は、本実施の形態のフラッシュメモリ装置の製造方法の工程例2を示す断面図である。具体的には、図19A〜図21Aは前記図6のaーa′による断面図であり、、図19B〜図21Bは記図6のbーb′による断面図であり、図19C〜図21Cは前記図6のcーc′による断面図であり、図19D〜図21Dは前記図6のdーd′による断面図である。さらに、前記工程例1と同一の参照番号は同一部材を示す。
【0055】
本実施の形態の工程例2は、第2ポリシリコン層の側壁に形成される絶縁膜の形成方法を除いては前記工程例1と同様である。前記工程例1の図10A〜図10Dの工程までは同様に行う。
図19A〜図19Dは、シリコン窒化膜スペーサ510を形成する工程を示す。
【0056】
具体的には、前記第2ポリシリコン層のエッチングマスクとして用いられた第3フォトレジストパターン220を取り除いた後、フローティングゲート用の第2ポリシリコン層200のエッジ及び側壁に約200〜300Åの酸化膜500を形成する。前記フローティングゲート用の第2ポリシリコン層200のエッジに形成された酸化膜500は、ゲートバーズビークの役割をしてプログラム/消去動作特性を安定化させる。次いで、基板の全面に約1000〜2000Åの厚さにスペーサ用シリコン窒化膜を堆積した後これを乾式エッチングして、前記酸化膜500の側壁にシリコン窒化膜スペーサ510を形成する。この際、前記第2ポリシリコン層200の表面にもシリコン窒化膜が残るようにエッチングする。次に、基板の全面に1.0E15〜6.0E15/cm2 のドーズ量で砒素をイオン注入して、後続工程で埋没接合層を形成するためのイオン注入を施して不純物層520を形成する。図19A〜図19Dにおいて、図19A及び図19Dは工程例1の図11A及び11Dと同一である。
【0057】
図20A〜図20Dは、埋没酸化膜530及び埋没接合層540を形成する工程を示す。
具体的には、基板を酸化させてイオン注入された領域に約2000Åの埋没酸化膜530を形成する。この際、前記埋没酸化膜530の下部には埋没接合層540が形成される。図20A乃至図20Dにおいて、図20A及び20Dは工程例1の図12A及び図12Dと同一である。
【0058】
図21A〜図21Dは、フローティングゲート用第3ポリシリコン膜560を形成する工程を示す。具体的には、前記埋没酸化膜530の形成時に、前記第2シリコン窒化膜210の表面に存在する酸化膜を取り除いた後、前記第2シリコン窒化膜210及びシリコン窒化膜スペーサ510を取り除く。次に、基板の全面に酸化膜を約1000〜1500Åの厚さに形成した後乾式エッチングして、前記フローティングゲート用第2ポリシリコン層200の側壁に酸化膜スペーサ550を形成する。続いて、基板の全面にフローティングゲート用の第3ポリシリコン層560を約1000Åの厚さに堆積する。次いで、前記第3ポリシリコン層560上にフォトレジストパターン570を形成した後、前記第3ポリシリコン層を前記フォトレジストパターン570をエッチングマスクとして乾式エッチングする。この際、第3ポリシリコン層560と第2ポリシリコン層200とが連結されて、フローティングゲートとして用いられる。図21A〜図21Dにおいて、図21A及び図21Dは工程例1の図13A及び図13Dと同一である。
【0059】
次に、前記工程例1の図14〜18の工程を行って、本実施の形態のDuSNORセルを有するフラッシュメモリ装置を完成する。
<製造工程例3>
図22A〜図22Dは、本実施の形態のフラッシュメモリ装置の製造方法の工程例3を示した断面図である。具体的には、図22Aは前記図6のaーa′による断面図であり、図22Bは前記図6のbーb′による断面図であり、図22Cは前記図6のcーc′による断面図であり、図22Dは前記図6のdーd′による断面図である。さらに、前記工程例1と同一の参照符号は同一部材を示す。
【0060】
本実施の形態の工程例3は、フローティングゲート用第3ポリシリコン層の形成工程を除いては前記工程例2と同様である。前記工程例2の図20A及び図20Dの工程までは同様に行う。
図22A〜図22Dはフローティングゲート用の第3ポリシリコン層560を形成する工程を示す。
【0061】
具体的には、前記埋没酸化膜530の形成時前記第2シリコン窒化膜210の表面に存在する酸化膜を取り除いた後、前記第2シリコン窒化膜210を取り除く。この際、前記工程例2とは違って前記シリコン窒化膜スペーサ510は取り除かない。次に、基板の全面にフローティングゲート用の第3ポリシリコン層560を約1000Åの厚さに堆積する。次いで、前記ポリシリコン層560上にフォトレジストパターン570を形成した後、前記第3ポリシリコン層560を前記フォトレジストパターン570をエッチングマスクとして乾式エッチングする。この際、第2ポリシリコン層200と第3ポリシリコン層560とが連結されて、フローティングゲートとして用いられる。図22A〜図22Dにおいて、図22A及び図22Dは工程例2の図21A及び図21Dと同一である。
【0062】
次に、前記工程例1の図14〜図18の工程を行って、本実施の形態のDuSNORセルを有するフラッシュメモリ装置を完成する。
<製造工程例4>
図23〜図25は、本実施の形態のフラッシュメモリ装置の製造方法の工程例4を示す断面図である。具体的には、図23A〜図25Aは前記図6のaーa′による断面図であり、図23B〜図25Bは前記図6のbーb′による断面図であり、図23C〜図25Cは前記図6のcーc′による断面図であり、図23D〜図25Dは前記図6のdーd′による断面図である。さらに、前記工程例1と同一の参照番号は同一部材を示す。
【0063】
本実施の形態の工程例4は、埋没接合層と第3ポリシリコン層間の絶縁膜を酸化膜として用いることを除けば前記工程例1と同様である。前記工程例1の図10A〜図10Dの工程までは同様に行う。
図23A〜図23Dは、酸化膜スペーサの形成及び基板のエッチング工程を示す。
【0064】
具体的には、第2ポリシリコン層200のエッチングマスクとして用いられた第3フォトレジストパターン220を取り除いた後、フローティングゲート用の第2ポリシリコン層200の側壁に約1000〜1500Åの酸化膜を堆積し、乾式エッチングする。これにより、フローティングゲート用の第2ポリシリコン層200の側壁に酸化膜スペーサ600が形成される。続いて、前記酸化膜スペーサ600及び第2シリコン窒化膜210をエッチングマスクとして、後続工程でドレインラインとソースラインとが形成される部位のシリコン基板をトレンチエッチングする。前記シリコン基板を深くエッチングするほどシリコン基板の側壁が長くなるので、後に形成される埋没接合層の抵抗は減少させることができ、その上に絶縁膜を容易に形成させ得る。そして、バルクパンチスルー及びビットライン間の分離特性は、前記工程例1のようにセルフィールドイオン注入により改善できる。
【0065】
次いで、基板の全面に1.0E15〜6.0E15/cm2 のドーズ量で砒素をイオン注入して、後続工程で埋没接合層を形成するための不純物層610を形成する。図23A乃至図23Dにおいて、図23A及び図23Dは工程例1の図11A及び図11Dと同一である。
図24A乃至図24Dは、絶縁膜630及び埋没接合層620を形成する工程を示す。
【0066】
具体的には、前記イオン注入されたトレンチの表面に約500〜1000Åの酸化膜を成長させて、イオン注入された領域に埋没酸化膜625を形成する。次いで、約3000〜6000ÅのBPSG膜を堆積した後、900〜950℃の高温で熱処理して前記PBSG膜を平坦化させる。続いて、前記PBSG膜を全面エッチングして、フローティングゲート用の第2ポリシリコン層200が露出されるまで乾式エッチングする。結果的に、BPSG膜は、後続工程で形成されるフローティングゲート用の第3ポリシリコン膜の下部の絶縁膜630となる。ここで、前記第2シリコン窒化膜の代わりに酸化膜を用いても良い。これは、シリコン基板のエッチング阻止層の役割だけ果たせば良いからである。図24A乃至図24Dにおいて、図24A及び図24Dは工程例1の図12A及び図12Dと同一である。
【0067】
図25A乃至図25Dは、フローティングゲート用の第3ポリシリコン膜640を形成する工程を示す。具体的には、基板の全面にフローティングゲート用の第3ポリシリコン層640を約1000Åの厚さに堆積した後、フローティングゲートの形成のためにフォトレジストパターン650を形成する。次いで、前記第3ポリシリコン層640を前記フォトレジストパターン650をエッチングマスクとして乾式エッチングする。この際、第2ポリシリコン層200と第3ポリシリコン層640とが連結されて、フローティングゲートとなる。次いで、前記フォトレジストパターン650を取り除く。図25A乃至図25Dにおいて、図25A及び図25Dは工程例1の図13A及び図13Dと同一である。
【0068】
次に、前記工程例1の図14〜図18の工程を行って、本実施の形態のDuSNORセルを有するフラッシュメモリ装置を完成する。
<製造工程例5>
図26、図27は、本実施の形態のフラッシュメモリ装置の製造方法の工程例5を示す断面図である。具体的には、図26A,図27Aは前記図6のaーa′、図26B,図27Bは前記図6のbーb′、図26C,図27Cは前記図6のcーc′、図26D,図27Dは前記図6のdーd′による断面図である。さらに、前記工程例1と同一の参照番号は同一部材を示す。
【0069】
本実施の形態の工程例5は、埋没接合層620と第3ポリシリコン層840間の絶縁膜810の形成方法を除いては前記工程例4と同様である。前記工程例4の図23A乃至図23Dの工程までは同様に行う。
図26A乃至図26Dは、ポリシリコン膜800及び絶縁膜810を形成する工程を示す。
【0070】
具体的には、前記イオン注入された領域に不純物のドーピングされたポリシリコン膜800を沈積した後、この全面を乾式エッチングする。この際、埋没接合層620を形成する。本工程例では、ソースラインとドレインラインの抵抗を減少させるために、埋没接合層620と不純物のドーピングされたポリシリコン膜800を用いる。そして、第2ポリシリコン窒化膜210と酸化膜スペーサ600は、シリコン基板のエッチングとポリシリコン膜800のエッチング時にエッチング阻止層の役割をする。ここで、前記抵抗を減少させるためのポリシリコン膜800の厚さは、トレンチエッチング時にオープンされる幅の1/2以上を用いることが好ましく、ポリシリコン膜800の代わりにポリシリコン膜とタングステンシリサイド膜との積層構造を用い得る。続いて、前記不純物のドーピングされたポリシリコン膜800を酸化させて、絶縁膜810を形成する。図26A乃至図26Dにおいて、図26A、図26B,図26Cは、工程例4の図24A,図24B,図24Cと同一である。
【0071】
図27A乃至図27Dは、フローティングゲート用の第3ポリシリコン膜840を形成する工程を示す。
具体的には、第2シリコン窒化膜210上の酸化膜と第2シリコン窒化膜210を湿式エッチングで取り除いた後、基板の全面にフローティングゲート用の第3ポリシリコン層840を約1000Åの厚さに堆積する。次いで、前記第3ポリシリコン層840上にフローティングゲートの形成のためにフォトレジストパターン830を形成した後、前記第3ポリシリコン層840を前記フォトレジストパターン830をエッチングマスクとして乾式エッチングする。この際、第2ポリシリコン層210と第3ポリシリコン層840とが連結されて、フローティングゲートとして用いられる。図27A〜図27Dにおいて、図27A、図27B、図27Cは、工程例4の図25A、図25B、図25Cと同一である。
【0072】
次に、前記工程例1の図14〜図18の工程を行って、本実施の形態のDuSNORセルを有するフラッシュメモリ装置を完成する。
<製造工程例6>
図28及び図29は、本実施の形態のフラッシュメモリ装置の製造方法の工程例6を示す断面図である。
【0073】
具体的には、図28A及び図29Aは前記図6のaーa′、図28B及び図29Bは前記図6のbーb′、図28C及び図29Cは前記図6のcーc′、図28D及び図29Dは前記図6のDーD′による断面図である。さらに、前記工程例1と同一の参照番号は同一部材を示す。
本実施の形態の工程例6は、第2酸化膜330、第4ポリシリコン層320及び絶縁膜310の側壁に酸化膜スペーサ700を形成した後、第3ポリシリコン層290及び第2ポリシリコン層200をエッチングすることを除けば前記工程例1と同様である。前記工程例1の図14A〜図14Dまでの工程は同様に行う。
【0074】
図28A乃至図28Dは、ゲート電極用第4ポリシリコン層320及び絶縁膜310をエッチングする工程を示す。
具体的には、前記第2酸化膜330をエッチングマスクとしてゲート電極用第4ポリシリコン層320及び絶縁膜310をエッチングする。図28A乃至図28Dにおいて、図28C及び図28Dは工程例1の図15C及び図15Dと同一である。
【0075】
図29A及び図29Dは、ストリング選択ライン、グラウンド選択ライン、ワードライン及び第2ポリシリコン層及び第3ポリシリコン層とより構成されるフローティングゲートを形成する工程を示す。
具体的には、約1000〜1500Åのスペーサ用酸化膜を全面的に堆積した後、乾式エッチングして前記第2酸化膜330、第4ポリシリコン層320及び絶縁膜310の側壁に酸化膜スペーサ700を形成する。次いで、前記第2酸化膜330及び酸化膜スペーサ700をエッチングマスクとして、フローティングゲート用の第3ポリシリコン層290及び第2ポリシリコン層200を連続に乾式エッチングする。これにより、ストリング選択ライン、グラウンド選択ライン、ワードライン及び第2ポリシリコン層200と第3ポリシリコン層290とにより構成されたフローティングゲートが完成される。続いて、ストリングの除去のためのエッチングを施して、フローティングゲート幅をコントロールゲート幅と同様または広く調整できる。図29A乃至図29Dにおいて、図29C及び図29Dは工程例1の図16C及び図16Dと同一である。
【0076】
次に、前記工程例1の図17〜図18の工程を行って、本実施の形態のDuSNORセルを有するフラッシュメモリ装置を完成する。
<セル動作例>
以下、本実施の形態によるDuSNORセルを有するフラッシュメモリ装置のセル動作を図5を用いて説明する。
【0077】
消去動作を調べてみれば、まず、WL4の下のメモリセルM14,M24,M34,M44を消去させようとすれば、選択ワードラインWL4に約18Vの高電圧を印加し選択されないワードラインに0Vを印加する。そして、ビットラインBL1〜BL4に0Vを印加し、ストリング選択ライン(SSL)に5Vを印加して、0Vのビットライン電圧がドレインラインに伝達されて0Vとし、GLSには0Vを印加してグラウンド選択トランジスタT21,T34をオフさせて、ソースラインをフローティングさせる。その結果、0Vのバルクと15Vのワードライ4の電圧により、電子がバルクからフローティングゲートにF−Nトンネリングされて、セルのス4ショルド電圧を6〜7Vに増加させることにより消去動作が完了される。
【0078】
次に、メモリセルM24をプログラムしようとするなら、選択ワードラインWL4に−8Vの負電圧を印加し、選択されないワードラインに0Vを印加する。そして、選択ビットラインBL2には5Vを印加し、選択されないビットラインBL1,BL3,BL4には0Vを印加する。SSLの電圧がストリング選択トランジスタのスレッショルド電圧によるドロップ無しにドレインラインに印加されるように7V以上印加し、ソースラインをフローティングさせるためにGSLに0Vを印加する。結果的に、メモリセルのドレインラインに5Vとワードラインに−8Vの負電圧により、電子がフローティングゲートからメモリセルのドレインにF−Nトンネリングされて、フローティングゲートをディスチャージさせることによってメモリセルのスレッショルド電圧を1〜2Vに保たせることによって動作が完了される。
【0079】
次に、消去及びプログラムされたセルの読取り動作は、ビットラインに約1V、ワードラインに5V、共通ソースとバルクに0Vを印加する。そして、ストリング選択ライン(SSL)及びグラウンド選択ライン(GSL)に5Vを印加してストリング選択トランジスタとグラウンド選択トランジスタをターンオンさせることによって、ビットライン及び共通ソースに流れる電流を感知することによって行われる。
【0080】
本発明は前記の実施の形態に限定されるず、多くの変形が本発明の技術的な思想内で当分野で通常の知識を持つものにより可能なことは明白である。
【0081】
【発明の効果】
本発明によるフラッシュメモリ装置のセルは、厚いフィールド絶縁膜とセルフィールドイオン注入を通じてビットライン間を分離し、フローティングゲートを2層のポリシリコン層より構成し、セルフアラインエッチングを用いてストリング選択トランジスタ、グラウンド選択トランジスタ及びワードラインを形成して、動作を安定化させ、且つ高集積に好適である。
【図面の簡単な説明】
【図1】従来の技術によるDINORセルを有するフラッシュメモリ装置の概略図及び断面図である。
【図2】従来の技術によるDINORセルを有するフラッシュメモリ装置の概略図及び断面図である。
【図3】従来の技術によるANDセルを有するフラッシュメモリ装置の概略図である。
【図4A】
【図4B】それぞれ従来の技術によるANDセルのワードライン及びビットライン方向による断面図である。
【図5】本実施の形態の一例によるDuSNORセルを有するフラッシュメモリ装置の概略図である。
【図6】前記図5に示したDuSNORセルを有するフラッシュメモリ装置のレイアウト図である。
【図7】本実施の形態の他の例によるDuSNORセルを有するフラッシュメモリ装置の概略図である。
【図8A】
【図8B】
【図8C】
【図8D】本実施の形態のフラッシュメモリ装置の製造方法の工程例1を示した断面図である。
【図9A】
【図9B】
【図9C】
【図9D】本実施の形態のフラッシュメモリ装置の製造方法の工程例1を示した断面図である。
【図10A】
【図10B】
【図10C】
【図10D】本実施の形態のフラッシュメモリ装置の製造方法の工程例1を示した断面図である。
【図11A】
【図11B】
【図11C】
【図11D】本実施の形態のフラッシュメモリ装置の製造方法の工程例1を示した断面図である。
【図12A】
【図12B】
【図12C】
【図12D】本実施の形態のフラッシュメモリ装置の製造方法の工程例1を示した断面図である。
【図13A】
【図13B】
【図13C】
【図13D】本実施の形態のフラッシュメモリ装置の製造方法の工程例1を示した断面図である。
【図14A】
【図14B】
【図14C】
【図14D】本実施の形態のフラッシュメモリ装置の製造方法の工程例1を示した断面図である。
【図15A】
【図15B】
【図15C】
【図15D】本実施の形態のフラッシュメモリ装置の製造方法の工程例1を示した断面図である。
【図16A】
【図16B】
【図16C】
【図16D】本実施の形態のフラッシュメモリ装置の製造方法の工程例1を示した断面図である。
【図17A】
【図17B】
【図17C】
【図17D】本実施の形態のフラッシュメモリ装置の製造方法の工程例1を示した断面図である。
【図18A】
【図18B】
【図18C】
【図18D】本実施の形態のフラッシュメモリ装置の製造方法の工程例1を示した断面図である。
【図19A】
【図19B】
【図19C】
【図19D】本実施の形態のフラッシュメモリ装置の製造方法の工程例2を示した断面図である。
【図20A】
【図20B】
【図20C】
【図20D】本実施の形態のフラッシュメモリ装置の製造方法の工程例2を示した断面図である。
【図21A】
【図21B】
【図21C】
【図21D】本実施の形態のフラッシュメモリ装置の製造方法の工程例2を示した断面図である。
【図22A】
【図22B】
【図22C】
【図22D】本実施の形態のフラッシュメモリ装置の製造方法の工程例3を示した断面図である。
【図23A】
【図23B】
【図23C】
【図23D】本実施の形態のフラッシュメモリ装置の製造方法の工程例4を示した断面図である。
【図24A】
【図24B】
【図24C】
【図24D】本実施の形態のフラッシュメモリ装置の製造方法の工程例4を示した断面図である。
【図25A】
【図25B】
【図25C】
【図25D】本実施の形態のフラッシュメモリ装置の製造方法の工程例4を示した断面図である。
【図26A】
【図26B】
【図26C】
【図26D】本実施の形態のフラッシュメモリ装置の製造方法の工程例5を示した断面図である。
【図27A】
【図27B】
【図27C】
【図27D】本実施の形態のフラッシュメモリ装置の製造方法の工程例5を示した断面図である。
【図28A】
【図28B】
【図28C】
【図28D】本実施の形態のフラッシュメモリ装置の製造方法の工程例6を示した断面図である。
【図29A】
【図29B】
【図29C】
【図29D】本実施の形態のフラッシュメモリ装置の製造方法の工程例6を示した断面図である。
Claims (12)
- トンネル絶縁膜、フローティングゲート、コントロールゲート、ソース及びドレインからなる複数個のメモリセルが並列に連結された第1ストリングと前記第1ストリングと隣接して連結された第2ストリングとを有する単位ブロックが2次元的に配列されており、前記第1ストリング及び第2ストリングのドレインは各々ドレインラインに連結され、前記第1ストリング及び第2ストリング間のソースは共通にソースラインに連結されるフラッシュメモリ装置において、
前記単位ブロックを構成するストリングのうち、いずれか1つは、
第1導電型の半導体基板の表面辺りに形成されたフィールド絶縁層により限定された活性領域と、
前記活性領域に形成された前記トンネル絶縁膜及び第1導電層と、
前記トンネル絶縁膜及び第1導電層の両側壁に形成された第1絶縁層と、
前記第1絶縁層と隣接した半導体基板を一定深さにエッチングしたトレンチに形成される第2導電層と、
前記第2導電層上に形成された第2絶縁層と、
前記第2導電層の下部に接触するように形成され、前記第1導電型と反対の第2導電型の不純物を含み、前記ソースラインまたはドレインラインとして用いられる埋没接合層と、
前記第1導電層上に形成され、前記第1導電層と連結されてフローティングゲートとして用いられる第3導電層と、
前記第3導電層上に形成される第3絶縁層と、
前記第3絶縁層上に形成され、前記コントロールゲートとして用いられる第4導電層とを含むことを特徴とするフラッシュメモリ装置。 - 前記第2導電層は不純物がドーピングされたポリシリコン膜より構成されることを特徴とする請求項1に記載のフラッシュメモリ装置。
- 前記第2絶縁層は酸化膜より構成されることを特徴とする請求項1に記載のフラッシュメモリ装置。
- トンネル絶縁膜、フローティングゲート、コントロールゲート、ソース及びドレインからなる複数個のメモリセルが並列に連結された第1ストリングと、前記第1ストリングと隣接して連結された第2ストリングを有する単位ブロックが2次元的に配列されており、前記第1ストリング及び第2ストリングのドレインは各々ドレインラインに連結され、前記第1ストリング及び第2ストリング間のソースは、共通にソースラインに連結されるフラッシュメモリ装置の製造方法において、
前記単位ブロックを構成するストリングの製造工程は、
第1導電型の半導体基板上にフィールド絶縁膜を形成して活性領域を限定する工程と、
前記活性領域に前記トンネル絶縁膜、第1導電層及び第1絶縁層を形成する工程と、
前記第1絶縁層、第1導電層及び前記トンネル絶縁膜をパターニングする工程と、
前記パターニングされた第1導電層の両側壁及びそれに隣接した基板の表面に第2絶縁層を形成する工程と、
前記パターニングされた第1絶縁層及び第2絶縁層をマスクとして前記基板の全面に第2導電型の不純物でイオン注入を実施する工程と、
前記第2導電型の不純物でイオン注入された前記基板を酸化させて前記基板の表面辺りに埋没絶縁膜、及びその下部に前記ソースラインまたはドレインラインとして用いられる埋没接合層を形成する工程と、
前記第1絶縁層を除去した後、前記フローティングゲートとして用いられる第2導電層を形成する工程と、
前記第2導電層上に第3絶縁層を形成する工程と、
前記第3絶縁層が形成された基板の全面に前記コントロールゲートとして用いられる第3導電層を形成する工程とを含み、
前記第2絶縁層を形成する工程後に、前記第1絶縁層及び第2絶縁層をマスクとして前 記基板をトレンチエッチングする工程を更に含み、
前記第2導電型の不純物でイオン注入を実施する工程では、前記トレンチエッチングされた基板の全面に前記第1絶縁層及び前記第2絶縁層をマスクとして前記第2導電型の不純物でイオン注入を実施した後に、前記第2導電型の不純物でイオン注入された前記基板のトレンチ部分を酸化させて前記基板のトレンチ部分に第4絶縁層、及びその下部に前記埋没接合層を形成し、前記基板の全面に第5絶縁層を形成し、前記第5絶縁層を前記第1導電層の表面が露出されるまでエッチングすることを特徴とするフラッシュメモリ装置の製造方法。 - 前記第2絶縁層を形成する工程は、
前記パターニングされた第1導電層の側壁及びそれに隣接した基板表面に第1酸化膜を形成する工程と、
前記第1酸化膜の表面及び前記第1絶縁層の側壁にシリコン窒化膜を形成する工程と、
前記シリコン窒化膜の側壁にスペーサを形成する工程とを含んでなることを特徴とする請求項4に記載のフラッシュメモリ装置の製造方法。 - 前記フィールド絶縁層を形成する工程後に前記基板の全面に第1導電型の不純物を注入する工程をさらに含むことを特徴とする請求項4に記載のフラッシュメモリ装置の製造方法。
- 前記第2絶縁層の側壁及び表面に第1スペーサを形成する工程を更に含み、
前記第2導電型の不純物でイオン注入を実施する工程では、前記パターニングされた第1絶縁層及び前記第1スペーサをマスクとして前記第2導電型の不純物でイオン注入を実施し、
前記埋没絶縁膜及び埋没接合層を形成する工程後の前記第2導電層を形成する工程では、前記第1絶縁層の除去と共に、前記第1スペーサを除去して前記第2絶縁層の側壁及び表面に第2スペーサを形成した後に、前記フローティングゲートとして用いられる第2導電層を形成することを特徴とする請求項4に記載のフラッシュメモリ装置の製造方法。 - 前記第1スペーサは窒化膜により形成し、前記第2スペーサは酸化膜により形成することを特徴とする請求項7に記載のフラッシュメモリ装置の製造方法。
- 前記第2絶縁層の側壁及び表面にスペーサを形成する工程を更に含み、
前記第2導電型の不純物でイオン注入を実施する工程では、前記パターニングされた第1絶縁層及び前記スペーサをマスクとして前記第2導電型の不純物でイオン注入を実施することを特徴とする請求項4に記載のフラッシュメモリ装置の製造方法。 - トンネル絶縁膜、フローティングゲート、コントロールゲート、ソース及びドレインからなる複数個のメモリセルが並列に連結された第1ストリングと、前記第1ストリングと隣接して連結された第2ストリングを有する単位ブロックが2次元的に配列されており、前記第1ストリング及び第2ストリングのドレインは各々ドレインラインに連結され、前記第1ストリング及び第2ストリング間のソースは、共通にソースラインに連結されるフラッシュメモリ装置の製造方法において、
前記単位ブロックを構成するストリングの製造工程は、
第1導電型の半導体基板上にフィールド絶縁膜を形成して活性領域を限定する工程と、
前記活性領域に前記トンネル絶縁膜、第1導電層及び第1絶縁層を形成する工程と、
前記第1絶縁層、第1導電層及び前記トンネル絶縁膜をパターニングする工程と、
前記パターニングされた第1導電層の両側壁及びそれに隣接した基板の表面に第2絶縁層を形成する工程と、
前記パターニングされた第1絶縁層及び第2絶縁層をマスクとして前記基板の全面に第2導電型の不純物でイオン注入を実施する工程と、
前記第2導電型の不純物でイオン注入された前記基板を酸化させて前記基板の表面辺りに埋没絶縁膜、及びその下部に前記ソースラインまたはドレインラインとして用いられる 埋没接合層を形成する工程と、
前記第1絶縁層を除去した後、前記フローティングゲートとして用いられる第2導電層を形成する工程と、
前記第2導電層上に第3絶縁層を形成する工程と、
前記第3絶縁層が形成された基板の全面に前記コントロールゲートとして用いられる第3導電層を形成する工程とを含み、
前記第2絶縁層を形成する工程後に、前記第1絶縁層及び第2絶縁層をマスクとして前記基板をトレンチエッチングする工程を更に含み、
前記第2導電型の不純物でイオン注入を実施する工程では、前記トレンチエッチングされた基板の全面に前記第1絶縁層及び第2絶縁膜をマスクとして前記第2導電型の不純物でイオン注入を実施した後に、前記第2導電型の不純物でイオン注入された前記基板のトレンチ部分に第4導電層を形成し、前記第4導電層を酸化させて前記第4導電層上に第5絶縁層、及び前記第4導電層の下部に接触するように前記第1導電型と反対の第2導電型の不純物を含む前記埋没接合層を形成することを特徴とするフラッシュメモリ装置の製造方法。 - 前記第4導電層は、不純物がドーピングされたポリシリコン膜より形成することを特徴とする請求項10に記載のフラッシュメモリ装置の製造方法。
- 更に、前記コントロールゲートとして用いられる第3導電層上に第5絶縁層のパターンを形成する工程と、
前記第5絶縁層のパターンをエッチングマスクとして前記第3導電層及び第4絶縁層をエッチングする工程と、
前記エッチングされた第3導電層及び第4絶縁層と第5絶縁層のパターンの側壁にスペーサを形成する工程と、
前記スペーサをマスクとして前記第2導電層及び第1導電層をエッチングする工程とを含むことを特徴とする請求項10に記載のフラッシュメモリ装置の製造方法。
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