JP2000100974A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 メモリセルアレイ部と周辺回路部を接続する
接続部において、最下層の導電層を形成後に絶縁膜を形
成し平坦化を行った場合に、前記最下層の導電層の抜き
部分に生じる前記絶縁膜のシ−ム（seam:穴）の発生を
抑えることのできる不揮発性半導体記憶装置を得る。 【解決手段】 接続部１２の最下層の導電層61の抜き部
分の間隔をメモリセルアレイ部１１の最下層の導電層２
1の抜き部分の間隔と実質的に等しくなるようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置およびその製造方法における層間絶縁膜の形成
後の平坦化および不純物拡散層で形成されるドレイン拡
散領域およびソ−ス拡散領域の配列に関するものであ
る。

【０００２】

【従来の技術】半導体記憶装置の中で大容量不揮発性フ
ラッシュメモリの１方式として、AND型フラッシュメモ
リがある。AND型フラッシュメモリについては、例えば
文献インタ−ナショナルエレクトロンデバイスミ−ティ
ング １９９２年 テクニカルダイジェスト, P.９９１-
９９３（IEDM *９２ Technical Digest P.９９１-９９
３,*A １.２８μm２ contactless memory cell technol
ogy for a ３V-only ６４Mbit EEPROM*, H.Kume et a
l.)に述べられている。

【０００３】図１３は、前記文献に記載されている従来
のAND型フラッシュメモリのメモリセルアレイ部と、こ
のメモリセルアレイ部と周辺回路部（図示せず）を接続
する接続部の等価回路図である。この図１３において、
１はメモリセルで１個のトランジスタで構成されてい
る。２はこのメモリセル１を構成するトランジスタのフ
ロ−ティングゲ−トであり、これは後述するように複数
の導電層からなる。３はコントロ−ルゲ−ト、４と５は
それぞれN+拡散層で形成されるロ−カルデ−タ線および
ロ−カルソ−ス線、６は金属配線で形成されるグロ−バ
ルデ−タ線、７は接地電位につながる共通ソ−ス線、８
は前記グロ−バルデ−タ線６と前記ロ−カルデ−タ線４
をつなぐ第１選択トランジスタ、９は前記ロ−カルソ−
ス線５と前記共通ソ−ス線７をつなぐ第２選択トランジ
スタ、１０は前記ロ−カルデ−タ線４と実質的に直角方
向に配列されかつ前記コントロ−ルゲ−ト３に接続され
るワ−ド線、１１は前記メモリセル１がマトリックス状
に配列されているメモリセルアレイ部、１２は前記第１
選択トランジスタ８が配列されている第１選択ゲ−ト
部、１３は前記第２選択トランジスタ９が配列されてい
る第２選択ゲ−ト部で、前記第１選択ゲ−ト部１２およ
び前記第２選択ゲ−ト部１３はそれぞれ前記メモリセル
アレイ部１１と周辺回路部（図示せず）に隣接する接続
部である。

【０００４】次に上述の従来のAND型フラッシュメモリ
の動作について簡単に述べる。なお、ここで述べる動作
は最近改善されたもので、先程の文献に示されている動
作とは異なる。動作には、(a)書き込み、(b) 読み出し
、(c) 消去の３種類がある。前記AND型フラッシュメモ
リの動作の特徴として、１ワ−ド線につながったメモリ
セル全てが同時に前記３種類のいずれかの動作状態にな
る。図１４には、各動作を示すため２ｘ２のマトリック
ス状のメモリセルアレイを示した。 メモリセルc１およ
びc２を選択した場合を例として示す。またここでは、
フロ−ティングゲ−トに電子が注入された状態をデ−タ
として“１”、注入されていない状態をデ−タとして
“０”として、以下各動作ごとに説明する。

【０００５】(a) 書き込み動作 書き込み動作においては、メモリセルc１には“１”、
メモリセルc２には“０”を書き込むものとする。図１
４(a)に示すように、選択するワ−ド線w１の電位は１８
V、非選択のワ−ド線w２の電位は４.５V、前記メモリセ
ルc１につながるロ−カルデ−タ線d１の電位は０V、前
記メモリセルc２つながるロ−カルデ−タ線d２の電位は
６.５V、各ロ−カルソ−ス線s１,s２はオ−プン状態、
基板の電位は０Vとする。この状態では、ワ−ド線w１と
ロ−カルデ−タ線c１の電位差が大きいので、前記メモ
リセルc１のみのフロ−ティングゲ−トに電子が注入さ
れて“１”が書き込まれる。

【０００６】(b) 読み出し動作 読み出し動作においては、前記書き込み動作で書き込ん
だデ−タ、つまりメモリセルc１より“１”、メモリセ
ルc２より“０”を読み出すものとする。図１４(b)に示
すように、選択するワ−ド線w１の電位は５V、非選択の
ワ−ド線w２の電位は０V、各ロ−カルデ−タ線d１,d２
の電位は１V、各ロ−カルソ−ス線s１,s２の電位は０
V、基板の電位は０Vとする。この状態では、前記メモリ
セルc１のフロ−ティングゲ−トに電子が注入されてい
るのでVthが高く、前記ロ−カルデ−タ線d１、前記メモ
リセルc１のトランジスタ、前記ロ−カルソ−ス線s１に
は電流は流れない。これに対し、前記メモリセルc２の
フロ−ティングゲ−トには電子が注入されてないのでVt
hが低く、前記ロ−カルデ−タ線d２、前記メモリセルc
２のトランジスタ、前記ロ−カルソ−ス線s２には電流
が流れる。

【０００７】(c) 消去動作 消去動作においては、前記書き込み動作で書き込んだデ
−タをすべて“０”にすることを消去とする。図１４
(c)に示すように、選択するワ−ド線w１の電位は-１８
V、非選択のワ−ド線w２の電位は０V、各ロ−カルデ−
タ線d１,d２の電位は０V、各ロ−カルソ−ス線s１,s２
はオ−プン状態、基板の電位は０Vとする。これによ
り、前記メモリセルc１のフロ−ティングゲ−トから電
子が引き抜かれ、前記メモリセルc１、c２とも“０”デ
−タとなる。

【０００８】次に図１３におけるメモリセルアレイ部１
１と第１選択ゲ−ト部１２に対応した第１メタル形成後
のレイアウトパタ−ンを図１５に示す。以下に、図１３
の等価回路図の各回路構成部分に対応させ、図１５のレ
イアウトパタ−ン図の各部分の説明をする。図１３のフ
ロ−ティングゲ−ト２は２層のポリシリコン(またはア
モルファスシリコンも用いられるが、今後はポリシリコ
ンである場合を記述する)で構成され、図１５の２１は
第１ポリシリコンで形成される下層フロ−ティングゲ−
ト、図１５の２２は第２ポリシリコンで形成される上層
フロ−ティングゲ−トである。図１５の２３は第３ポリ
シリコン（低抵抗化のためポリシリコンとシリサイドの
２層構造にすることが多いが、ここではポリシリコンで
ある場合を記述する)で図１３のコントロ−ルゲ−ト３
かつワ−ド線１０を構成する。図１５の２４はN+拡散層
で形成されるメモリセルのトランジスタのドレイン拡散
領域（今後ドレイン領域と記述する）で図１３のロ−カ
ルデ−タ線４に対応し、図１５の２５はN+拡散層で形成
されるメモリセルのトランジスタのソ−ス拡散領域（今
後ソ−ス領域と記述する）で図１３のロ−カルソ−ス線
５に対応する。図１５の２６は第１メタルで形成される
図１３のグロ−バルデ−タ線６、２７は第１選択トラン
ジスタ８のドレインソ−ス領域、２８は第３ポリシリコ
ンで形成される第１選択トランジスタ８のゲ−ト、２９
はグロ−バルデ−タ線２６と第１選択トランジスタのド
レインソ−ス領域２７をつなぐメタルコンタクト、３０
は分離領域として形成されているトレンチ分離である。
さらに、図１５の３１〜３３は第１選択ゲ−ト部１２に
形成される各第１〜第３ポリシリコンの残ゲ−ト（メモ
リセルのトランジスタのゲ−トに用いられるポリシリコ
ンのパタ−ンをメモリセルアレイ部以外で残すため）と
呼んでいるものである。

【０００９】なお、前記メモリセルアレイ部１１と前記
接続部である第１選択ゲ−ト部１２との境界k(図１５に
示す）は、前記メモリセルアレイ部の最終端のメモリセ
ル領域が終わったところとしている。ただし、メモリセ
ルのトランジスタのドレイン領域２４およびソ−ス領域
２５は前記メモリセルアレイ部１１から前記第１選択ゲ
−ト部１２に連続的に続くため、この第１選択ゲ−ト部
１２でも同一名称で呼ぶこととする。前記メモリセルの
トランジスタのドレイン領域２４およびソ−ス領域２５
は前記メモリセルアレイ１１上を実質的に平行かつ実質
的に直線状に走っている。また、前記メモリセルのトラ
ンジスタのドレイン領域２４は前記第１選択ゲ−ト部１
２で第１選択トランジスタのドレインソ−ス領域２７と
接続されている。

【００１０】次に図１６に、各部分の断面図を示す。図
１６(a)は図１５におけるメモリセルアレイ部１１のI-I
の断面図を示し、図１６(b)は図１５における第１選択
ゲ−ト部１２のII-IIの断面図を示し、図１６(c)はAND
型フラッシュメモリの一般的な周辺回路部（図示せず）
の断面図を示す。図１６(a)において、４０はシリコン
基板、４１はトンネル絶縁膜、４２は絶縁層である層間
絶縁膜、４３はONO膜（Oxide/Nitride/Oxide multi-lay
ered dielectric：シリコン酸化膜/シリコン窒化膜/シ
リコン酸化膜から成る積層絶縁膜）、４４は第１メタル
下の層間絶縁膜である。次に図１６(b)については、各
部の番号の説明は図１５および図１６(a)に述べたもの
と同じであるので省略する。主な特徴としては、第１ポ
リシリコンの残ゲ−ト３１が第２ポリシリコンの残ゲ−
ト３２に連続的に接続されていることである。また、図
１６(c)において、４５は周辺回路のトランジスタのゲ
−ト絶縁膜、４６は第３ポリシリコンで形成される前記
トランジスタのゲ−ト、４７は前記トランジスタのドレ
インソ−ス領域、４８はメタルコンタクト、４９は第１
メタル配線である。

【００１１】次に前述の従来のAND型フラッシュメモリ
の製造方法について述べる。図１７は製造方法の概略フ
ロ−図、図１８〜２６は各製造工程ごとの各部分の断面
図である。また、図１６と同様に図１８〜２６において
(a)はメモリセルアレイ部、(b)は第１選択ゲ−ト部、
(c)はAND型フラッシュメモリの一般的な周辺回路部であ
ってそれぞれの断面図を示す。

【００１２】次に、図１７をもとに製造方法順に各部分
の断面図を対応させて説明する。 (１)第１の工程（分離領域形成）：図１８が対応する。
シリコン基板４０に分離としてトレンチ分離３０を形成
する。 (２)第２の工程（トンネル絶縁膜形成）：図１９が対応
する。シリコン基板４０と後工程で形成する下層フロ−
ティングゲ−ト２１間にトンネル絶縁膜４１（約８〜１
５nm）を形成する。 (３)第３の工程（下層フロ−ティングゲ−ト形成）：図
２０が対応し、５１が後工程で除去する周辺回路部の第
１ポリシリコン、５２がシリコン窒化膜である。第１ポ
リシリコン(約８０〜１２０nm)およびシリコン窒化膜
(約１８０〜２５０nm)をデポし、下層フロ−ティングゲ
−ト２１および第１ポリシリコンの残ゲ−ト３１を形成
する。 (４)第４の工程（第１のドレインソ−ス領域形成）：図
２１が対応する。メモリセルアレイ部および接続部の一
部にイオン注入によりドレイン領域２４およびソ−ス領
域２５を形成する。 (５)第５の工程（層間絶縁膜形成／平坦化）：図２２が
対応する。層間絶縁膜（約５００〜８００ｎｍ）を積ん
だ後、平坦化により周辺回路部の層間絶縁膜を完全に除
去し、メモリセルアレイ部および接続部に層間絶縁膜４
２を残す。 (６)第６の工程（シリコン窒化膜除去）：図２３が対応
する。シリコン窒化膜５２を除去する。 (７)第７の工程（上層フロ−ティングゲ−ト形成）：図
２４が対応し、５３が後工程で除去する周辺回路部の第
２ポリシリコンである。第２ポリシリコン(約３０〜８
０nm) をデポし、上層フロ−ティングゲ−ト２２および
第２ポリシリコンの残ゲ−ト３２を形成する。 (８)第８の工程（ONO膜形成）：図２５が対応する。上
層フロ−ティングゲ−ト２２と後工程で形成するコント
ロ−ルゲ−ト２３間の層間膜となるONO膜(酸化膜換算で
約１０〜２０nm)４３を形成する。次に、周辺回路部の
トンネル絶縁膜、第１および第２ポリシリコン、ONO膜
を除去する。 (９)第９の工程（ゲ−ト絶縁膜形成）：図２６が対応す
る。周辺回路のトランジスタのゲ−ト絶縁膜４５を形成
する。 (１０)第１０の工程（コントロ−ルゲ−トおよび周辺回
路部と接続部のトランジスタのゲ−ト形成）：図２７が
対応する。第３ポリシリコン（約１００〜３００nm)を
デポし、メモリセルアレイ部のコントロ−ルゲ−ト２
３、接続部の第３ポリシリコンの残ゲ−ト３３および第
１の選択トランジスタのゲ−ト２８（図２７には図示せ
ず、図１５に示す。）と周辺回路のトランジスタのゲ−
ト４６を形成する。 (１１)第１１の工程（第２のドレインソ−ス領域形
成）：図２８が対応する。周辺回路部の４７および接続
部の２７（図２８には図示せず、図１５に示す。）のド
レインソ−ス領域をイオン注入により形成する。 (１２)第１２の工程（第１メタル下の層間絶縁膜形成／
メタルコンタクト形成／第１メタル形成）：図１６が対
応する。第１メタル下の層間絶縁膜４４を形成し、その
後周辺回路部に４８および接続部に２９(図１６には図
示せず、図１５に示す。）のメタルコンタクトを形成
し、さらにメモリセルアレイ部および接続部のグロ−バ
ルデ−タ線２６および周辺回路部４９のメタル配線を形
成する。

【００１３】以上、全体的な製造方法について説明した
が、さらに第５の工程である層間絶縁膜形成／平坦化工
程に関しては、最近改良をおこなっておりもう少し詳細
に述べる。図２９、２８の(a)〜(c)には先程と同様に各
部分の断面図を示す。図２９は、層間絶縁膜４２デポ
後、CMP(Chemical Mechanical Polish)を行い、さらに
ドライエッチングによってエッチバックを行い、周辺回
路部の層間絶縁膜をほぼ除去したところを示している。
しかし、図２９(c)に示すように周辺回路部において、
シリコン窒化膜５２上に層間絶縁膜残５４が若干残って
おり、これが後工程のシリコン窒化膜除去においてシリ
コン窒化膜のマスクとして働き、第１ポリシリコン残の
問題となる。このため、図３０に示すように、更にウェ
ットエッチングを追加してほぼ完全に周辺回路部の層間
絶縁膜残５４を取り除く。

【００１４】

【発明が解決しようとする課題】上記のような半導体装
置およびその製造方法では、以下の３点の問題がある。
第１の問題点は、図３０(b)に示すように、接続部であ
る第１選択ゲ−ト部において層間絶縁膜４２にシ−ム
（seam:穴）５５を発生する問題である。ここで図３１
に、図１５に対応したメモリセルアレイ部１１と第１選
択ゲ−ト部１２のウェットエッチング後のレイアウトパ
タ−ン図を示す。５６は第１ポリシリコンとシリコン窒
化膜の積層パタ−ンである。この積層パタ−ン５６の抜
き幅の広いメモリセルアレイ部（図１５および図３１の
A）ではシ−ムは見られないが、接続部の抜き幅の狭い
部分（図１５および図３１のB）でシ−ム５５が発生す
る。この発生理由として、積層パタ−ン５６の抜き幅の
狭い部分では、CVD(Chemical Vapor Deposition)で層間
絶縁膜を形成しているにもかかわらず、埋込み特性が悪
くなる傾向にあると予想される。このことから、層間絶
縁膜残を取り除くためのウェットエッチングを行うと、
抜き幅の狭い部分でエッチングが進み、シ−ム５５を発
生すると考えられる。これにより、図３２に示すよう
に、後工程で第２ポリシリコンの残ゲ−ト３２を形成す
ると、この第２ポリシリコンの残ゲ−ト３２とメモリセ
ルのトランジスタのドレイン領域２４とがショ−トして
しまう。通常、第２ポリシリコンの残ゲ−ト３２には一
定電位がかかるため、前記メモリセルのトランジスタの
ドレイン領域２４つまりロ−カルデ−タ線４の電位が異
常となり正常動作ができなくなる問題がある。

【００１５】また、第１選択ゲ−ト部１２をレジストで
覆うことでウェットエッチングによるシ−ムの発生を防
ぐことも考えられるが、マスク枚数が増加することか
ら、製造方法が複雑化する問題がある。

【００１６】次に第２の問題点は、シャド−イングによ
って第１選択ゲ−ト部１２でのメモリセルのトランジス
タのドレイン領域２４が形成されにくい問題である。す
なわち、第１ポリシリコンおよびシリコン窒化膜形成
後、第１のドレインソ−ス形成を行うが、図３３に示す
ようにドレインソ−ス注入を斜めに行った場合、メモリ
セルアレイ部１１と異なり第１ポリシリコンの間隔が狭
い第１選択ゲ−ト部１２では、第１ポリシリコン３１お
よびシリコン窒化膜５２のパタ−ンが壁になりメモリセ
ルのトランジスタのドレイン領域２４となるところにイ
オン注入がされにくいため、前記メモリセルのトランジ
スタのドレイン領域２４が形成されにくい問題がある。

【００１７】以上は、メモリセルアレイ部１１と第１選
択ゲ−ト部１２を例に示したが、以上の問題は、第１選
択ゲ−ト部１２と同様な接続部である第２選択ゲ−ト部
１３でも発生する。次に図３４は、メモリセルアレイ部
１１、第１選択ゲ−ト部１２および第２選択ゲ−ト部１
３におけるメモリセルのトランジスタのドレイン領域２
４およびソ−ス領域２５の配置関係を示す。この図から
第１選択ゲ−ト部１２ではメモリセルのトランジスタの
ドレイン領域２４が、第２選択ゲ−ト部１３ではメモリ
セルのトランジスタのソ−ス領域２５がメモリセルアレ
イ部１１から伸びていることがわかる。このことから、
第２選択ゲ−ト部１３でも、この伸びた領域で上述の問
題がある。

【００１８】続いて第３の問題点は、メモリセルアレイ
部が起因するデバイスの歩留りの問題である。図１５に
示すように、メモリセルのトランジスタのドレイン領域
２４とソ−ス領域２５はトレンチ分離３０を挟んで隣接
している。もし異物等のパタ−ン欠陥が上記トレンチ分
離３０で発生して前記メモリセルのトランジスタのドレ
イン領域２４とソ−ス領域２５がショ−トした場合、図
１４の説明で述べたように各動作において前記メモリセ
ルのトランジスタのドレイン領域２４つまりロ−カルデ
−タ線４とソ−ス領域２５つまりロ−カルソ−ス線５は
異なる電位がかかるため、そのロ−カルデ−タ線及びロ
−カルソ−ス線につながるメモリセルは正常に動作でき
ない。このため、その部分のメモリセルは使えなくな
り、歩留りを下げる原因の１つとなる問題がある。

【００１９】この発明の目的は、上述のような課題を解
決するためになされたもので、第１の目的は、接続部で
のシ−ムの発生を抑えるものである。第２の目的は、た
とえシ−ムが発生してもショ−トを生じないようにする
ものである。第３の目的は、ドレインソ−ス注入におい
てシャド−イングを生じにくくするものである。第４の
目的は、ロ−カルデ−タ線とロ−カルソ−ス線のショ−
トによる歩留り低下を抑制するものである。第５の目的
は、マスク枚数を増加させることなくシ−ムの発生を抑
えかつシャド−イングを生じにくくする半導体装置の製
造方法を提供するものである。

【００２０】

【課題を解決するための手段】第１の発明に係る半導体
装置は、メモリセルと、前記メモリセルがマトリックス
状に配置されるメモリセルアレイ部と、周辺回路部と、
前記メモリセルアレイ部と前記周辺回路部とを接続する
接続部と、互いに間隔を有して形成される最下層の導電
層とを半導体基板に備えており、前記最下層の導電層の
前記間隔が前記メモリセルアレイ部と前記接続部におい
て実質的に等しいものである。

【００２１】さらに、第２の発明に係る半導体装置は、
最下層の導電層の間隔が０.５μm以上とするものであ
る。

【００２２】また、第３の発明に係る半導体装置は、半
導体基板と、前記半導体基板に形成されるメモリセル
と、前記メモリセルを構成するトランジスタと、前記ト
ランジスタを構成するドレイン拡散領域およびソ−ス拡
散領域と、前記メモリセルがマトリックス状に配置され
るメモリセルアレイ部とを備えており、前記ドレイン拡
散領域同士および前記ソ−ス拡散領域同士が前記メモリ
セルアレイ部でそれぞれ実質的に平行かつ一定方向に延
在し、前記ドレイン拡散領域同士および前記ソ−ス拡散
領域同士がそれぞれ分離領域を挟んで形成されるもので
ある。

【００２３】さらに、第４の発明に係る半導体装置は、
周辺回路部と、メモリセルアレイ部と前記周辺回路部と
を接続する接続部と、互いに間隔を有して形成される最
下層の導電層とを半導体基板に備えており、前記最下層
の導電層の間にはメモリセルを構成するトランジスタの
ドレイン拡散領域同士もしくはソ−ス拡散領域同士が形
成され、前記最下層の導電層の間隔が前記メモリセルア
レイ部と前記接続部において実質的に等しいものであ
る。

【００２４】さらに、第５の発明に係る半導体装置は、
最下層の導電層の間隔が０.５μm以上とするものであ
る。

【００２５】また、第６の発明に係る半導体製造方法
は、メモリセルと、前記メモリセルがマトリックス状に
配置されるメモリセルアレイ部と、周辺回路部と、前記
メモリセルアレイ部と前記周辺回路部とを接続する接続
部とを有する不揮発性半導体記憶装置の製造方法におい
て、前記各部に導電層を形成する工程と、前記メモリセ
ルアレイ部と前記接続部での前記導電層の間隔が実質的
に等しくなるように前記導電層をパタ−ンニングする工
程と、前記導電層上に絶縁層を形成する工程と、前記絶
縁層を実質的に平坦化する工程とを備えるものである。

【００２６】さらに、第７の発明に係る半導体製造方法
は、導電層の間隔が０.５μm以上とするものである。

【００２７】また、第８の発明に係る半導体装置は、半
導体基板と、前記半導体基板に形成されるメモリセル
と、前記メモリセルを構成するトランジスタと、前記ト
ランジスタを構成するドレイン拡散領域およびソ−ス拡
散領域と、前記メモリセルがマトリックス状に配置され
るメモリセルアレイ部とを備えており、前記ドレイン拡
散領域同士および前記ソ−ス拡散領域同士が前記メモリ
セルアレイ部でそれぞれ実質的に平行かつ一定方向に延
在し、前記ドレイン拡散領域同士および前記ソ−ス拡散
領域同士のうち前記ドレイン拡散領域同士のみが分離領
域を挟んで形成されるものである。

【００２８】さらに、第９の発明に係る半導体装置は、
隣り合うメモリセルがソ−ス領域を共有し、ドレイン拡
散領域と前記ソ−ス拡散領域の幅が実質的に等しいもの
である。

【００２９】

【発明の実施の形態】実施の形態１.図１はこの発明の
実施の形態１である半導体装置を示すもので、メモリセ
ルアレイ部と第１選択ゲ−ト部の第１メタル形成後のレ
イアウトパタ−ン図である。図１において、１はメモリ
セル、１１はメモリセルアレイ部、１２は第１選択ゲ−
ト部、２１は第１ポリシリコンで形成される下層フロ−
ティングゲ−ト、２２は第２ポリシリコンで形成される
上層フロ−ティングゲ−トである。２３は図１３のコン
トロ−ルゲ−ト３かつワ−ド線１０に対応し、２４はN+
拡散層で形成されるメモリセルのトランジスタのドレイ
ン領域で図１３のロ−カルデ−タ線４に対応し、２５は
N+拡散層で形成されるメモリセルのトランジスタのソ−
ス領域で図１３のロ−カルソ−ス線５に対応する。２６
は第１メタルで形成される図１３のグロ−バルデ−タ線
６、２７は第１選択トランジスタ８のドレインソ−ス領
域、２８は第３ポリシリコンで形成される第１選択トラ
ンジスタのゲ−ト、２９は前記グロ−バルデ−タ線２６
と選択トランジスタのドレインソ−ス領域２７をつなぐ
メタルコンタクト、３０は分離領域として形成されてい
るトレンチ分離である。３２と３３はそれぞれ前記第１
選択ゲ−ト部１２に形成される第２ポリシリコンと第３
ポリシリコンの残ゲ−トである。同様に６１は、第１ポ
リシリコンの残ゲ−トである。

【００３０】従来例と実施の形態１とのレイアウトパタ
−ンにおける差異は２点ある。第１点めは、最下層の導
電層である第１ポリシリコンの間隔である。従来では、
図１５に示すように、第１選択ゲ−ト部１２の第１ポリ
シリコンの残ゲ−ト３１の間隔Bがメモリセルアレイ部
１１の第１ポリシリコンで形成されるフロ−ティングゲ
−ト２１の間隔Aに比べ狭かった。しかし、この実施の
形態１では、図１に示すように第１ポリシリコンの第１
選択ゲ−ト部１２での間隔Dとセルアレイ部１１での間
隔Cが等しくなっている。第２点めは、メモリセルのト
ランジスタのドレイン領域２４とソ−ス領域２５の関係
である。従来では前記メモリセルのトランジスタのドレ
イン領域２４とソ−ス領域２５が、トレンチ分離３０を
挟んで対向していたが、この実施の形態１ではメモリセ
ルのトランジスタのドレイン領域２４同士およびソ−ス
領域２５同士が、それぞれトレンチ分離３０を挟んで対
向している。

【００３１】次に図２に、各部分の断面図を示す。図２
(a)は図１におけるメモリセルアレイ部１１のI-Iの断面
図を示し、図２(b)は図１における第１選択ゲ−ト部１
２のII-IIの断面図を示し、図２(c)はAND型フラッシュ
メモリの一般的な周辺回路部（図示せず）の断面図を示
す。図２(a)において、４０はシリコン基板、４１はト
ンネル絶縁膜、４２は絶縁層である層間絶縁膜、４３は
ONO膜、４４はメタル前層間絶縁膜である。次に図２(b)
については、各部の番号の説明は前記図１および図２
(a)と同じであるので省略する。主な特徴としては、第
１ポリシリコンの残ゲ−ト６１が第２ポリシリコンの残
ゲ−ト３２に連続的に接続されていることである。ま
た、図２(c)において、４５は周辺回路のトランジスタ
のゲ−ト絶縁膜、４６は第３ポリシリコンで形成される
周辺回路のトランジスタのゲ−ト、４７は周辺回路のト
ランジスタのドレインソ−ス領域、４８はメタルコンタ
クト、４９は第１メタル配線である。

【００３２】断面図における従来例と実施の形態１の差
異は、図２(b)の第１選択ゲ−ト部１２において２点あ
る。第１点めは、最下層の導電層である第１ポリシリコ
ンの間隔であり、レイアウトパタ−ンのところで示した
ように第１選択ゲ−ト部１２の前記間隔が広がりメモリ
セルアレイ部とほぼ等しくなったことである。第２点め
は、メモリセルのドレイン領域２４の配置である。図１
６(b)に示すように、従来ではメモリセルのドレイン領
域２４はトレンチ分離３０の片側のみ形成されていた
が、実施の形態１では２個のドレイン領域２４がトレン
チ分離３０を挟んで対向している。

【００３３】次に実施の形態１の製造方法について述べ
る。ここでは、本実施の形態１の特徴である第３の工程
である下層フロ−ティングゲ−ト形成から第５の工程で
ある層間絶縁膜形成／平坦化について示す。なお、図３
〜５の(a)〜(c)は、図２と同様に(a)はメモリセルアレ
イ部のI-I、(b)は第１選択ゲ−ト部のII-II、(c)は周辺
回路部（図示せず）が対応する。 (i)第３の工程（下層フロ−ティングゲ−ト形成）：図
３が対応し、５１が後工程で除去する周辺回路部の第１
ポリシリコン、５２がシリコン窒化膜である。第１ポリ
シリコン(約８０〜１２０nm)およびシリコン窒化膜(約
１８０〜２５０nm)をデポし、下層フロ−ティングゲ−
ト２１および第１ポリシリコンの残ゲ−ト６１を形成す
る。 (ii)第４の工程（第１のドレインソ−ス領域形成）：図
４が対応する。メモリセルアレイ部および接続部の一部
にイオン注入によりドレイン領域２４およびソ−ス領域
２５を形成する。 (iii)第５の工程（層間絶縁膜形成／平坦化）：図５が
対応する。層間絶縁膜(約５００〜８００nm)４２を積ん
だ後、CMPを行い、さらにドライエチングによってエッ
チバックを行い、周辺回路部の層間絶縁膜をほぼ除去
し、更にウェットエッチングを追加してほぼ完全に周辺
回路部の層間絶縁膜残を取り除く。

【００３４】さらに、平坦化については、図６に図５に
対応したメモリセルアレイ部１１と第１選択ゲ−ト部１
２のウェットエッチング後のレイアウトパタ−ン図を示
す。ここで６６は、第１ポリシリコンとシリコン窒化膜
の積層パタ−ンである。この図を用いて、従来例の第１
の問題点であったシ−ムの発生について抑制できている
ことを説明する。本実施の形態１では、前記第１選択ゲ
−ト部１２での第１ポリシリコンの幅Dが、前記メモリ
セルアレイ部１１の幅Cと等しくなり、従来に比べ幅が
広がっている。このため、絶縁層間膜４２がほぼ完全に
埋め込まれる。よって、この後周辺回路部の層間絶縁膜
残（図２９の５４）を取り除くためのウェットエッチン
グを行ったとしても、図３１でみられたシ−ム５５は発
生していない。よって、図７に示すように、後工程で第
２ポリシリコンの残ゲ−ト３２を形成しても従来例のよ
うなショ−トの問題は生じない。

【００３５】また、実施の形態１の製造方法で示したよ
うに、前記第１選択ゲ−ト部１２をレジストで覆わなく
ても、ウェットエッチングによるシ−ムの発生を防ぐこ
とができるので、マスク枚数が増加することなく製造方
法が容易である。

【００３６】次に従来の第２の問題点であった、シャド
−イングの問題について解決できていることを説明す
る。既に図１７で示したように、第１ポリシリコンおよ
びシリコン窒化膜形成後、第１のドレインソ−ス形成を
行う。ドレインソ−ス注入を斜めに行った場合でも、こ
の実施の形態１では図８に示すように第１ポリシリコン
の残ゲ−ト６１の間隔が従来に比べ広がったので、前記
第１ポリシリコンの残ゲ−ト６１およびシリコン窒化膜
３２は壁とはならずイオン注入が正常になされ、メモリ
セルのトランジスタのドレイン領域２４が正常に形成さ
れる。

【００３７】以上は、メモリセルアレイ部１１と第１選
択ゲ−ト部１２を例に示したが、第１選択ゲ−ト部１２
と同様な接続部である第２選択ゲ−ト部１３でも以上の
問題は解決される。図９は、メモリセルアレイ部１１、
第１選択ゲ−ト部１２および第２選択ゲ−ト部１３にお
けるメモリセルのトランジスタのドレイン領域２４、ソ
−ス領域２５の配置関係を示めす。前記第１選択ゲ−ト
部１２では前記メモリセルのトランジスタのドレイン領
域２４が、前記第２選択ゲ−ト部１３では前記メモリセ
ルのトランジスタのソ−ス領域２５が前記メモリセルア
レイ部１１から伸びていることがわかる。しかし、図３
４に示す従来例と異なり、前記メモリセルのトランジス
タのドレイン領域２４とソ−ス領域２５が二組ずつが配
列されている。このように前記メモリセルのトランジス
タのドレイン領域２４とソ−ス領域２５がそれぞれ二組
ずつ配列されことで、第２選択ゲ−ト部１３でも前記第
１選択ゲ−ト部１２同様な効果が得られる。

【００３８】続いて第３の問題点であったメモリセルア
レイ部が起因するデバイスの歩留りについて改善できて
いることを説明する。図１に示すように、メモリセルの
トランジスタのドレイン領域２４同士もしくはソ−ス領
域２５同士がトレンチ分離３０を挟んで隣接している。
もし異物等のパタ−ン欠陥が上記トレンチ分離３０で発
生した場合、前記メモリセルのトランジスタのドレイン
領域２４同士もしくはソ−ス領域２５同士がショ−トす
る。本発明のAND型フラッシュメモリは図１４で示すよ
うに動作することから、前記メモリセルのトランジスタ
のドレイン領域２４同士つまりロ−カルデ−タ線４（図
１に示す）同士でショ−トが発生した場合は従来と同様
に動作に問題を生じ、そのロ−カルデ−タ線につながる
メモリセルは使えない。しかし、前記メモリセルのトラ
ンジスタのソ−ス領域２５同士つまりロ−カルソ−ス線
５（図１に示す）同士でショ−トが発生した場合は従来
と異なり、各動作で前記ロ−カルソ−ス線５の電位が同
じであることから、例えショ−トが発生しても動作に問
題を生じない。このことから、従来に比べショ−トの問
題を約半分に減らすことができ、歩留りを上げることが
できる。

【００３９】実施の形態２.また、今回の実験でシ−ム
の発生と第１ポリシリコンの間隔の関係も分かった。

【００４０】

【表１】

【００４１】表１は第１ポリシリコン間隔０.４μm、
０.４５μm、０.５μmの各条件でシ−ムの発生状況をシ
リコンウエハ面内で評価したものである。この表から、
第１ポリシリコンの間隔を０.５μm以上にすればシ−ム
が発生しないことが分かる。

【００４２】実施の形態３.さらに、将来的に微細化が
進み上記第１ポリシリコン間隔が０.５μmを下回った場
合について考える。上記第１ポリシリコン間隔が０.５
μmを下回った場合の例を図１０に、図１の第１選択ゲ
−ト部１２のII-IIに対応した断面図で示す。この図に
おいて５５がシ−ムである。シ−ムは一般的に埋め込ま
れた層間絶縁膜４２の真ん中部分に発生しやすい。しか
し本構造では、シ−ム５５の下がトレンチ分離３０にな
っている。このため、第２ポリシリコンをこののち形成
してもメモリセルのトランジスタのドレイン領域２４お
よびソ−ス領域２５とのショ−トは生じない。このよう
に、前記メモリセルのトランジスタのドレイン領域２４
間に分離領域であるトレンチ分離３０があるため、たと
え前記第１ポリシリコン間隔が０.５μmを下回った場合
でも動作上問題を生じない不揮発性半導体記憶装置が実
現できる。

【００４３】実施の形態４.図１１はこの発明の実施の
形態４である半導体装置を示すもので、メモリセルアレ
イ部と第１選択ゲ−ト部の第１メタル形成後のレイアウ
トパタ−ン図である。図１１において、図１で示した番
号と同じ番号のものは同一のものを示す。

【００４４】ここで、実施の形態１と実施の形態４のレ
イアウトパタ−ンにおける差異について図１と図１１を
比較してみる。実施の形態１では、メモリセルのトラン
ジスタのドレイン領域２４およびソ−ス領域２５同士が
それぞれトレンチ分離３０を挟んで配置されていた。し
かし、実施の形態４では、メモリセルのトランジスタの
ドレイン領域２４同士はトレンチ分離３０を挟んで配置
されているものの、メモリセルのトランジスタのソ−ス
領域２５はトレンチ分離３０を挟んで配置されていな
い。このため、隣り合うメモリセルのトランジスタのソ
−ス領域は前記隣り合うメモリセル同士で共有している
ことになる。さらに前記メモリセルのトランジスタのソ
−ス領域の幅はメモリセルのトランジスタのドレイン領
域２４の１個分の幅と等しい。つまり、実施の形態４で
は、各メモリセルで分離領域幅の半分とソ−ス領域幅の
半分がそれぞれ減ったことになる。これは、図１４の動
作で述べたことから分かるように、本AND型フラッシュ
メモリでは、各動作においてメモリセルのトランジスタ
のソ−ス領域２５、つまりロ−カルソ−ス線が各メモリ
セルで同電位であることから、メモリセルのトランジス
タのソ−ス領域同士でトレンチ分離３０がなくても実施
の形態１と同様の効果を奏する。

【００４５】次に図１２に、各部分の断面図を示す。図
１２(a)は図１１におけるメモリセルアレイ部１１のI-I
の断面図を示し、図１２(b)は図１１における第１選択
ゲ−ト部１２のII-IIの断面図を示し、図１２(c)はAND
型フラッシュメモリの一般的な周辺回路部（図示せず）
の断面図を示す。実施の形態１では、各断面部でトレン
チ分離３０が２カ所あったが、図１２(a)および図１２
(b)に示す本実施の形態４では１カ所に減っている。ま
た、周辺回路部は、実施の形態１と同様である。

【００４６】以上から、本実施の形態４では、実施の形
態１と同様な特徴を有するため、実施の形態１と同様な
効果が得られる。また更に加えて、本実施の形態４にお
いては以下の効果もある。まず、各メモリセル１で分離
領域幅の半分とソ−ス領域幅の半分が減ったことで、小
さなメモリセルが実現できる。具体的には例えば、分離
幅、ドレイン及びソ−ス領域幅と下層フロ−ティングゲ
−トのゲ−ト長をそれぞれ同じWとすると、メモリセル
の幅は、実施の形態１で４W（=W(分離)＋W(下層フロ−
ティングゲ−ト)＋２W(ドレイン,ソ−ス領域)）、実施
の形態４で３W（=０.５W(分離)＋W(下層フロ−ティング
ゲ−ト)＋１.５W(ドレイン,ソ−ス領域)）と、本実施の
形態４ではW小さくなる。次に、メモリセルアレイ部１
１内でのトレンチ分離３０の密度が小さくなることで、
トレンチ分離３０の形成で生じる応力による結晶欠陥が
抑制でき、接合リ−クを抑えることができる。具体的に
は、前述したような実施の形態１と４の各メモリセル幅
を４Wと３Wとすると、メモリセル幅に対し分離幅が占め
る割合が、実施の形態１では２５％、実施の形態４では
１７％となる。以上から、トレンチ分離２５の密度が下
がっていることが分かる。

【００４７】以上の本実施の形態４では、メモリセルの
トランジスタのソ−ス領域の幅１Wを２個のメモリセル
で共用しているが、各メモリセルごとに幅を１Wずつ設
けても、各メモリセルのトランジスタのソ−ス領域間の
トレンチ分離がなくなることで、分離幅０.５W分はメモ
リセルサイズ幅を小さくできる。

【００４８】以上、本発明はAND型フラッシュメモリを
例に示したが、メモリセルのトランジスタのドレイン領
域およびソ−ス領域と、接続部のトランジスタのドレイ
ンソ−ス領域とを接続する部分を備える不揮発性半導体
装置であれば同様に適用が可能である。

【００４９】

【発明の効果】この発明は、以上説明したように構成お
よび方法としたので、以下に示すような効果を奏する。

【００５０】第１,第４および第６の発明によれば、メ
モリセルアレイ部と接続部の最下層の導電層の間隔を前
記メモリセルアレイ部と前記接続部で等しくした、もし
くは等しくなるようにパタ−ニングする製造方法とした
ので、シ−ムの発生を抑え、シャド−イングの影響も抑
制することができる。

【００５１】さらに、第２,第５および第７の発明によ
れば、最下層の導電層の間隔を０.５μm以上にすること
で、シ−ムの発生を抑えることができる。

【００５２】また、第３の発明によれば、メモリセルの
トランジスタのドレイン領域同士およびソ−ス領域同士
を分離領域を挟んで向かい合うようにしたので、前記メ
モリセルのトランジスタのドレイン領域とソ−ス領域の
ショ−トによる歩留り低下を抑制することができる。

【００５３】さらに、第４の発明によれば、たとえシ−
ムが発生した場合も、最下層の導電層の間の中央部を分
離領域としたので、第２ポリシリコンとメモリセルのト
ランジスタのドレイン領域もしくはソ−ス領域とのショ
−トを防止することができる。

【００５４】また、第８の発明によれば、メモリセルの
トランジスタのドレイン領域同士のみに分離領域を挟ん
で向かい合うようにしたので、前記メモリセルを小さく
できかつトレンチ分離の密度が減ることで、接合リ−ク
を抑制することができる。

【００５５】さらに第９の発明によれば、メモリセルの
トランジスタのソ−ス領域を隣り合うメモリセルで共有
し、メモリセルのトランジスタのドレイン領域と前記ソ
−ス領域の幅を実質的に等しくしたので、前記メモリセ
ルをさらに小さくできかつトレンチ分離の密度が減るこ
とで、接合リ−クを抑制することができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１の半導体装置におけ
る、第１メタル形成後のメモリセルアレイ部と接続部と
を示すレイアウトパタ−ン図である。

【図２】 この発明の実施の形態１の半導体装置におけ
る第１メタル形成後の各部分を示す断面図である。

【図３】 この発明の実施の形態１の半導体装置の製造
方法における第３の工程後の各部分を示す断面図であ
る。

【図４】 この発明の実施の形態１の半導体装置の製造
方法における第４の工程後の各部分を示す断面図であ
る。

【図５】 この発明の実施の形態１の半導体装置の製造
方法における第５の工程後の各部分を示す断面図であ
る。

【図６】 この発明の実施の形態１の半導体装置の製造
方法における第５の工程後のメモリセルアレイ部と接続
部のレイアウトパタ−ン図である。

【図７】 この発明の実施の形態１の半導体装置の製造
方法における第７の工程後の各部分を示す断面図であ
る。

【図８】 この発明の実施の形態１の半導体装置におけ
る第４の工程時に斜めイオン注入をした場合の接続部を
示す断面図である。

【図９】 この発明の実施の形態１の半導体装置におけ
るメモリセルのトランジスタのドレイン領域およびソ−
ス領域を示す配置図である。

【図１０】 この発明の実施の形態３の半導体装置にお
ける接続部を示す断面図である。

【図１１】 この発明の実施の形態４の半導体装置にお
ける、第１メタル形成後のメモリセルアレイ部と接続部
とを示すレイアウトパタ−ン図である。

【図１２】 この発明の実施の形態４の半導体装置にお
ける第１メタル形成後の各部分を示す断面図である。

【図１３】 従来の半導体装置におけるメモリセルアレ
イ部および接続部を示す等価回路図である。

【図１４】 従来の半導体装置における動作を示す説明
図である。

【図１５】 従来の半導体装置における、第１メタル形
成後のメモリセルアレイ部と接続部とを示すレイアウト
パタ−ン図である。

【図１６】 従来の半導体装置における第１メタル形成
後の各部分を示す断面図である。

【図１７】 従来の半導体装置の製造方法を示す概略フ
ロ−図である。

【図１８】 従来の半導体装置の製造方法における第１
の工程後の各部分を示す断面図である。

【図１９】 従来の半導体装置の製造方法における第２
の工程後の各部分を示す断面図である。

【図２０】 従来の半導体装置の製造方法における第３
の工程後の各部分を示す断面図である。

【図２１】 従来の半導体装置の製造方法における第４
の工程後の各部分を示す断面図である。

【図２２】 従来の半導体装置の製造方法における第５
の工程後の各部分を示す断面図である。

【図２３】 従来の半導体装置の製造方法における第６
の工程後の各部分を示す断面図である。

【図２４】 従来の半導体装置の製造方法における第７
の工程後の各部分を示す断面図である。

【図２５】 従来の半導体装置の製造方法における第８
の工程後の各部分を示す断面図である。

【図２６】 従来の半導体装置の製造方法における第９
の工程後の各部分を示す断面図である。

【図２７】 従来の半導体装置の製造方法における第１
０の工程後の各部分を示す断面図である。

【図２８】 従来の半導体装置の製造方法における第１
１の工程後の各部分を示す断面図である。

【図２９】 従来の半導体装置の製造方法における第１
２の工程後の各部分を示す断面図である。

【図３０】 従来の半導体装置におけるウェットエッチ
ング時の各部分を示す断面図である。

【図３１】 従来の半導体装置の第５の工程後における
メモリセルアレイ部と接続部を示すレイアウトパタ−ン
図である。

【図３２】 従来の半導体装置の第７の工程時における
接続部を示す断面図である。

【図３３】 従来の半導体装置における第４の工程時に
斜めイオン注入をした場合の接続部を示す断面図であ
る。

【図３４】 従来の半導体装置におけるメモリセルのト
ランジスタのドレイン領域およびソ−ス領域を示す配置
図である。

【符号の説明】

１ メモリセル １１ メモリセルアレイ部 １２ 接続部 ２１ メモリセルアレイ部の最下層の導電層 ２４ ドレイン拡散領域 ２５ ソ−ス拡散領域 ３０ 分離領域 ４０ 半導体基板 ４２ 絶縁層 ６１ 接続部の最下層の導電層

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA01 AA43 AB02 AC02 AD12 AD53 AD60 AE02 AE03 AE08 AF25 AG03 AG09 AG10 AG12 AG21 AG29 AG40 5F083 EP02 EP22 EP55 EP79 ER03 ER09 ER14 ER19 ER22 ER29 GA28 GA30 JA02 JA04 JA32 JA33 JA35 JA53 JA56 KA01 KA06 NA01 PR03 PR05 PR21 PR36 PR40 PR43 PR53

Claims (9)

【特許請求の範囲】
1. 【請求項１】 メモリセルと、 前記メモリセルがマトリックス状に配置されるメモリセ
   ルアレイ部と、 周辺回路部と、 前記メモリセルアレイ部と前記周辺回路部とを接続する
   接続部と、 互いに間隔を有して形成される最下層の導電層とを半導
   体基板に備え、 前記最下層の導電層の前記間隔が前記メモリセルアレイ
   部と前記接続部において実質的に等しいことを特徴とす
   る不揮発性半導体記憶装置。
2. 【請求項２】 さらに、最下層の導電層の間隔が０.５
   μm以上であることを特徴とする請求項１記載の不揮発
   性半導体記憶装置。
3. 【請求項３】 半導体基板と、 前記半導体基板に形成されるメモリセルと、 前記メモリセルを構成するトランジスタと、 前記トランジスタを構成するドレイン拡散領域およびソ
   −ス拡散領域と、 前記メモリセルがマトリックス状に配置されるメモリセ
   ルアレイ部とを備え、 前記ドレイン拡散領域同士および前記ソ−ス拡散領域同
   士が前記メモリセルアレイ部でそれぞれ実質的に平行か
   つ一定方向に延在し、 前記ドレイン拡散領域同士および前記ソ−ス拡散領域同
   士がそれぞれ分離領域を挟んで形成されることを特徴と
   する不揮発性半導体記憶装置。
4. 【請求項４】 さらに、周辺回路部と、 メモリセルアレイ部と前記周辺回路部とを接続する接続
   部と、 互いに間隔を有して形成される最下層の導電層とを半導
   体基板に備え、 前記最下層の導電層の間にはメモリセルを構成するトラ
   ンジスタのドレイン拡散領域同士もしくはソ−ス拡散領
   域同士が形成され、 前記最下層の導電層の間隔が前記メモリセルアレイ部と
   前記接続部において実質的に等しいことを特徴とする請
   求項３記載の不揮発性半導体記憶装置。
5. 【請求項５】 さらに、最下層の導電層の間隔が０.５
   μm以上であることを特徴とする請求項４記載の不揮発
   性半導体記憶装置。
6. 【請求項６】 メモリセルと、前記メモリセルがマトリ
   ックス状に配置されるメモリセルアレイ部と、周辺回路
   部と、前記メモリセルアレイ部と前記周辺回路部とを接
   続する接続部とを有する不揮発性半導体記憶装置の製造
   方法において、 前記各部に導電層を形成する工程と、 前記メモリセルアレイ部と前記接続部での前記導電層の
   間隔が実質的に等しくなるように前記導電層をパタ−ン
   ニングする工程と、 前記導電層上に絶縁層を形成する工程と、 前記絶縁層を実質的に平坦化する工程とを備える不揮発
   性半導体記憶装置の製造方法。
7. 【請求項７】 さらに、導電層の間隔が０.５μm以上で
   あることを特徴とする請求項６記載の不揮発性半導体記
   憶装置の製造方法。
8. 【請求項８】 半導体基板と、 前記半導体基板に形成されるメモリセルと、 前記メモリセルを構成するトランジスタと、 前記トランジスタを構成するドレイン拡散領域およびソ
   −ス拡散領域と、 前記メモリセルがマトリックス状に配置されるメモリセ
   ルアレイ部とを備え、 前記ドレイン拡散領域同士および前記ソ−ス拡散領域同
   士が前記メモリセルアレイ部でそれぞれ実質的に平行か
   つ一定方向に延在し、 前記ドレイン拡散領域同士および前記ソ−ス拡散領域同
   士のうち前記ドレイン拡散領域同士のみが分離領域を挟
   んで形成されることを特徴とする不揮発性半導体記憶装
   置。
9. 【請求項９】 さらに、隣り合うメモリセル同士がソ−
   ス領域を共有し、ドレイン拡散領域と前記ソ−ス拡散領
   域の幅が実質的に等しいことを特徴とする請求項８記載
   の不揮発性半導体記憶装置。