JPH0831956A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH0831956A JPH0831956A JP18189394A JP18189394A JPH0831956A JP H0831956 A JPH0831956 A JP H0831956A JP 18189394 A JP18189394 A JP 18189394A JP 18189394 A JP18189394 A JP 18189394A JP H0831956 A JPH0831956 A JP H0831956A
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- mos transistors
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Abstract
(57)【要約】
【目的】 素子構造及び製造工程を複雑にすることなく
高集積化と高性能化を実現した半導体記憶装置とその製
造方法を提供する。 【構成】 メモリＭＯＳトランジスタＭ11〜Ｍ18、Ｍ21
〜Ｍ28が隣接するもの同士でソース，ドレインを共有し
て直列接続されたＮＡＮＤ型メモリセルを構成し、その
ＭＯＳトランジスタの状態によってデータを不揮発に記
憶するマスクＲＯＭであって、ＮＡＮＤ型メモリセルを
構成するメモリＭＯＳトランジスタは全てＥ型であり、
且つデータに応じて前記ＮＡＮＤ型メモリセルを構成す
る複数のＭＯＳトランジスタのうち選択されたＭＯＳト
ランジスタＭ12，Ｍ13，Ｍ21は、ソース，ドレイン間が
導体配線８ａ，８ｂにより短絡されて、実質的に常時導
通状態に設定される。
高集積化と高性能化を実現した半導体記憶装置とその製
造方法を提供する。 【構成】 メモリＭＯＳトランジスタＭ11〜Ｍ18、Ｍ21
〜Ｍ28が隣接するもの同士でソース，ドレインを共有し
て直列接続されたＮＡＮＤ型メモリセルを構成し、その
ＭＯＳトランジスタの状態によってデータを不揮発に記
憶するマスクＲＯＭであって、ＮＡＮＤ型メモリセルを
構成するメモリＭＯＳトランジスタは全てＥ型であり、
且つデータに応じて前記ＮＡＮＤ型メモリセルを構成す
る複数のＭＯＳトランジスタのうち選択されたＭＯＳト
ランジスタＭ12，Ｍ13，Ｍ21は、ソース，ドレイン間が
導体配線８ａ，８ｂにより短絡されて、実質的に常時導
通状態に設定される。
Description
【０００１】
【産業上の利用分野】この発明は、ＮＡＮＤ型メモリセ
ル構成を有し、マスクプログラムにより不揮発にデータ
を記憶する半導体記憶装置とその製造方法に関する。
ル構成を有し、マスクプログラムにより不揮発にデータ
を記憶する半導体記憶装置とその製造方法に関する。
【０００２】
【従来の技術】ＮＡＮＤ型メモリセルを持つマスクＲＯ
Ｍは、メモリセルを構成する複数個（８個あるいは１６
個等）のｎチャネル，エンハンスメント型（Ｅ型）のＭ
ＯＳトランジスタが隣接するもの同士のソース，ドレイ
ンを共用して直列接続された状態で形成される。データ
書込みは、選択的にＭＯＳトランジスタのチャネル領域
にイオン注入をしてこれをデプレション型（Ｄ型）にす
ることにより行われる。メモリＭＯＳトランジスタのゲ
ート電極はワード線となり、メモリセルの一端がセレク
タを介してビット線につながる。
Ｍは、メモリセルを構成する複数個（８個あるいは１６
個等）のｎチャネル，エンハンスメント型（Ｅ型）のＭ
ＯＳトランジスタが隣接するもの同士のソース，ドレイ
ンを共用して直列接続された状態で形成される。データ
書込みは、選択的にＭＯＳトランジスタのチャネル領域
にイオン注入をしてこれをデプレション型（Ｄ型）にす
ることにより行われる。メモリＭＯＳトランジスタのゲ
ート電極はワード線となり、メモリセルの一端がセレク
タを介してビット線につながる。
【０００３】このようなＮＡＮＤ型メモリセルでのデー
タ読み出しは、選択ワード線に低レベル電圧例えば０Ｖ
を与えて、選択されたＭＯＳトランジスタに電流が流れ
るか否かにより行われる。このとき非選択ワード線には
高レベル電圧を与えて、データの“０”，“１”によら
ず非選択ワード線に沿うＭＯＳトランジスタを導通状態
に保つことにより、データ読出しを可能としている。
タ読み出しは、選択ワード線に低レベル電圧例えば０Ｖ
を与えて、選択されたＭＯＳトランジスタに電流が流れ
るか否かにより行われる。このとき非選択ワード線には
高レベル電圧を与えて、データの“０”，“１”によら
ず非選択ワード線に沿うＭＯＳトランジスタを導通状態
に保つことにより、データ読出しを可能としている。
【０００４】
【発明が解決しようとする課題】ＮＡＮＤ型メモリセル
構成のマスクＲＯＭは、ＮＯＲ型メモリセルに比べてコ
ンタクト数が減らせるため、高集積化に有利である。し
かし、素子の微細化が進むにつれて、ＮＡＮＤ型メモリ
セルでも種々の問題が生じている。例えば、サブミクロ
ン素子では、ＭＯＳトランジスタをＤ型にするためにチ
ャネル領域にイオン注入した不純物が素子分離領域まで
容易に拡散して、リーク電流増大の原因になる。これを
防止するためには、ＭＯＳトランジスタ面積より小さい
イオン注入用のマスクパターンを形成するとか、あるい
は素子分離にトレンチ構造を採用するといった工夫が要
求される。更に、パンチスルー等を防止して必要な耐圧
を得るためにＬＤＤ構造を導入しなければならない。こ
れらは、素子構造及び製造工程を複雑にする。
構成のマスクＲＯＭは、ＮＯＲ型メモリセルに比べてコ
ンタクト数が減らせるため、高集積化に有利である。し
かし、素子の微細化が進むにつれて、ＮＡＮＤ型メモリ
セルでも種々の問題が生じている。例えば、サブミクロ
ン素子では、ＭＯＳトランジスタをＤ型にするためにチ
ャネル領域にイオン注入した不純物が素子分離領域まで
容易に拡散して、リーク電流増大の原因になる。これを
防止するためには、ＭＯＳトランジスタ面積より小さい
イオン注入用のマスクパターンを形成するとか、あるい
は素子分離にトレンチ構造を採用するといった工夫が要
求される。更に、パンチスルー等を防止して必要な耐圧
を得るためにＬＤＤ構造を導入しなければならない。こ
れらは、素子構造及び製造工程を複雑にする。
【０００５】この発明は、上記の点に鑑み、素子構造及
び製造工程を複雑にすることなく高集積化と高性能化を
実現した半導体記憶装置とその製造方法を提供すること
を目的とする。
び製造工程を複雑にすることなく高集積化と高性能化を
実現した半導体記憶装置とその製造方法を提供すること
を目的とする。
【０００６】
【課題を解決するための手段】この発明は、複数のＭＯ
Ｓトランジスタが隣接するもの同士でソース，ドレイン
を共有して直列接続されたＮＡＮＤ型メモリセルを構成
し、マスクプログラムによりデータを不揮発に記憶する
半導体記憶装置において、前記ＮＡＮＤ型メモリセルを
構成する複数のＭＯＳトランジスタは、全てエンハンス
メント型であり、且つ前記ＮＡＮＤ型メモリセルを構成
する複数のＭＯＳトランジスタのうち選択されたＭＯＳ
トランジスタのソース，ドレイン間が導体配線により短
絡されてデータ書込みがなされていることを特徴として
いる。
Ｓトランジスタが隣接するもの同士でソース，ドレイン
を共有して直列接続されたＮＡＮＤ型メモリセルを構成
し、マスクプログラムによりデータを不揮発に記憶する
半導体記憶装置において、前記ＮＡＮＤ型メモリセルを
構成する複数のＭＯＳトランジスタは、全てエンハンス
メント型であり、且つ前記ＮＡＮＤ型メモリセルを構成
する複数のＭＯＳトランジスタのうち選択されたＭＯＳ
トランジスタのソース，ドレイン間が導体配線により短
絡されてデータ書込みがなされていることを特徴として
いる。
【０００７】この発明はまた、複数のＭＯＳトランジス
タが隣接するもの同士でソース，ドレインを共有して直
列接続されたＮＡＮＤ型メモリセルを構成し、マスクプ
ログラムによりデータを不揮発に記憶する半導体記憶装
置の製造方法であって、半導体基板上にゲート電極の上
部及び側部が絶縁膜で覆われたエンハンスメント型の複
数のＭＯＳトランジスタからなるＮＡＮＤ型メモリセル
を形成する工程と、前記ＮＡＮＤ型メモリセルを構成す
る複数のＭＯＳトランジスタのソース，ドレイン領域上
に金属膜を埋め込み形成する工程と、前記ＮＡＮＤ型メ
モリセルを構成する複数のＭＯＳトランジスタのうち選
択されたＭＯＳトランジスタのソース，ドレイン領域に
埋め込まれた金属膜間を短絡する導体配線を形成するデ
ータ書込み工程とを有することを特徴としている。
タが隣接するもの同士でソース，ドレインを共有して直
列接続されたＮＡＮＤ型メモリセルを構成し、マスクプ
ログラムによりデータを不揮発に記憶する半導体記憶装
置の製造方法であって、半導体基板上にゲート電極の上
部及び側部が絶縁膜で覆われたエンハンスメント型の複
数のＭＯＳトランジスタからなるＮＡＮＤ型メモリセル
を形成する工程と、前記ＮＡＮＤ型メモリセルを構成す
る複数のＭＯＳトランジスタのソース，ドレイン領域上
に金属膜を埋め込み形成する工程と、前記ＮＡＮＤ型メ
モリセルを構成する複数のＭＯＳトランジスタのうち選
択されたＭＯＳトランジスタのソース，ドレイン領域に
埋め込まれた金属膜間を短絡する導体配線を形成するデ
ータ書込み工程とを有することを特徴としている。
【０００８】
【作用】この発明においては、ＮＡＮＤ型メモリセルを
構成する複数のＭＯＳトランジスタは全てＥ型であっ
て、それらのうち選択されたＭＯＳトランジスタについ
てソース，ドレイン間を短絡する導体配線を形成するこ
とによりデータ書込みがなされる。この新しいデータ書
込み方式によると、導体配線でソース，ドレイン間が短
絡されたＭＯＳトランジスタは、ゲート０Ｖで導通状態
であるから、実質的にＤ型にしたと同様のデータ読出し
動作ができる。従って、従来のようにＭＯＳトランジス
タをＤ型にするためのイオン注入工程が要らず、従って
またチャネル領域の不純物のしみ出しによる素子分離領
域のリーク増大という問題も、素子構造や工程を複雑に
することなく解決される。
構成する複数のＭＯＳトランジスタは全てＥ型であっ
て、それらのうち選択されたＭＯＳトランジスタについ
てソース，ドレイン間を短絡する導体配線を形成するこ
とによりデータ書込みがなされる。この新しいデータ書
込み方式によると、導体配線でソース，ドレイン間が短
絡されたＭＯＳトランジスタは、ゲート０Ｖで導通状態
であるから、実質的にＤ型にしたと同様のデータ読出し
動作ができる。従って、従来のようにＭＯＳトランジス
タをＤ型にするためのイオン注入工程が要らず、従って
またチャネル領域の不純物のしみ出しによる素子分離領
域のリーク増大という問題も、素子構造や工程を複雑に
することなく解決される。
【０００９】またこの発明のデータ書込み方式による
と、ＭＯＳトランジスタのソース，ドレイン領域に予め
選択成長等により金属膜埋め込みを行っておくことによ
り、ソース，ドレイン間を短絡する導体配線は、小さい
コンタクト孔を介して直接ソース，ドレイン領域にコン
タクトさせる必要がなく、ソース，ドレイン及びチャネ
ル領域を覆うパターンをもって埋め込み金属膜にコンタ
クトさせて配設することができる。しかもソース，ドレ
イン間を短絡する導体配線は、配線幅をチャネル幅と同
程度にすることができ、またこのデータ書込み工程は、
通常必要とされる金属配線工程と同時に行うことができ
るため、製造工程は簡単である。
と、ＭＯＳトランジスタのソース，ドレイン領域に予め
選択成長等により金属膜埋め込みを行っておくことによ
り、ソース，ドレイン間を短絡する導体配線は、小さい
コンタクト孔を介して直接ソース，ドレイン領域にコン
タクトさせる必要がなく、ソース，ドレイン及びチャネ
ル領域を覆うパターンをもって埋め込み金属膜にコンタ
クトさせて配設することができる。しかもソース，ドレ
イン間を短絡する導体配線は、配線幅をチャネル幅と同
程度にすることができ、またこのデータ書込み工程は、
通常必要とされる金属配線工程と同時に行うことができ
るため、製造工程は簡単である。
【００１０】
【実施例】以下、図面を参照して、この発明の実施例を
説明する。図１は、この発明の一実施例にかかるＮＡＮ
Ｄ型マスクＲＯＭの要部等価回路であり、図２（ａ）は
そのレイアウト図、図２（ｂ）は（ａ）のＡ−Ａ′断面
図である。ここでは、８個のＭＯＳトランジスタにより
ＮＡＮＤ型メモリセルを構成した例を示している。
説明する。図１は、この発明の一実施例にかかるＮＡＮ
Ｄ型マスクＲＯＭの要部等価回路であり、図２（ａ）は
そのレイアウト図、図２（ｂ）は（ａ）のＡ−Ａ′断面
図である。ここでは、８個のＭＯＳトランジスタにより
ＮＡＮＤ型メモリセルを構成した例を示している。
【００１１】一列の８個のメモリＭＯＳトランジスタＭ
11〜Ｍ18は、全てｎチャネル，Ｅ型であり、隣接するも
の同士のソース，ドレインを共用する形で直列接続され
てＮＡＮＤ型メモリセルを構成し、その一端はセレクト
ゲートトランジスタＳＧ11，ＳＧ12を介してビット線Ｂ
Ｌにつながる。これに隣接する列の８個のメモリＭＯＳ
トランジスタＭ21〜Ｍ28も同様にＮＡＮＤ型メモリセル
を構成し、セレクトゲートトランジスタＳＧ21，ＳＧ22
を介して同じビット線ＢＬにつながる。
11〜Ｍ18は、全てｎチャネル，Ｅ型であり、隣接するも
の同士のソース，ドレインを共用する形で直列接続され
てＮＡＮＤ型メモリセルを構成し、その一端はセレクト
ゲートトランジスタＳＧ11，ＳＧ12を介してビット線Ｂ
Ｌにつながる。これに隣接する列の８個のメモリＭＯＳ
トランジスタＭ21〜Ｍ28も同様にＮＡＮＤ型メモリセル
を構成し、セレクトゲートトランジスタＳＧ21，ＳＧ22
を介して同じビット線ＢＬにつながる。
【００１２】メモリＭＯＳトランジスタは、Ｍ11とＭ2
1，Ｍ12とＭ22，…，Ｍ18とＭ28についてそれぞれゲー
ト電極４が共通に配設されて、これらがワード線ＷＬ
１，ＷＬ２，…，ＷＬ８となる。セレクトゲートトラン
ジスタＳＧ11とＳＧ21の共通ゲート電極は一つのセレク
ト線Ｓ１となり、セレクトゲートトランジスタＳＧ12と
ＳＧ22の共通ゲート電極は別のセレクト線Ｓ２となる。
1，Ｍ12とＭ22，…，Ｍ18とＭ28についてそれぞれゲー
ト電極４が共通に配設されて、これらがワード線ＷＬ
１，ＷＬ２，…，ＷＬ８となる。セレクトゲートトラン
ジスタＳＧ11とＳＧ21の共通ゲート電極は一つのセレク
ト線Ｓ１となり、セレクトゲートトランジスタＳＧ12と
ＳＧ22の共通ゲート電極は別のセレクト線Ｓ２となる。
【００１３】図１において、斜線を施したメモリＭＯＳ
トランジスタＭ12，Ｍ13，Ｍ21は例えばデータ“０”が
書かれ、それ以外のメモリトランジスタはデータ“１”
が書かれていることを示している。データ“０”のＭＯ
ＳトランジスタＭ12，Ｍ13，Ｍ21は、図２に示すよう
に、金属配線８ａ，８ｂによりソース，ドレイン間が短
絡されている。即ちこれらのＭＯＳトランジスタＭ12，
Ｍ13，Ｍ21は、Ｅ型ではあるが、実質的に常時導通状態
に設定されている。
トランジスタＭ12，Ｍ13，Ｍ21は例えばデータ“０”が
書かれ、それ以外のメモリトランジスタはデータ“１”
が書かれていることを示している。データ“０”のＭＯ
ＳトランジスタＭ12，Ｍ13，Ｍ21は、図２に示すよう
に、金属配線８ａ，８ｂによりソース，ドレイン間が短
絡されている。即ちこれらのＭＯＳトランジスタＭ12，
Ｍ13，Ｍ21は、Ｅ型ではあるが、実質的に常時導通状態
に設定されている。
【００１４】図２（ｂ）は、データ“０”のメモリトラ
ンジスタＭ21とデータ“１”のメモリトランジスタＭ2
2，Ｍ23の部分の具体的な断面構造を示している。ｐ型
シリコン基板１にゲート酸化膜３を介してゲート電極４
が形成され、ソース，ドレインとなるｎ型拡散層２が形
成されている。ゲート電極４上はシリコン窒化膜５で覆
われ、またゲート電極４の側部もシリコン酸化膜６によ
り覆われている。各ｎ型拡散層２上には、金属膜として
Ｗ膜７が埋め込み形成されている。そしてデータ“０”
のＭＯＳトランジスタＭ21については、ソース，ドレイ
ン上の埋め込まれたＷ膜７を接続する形で、金属配線８
ａがパターン形成されている。
ンジスタＭ21とデータ“１”のメモリトランジスタＭ2
2，Ｍ23の部分の具体的な断面構造を示している。ｐ型
シリコン基板１にゲート酸化膜３を介してゲート電極４
が形成され、ソース，ドレインとなるｎ型拡散層２が形
成されている。ゲート電極４上はシリコン窒化膜５で覆
われ、またゲート電極４の側部もシリコン酸化膜６によ
り覆われている。各ｎ型拡散層２上には、金属膜として
Ｗ膜７が埋め込み形成されている。そしてデータ“０”
のＭＯＳトランジスタＭ21については、ソース，ドレイ
ン上の埋め込まれたＷ膜７を接続する形で、金属配線８
ａがパターン形成されている。
【００１５】金属配線８ａ，８ｂには、通常の２層金属
配線うち第１層配線が用いられ、第１層配線の形成工程
で同時に、データパターンに対応したマスクを用いてパ
ターン形成される。配線材料は例えば、Ａｌ／Ｓｉ膜で
ある。またこの金属配線幅は、図２（ａ）に示すように
ＭＯＳトランジスタのチャネル幅と同程度である。この
金属配線８が形成された基板上は更に層間絶縁膜９で覆
われ、その上に第２層金属配線１０が形成される。
配線うち第１層配線が用いられ、第１層配線の形成工程
で同時に、データパターンに対応したマスクを用いてパ
ターン形成される。配線材料は例えば、Ａｌ／Ｓｉ膜で
ある。またこの金属配線幅は、図２（ａ）に示すように
ＭＯＳトランジスタのチャネル幅と同程度である。この
金属配線８が形成された基板上は更に層間絶縁膜９で覆
われ、その上に第２層金属配線１０が形成される。
【００１６】この実施例においては、図１に斜線で示し
たように、セレクトゲートトランジスタＳＧ12，ＳＧ21
についても、データ“０”のメモリトランジスタと同様
の構造とされる。即ちこれらのセレクトゲートトランジ
スタＳＧ12，ＳＧ21も、図２（ａ）に示すように、金属
配線８ａ，８ｂと同時に形成される金属配線８ｃ，８ｄ
によりソース，ドレイン間を短絡して、実質的に常時導
通状態とされる。
たように、セレクトゲートトランジスタＳＧ12，ＳＧ21
についても、データ“０”のメモリトランジスタと同様
の構造とされる。即ちこれらのセレクトゲートトランジ
スタＳＧ12，ＳＧ21も、図２（ａ）に示すように、金属
配線８ａ，８ｂと同時に形成される金属配線８ｃ，８ｄ
によりソース，ドレイン間を短絡して、実質的に常時導
通状態とされる。
【００１７】次にこの実施例の製造工程を、図３を参照
して具体的に説明する。図３は、図２（ｂ）に対応する
製造工程断面図である。通常の工程に従ってｐ型シリコ
ン基板１にゲート酸化膜３を介してポリシリコンゲート
電極４を形成する。ゲート電極４上は予めシリコン窒化
膜５で覆っておき、この窒化膜５をパターニングして、
これをマスクとしてポリシリコン膜を選択エッチングす
ることによりゲート電極４をパターン形成する。
して具体的に説明する。図３は、図２（ｂ）に対応する
製造工程断面図である。通常の工程に従ってｐ型シリコ
ン基板１にゲート酸化膜３を介してポリシリコンゲート
電極４を形成する。ゲート電極４上は予めシリコン窒化
膜５で覆っておき、この窒化膜５をパターニングして、
これをマスクとしてポリシリコン膜を選択エッチングす
ることによりゲート電極４をパターン形成する。
【００１８】そして窒化膜５及びゲート電極４をマスク
としてイオン注入を行って、ソース，ドレイン領域にｎ
型拡散層２を形成する。その後全面にＣＶＤによるシリ
コン酸化膜６を堆積し、これをエッチバックしてゲート
電極４の側壁にのみシリコン酸化膜６を残す。これによ
り図３（ａ）の状態が得られる。
としてイオン注入を行って、ソース，ドレイン領域にｎ
型拡散層２を形成する。その後全面にＣＶＤによるシリ
コン酸化膜６を堆積し、これをエッチバックしてゲート
電極４の側壁にのみシリコン酸化膜６を残す。これによ
り図３（ａ）の状態が得られる。
【００１９】次いで、シリコンが露出しているｎ型拡散
層２上に、Ｗの選択気相成長技術を利用してＷ膜７を埋
め込み形成する。あるいは全面にＷ膜を堆積し、これを
エッチバックして、ｎ型拡散層２上にのみ埋め込み形成
してもよい。この金属膜埋め込みにより、図３（ｂ）に
示すように、ウェハ表面が平坦化される。その後書き込
むべきデータパターンに対応するレチクルを用いて、図
３（ｃ）に示すように、選択的にメモリトランジスタの
ソース，ドレイン間を短絡する金属配線８ａを形成す
る。その後通常の工程に従って層間絶縁膜を形成し、第
２層金属配線を形成して完成する。
層２上に、Ｗの選択気相成長技術を利用してＷ膜７を埋
め込み形成する。あるいは全面にＷ膜を堆積し、これを
エッチバックして、ｎ型拡散層２上にのみ埋め込み形成
してもよい。この金属膜埋め込みにより、図３（ｂ）に
示すように、ウェハ表面が平坦化される。その後書き込
むべきデータパターンに対応するレチクルを用いて、図
３（ｃ）に示すように、選択的にメモリトランジスタの
ソース，ドレイン間を短絡する金属配線８ａを形成す
る。その後通常の工程に従って層間絶縁膜を形成し、第
２層金属配線を形成して完成する。
【００２０】この実施例のマスクＲＯＭのデータ読出し
動作は、従来のものと同様である。セレクト線Ｓ１，Ｓ
２のいずれかに高レベル電圧、例えば電源電圧を与える
かにより、セレクトゲートトランジスタＳＧ11またはＳ
Ｇ22を選択的に導通させる。これによりメモリトランジ
スタＭ11〜Ｍ18の側またはＭ21〜Ｍ28の側のいずれかが
ビット線ＢＬに接続される。また選択ワード線に０Ｖを
与え、非選択ワード線に高レベル電圧を与える。これに
より非選択ワード線に沿うメモリＭＯＳトランジスタ
は、データ“０”，“１”の如何に拘らず導通し、選択
メモリトランジスタが“１”であれば、ビット線に電流
が流れず、“０”であればビット線に電流が流れる。
動作は、従来のものと同様である。セレクト線Ｓ１，Ｓ
２のいずれかに高レベル電圧、例えば電源電圧を与える
かにより、セレクトゲートトランジスタＳＧ11またはＳ
Ｇ22を選択的に導通させる。これによりメモリトランジ
スタＭ11〜Ｍ18の側またはＭ21〜Ｍ28の側のいずれかが
ビット線ＢＬに接続される。また選択ワード線に０Ｖを
与え、非選択ワード線に高レベル電圧を与える。これに
より非選択ワード線に沿うメモリＭＯＳトランジスタ
は、データ“０”，“１”の如何に拘らず導通し、選択
メモリトランジスタが“１”であれば、ビット線に電流
が流れず、“０”であればビット線に電流が流れる。
【００２１】この実施例によれば、データ書込みが金属
配線によりなされ、従来のようにメモリＭＯＳトランジ
スタをＤ型にするためのイオン注入工程が必要ない。ま
たチャネル領域に不純物をドープしないため、素子を微
細化したときにも、不純物のしみ出しによる素子分離能
力の低下がない。このため素子分離にトレンチ構造を用
いなくても充分な素子分離が可能になる。また、データ
書込みに用いる金属配線の幅はチャネル幅と同程度でよ
く、これはデザインルールの最小寸法値よりも大きい。
従って、狭いチャネル領域に選択的にイオン注入するた
めの窓あけといった難しい工程が必要ない。以上によ
り、簡単な工程で、且つ複雑な素子構造を用いることな
く、高集積化した高性能のＮＡＮＤ型ＲＯＭを得ること
ができる。
配線によりなされ、従来のようにメモリＭＯＳトランジ
スタをＤ型にするためのイオン注入工程が必要ない。ま
たチャネル領域に不純物をドープしないため、素子を微
細化したときにも、不純物のしみ出しによる素子分離能
力の低下がない。このため素子分離にトレンチ構造を用
いなくても充分な素子分離が可能になる。また、データ
書込みに用いる金属配線の幅はチャネル幅と同程度でよ
く、これはデザインルールの最小寸法値よりも大きい。
従って、狭いチャネル領域に選択的にイオン注入するた
めの窓あけといった難しい工程が必要ない。以上によ
り、簡単な工程で、且つ複雑な素子構造を用いることな
く、高集積化した高性能のＮＡＮＤ型ＲＯＭを得ること
ができる。
【００２２】この発明は上記実施例に限られない。例え
ば実施例では、データパターンに対応してソース，ドレ
イン間を短絡する導体配線として２層金属配線の１層目
を用いたが、ポリシリコン等の他の導体配線材料を用い
ることもできる。ソース、ドレイン領域上の埋め込み金
属膜もＷ膜に限られず、他の材料を用いることができ
る。
ば実施例では、データパターンに対応してソース，ドレ
イン間を短絡する導体配線として２層金属配線の１層目
を用いたが、ポリシリコン等の他の導体配線材料を用い
ることもできる。ソース、ドレイン領域上の埋め込み金
属膜もＷ膜に限られず、他の材料を用いることができ
る。
【００２３】
【発明の効果】以上述べたようにこの発明によるＮＡＮ
Ｄ型マスクＲＯＭは、ＭＯＳトランジスタをＤ型にする
チャネルイオン注入を用いることなく、データ書込みが
金属配線によりなされ、このためチャネル不純物のしみ
出しによる素子分離能力の低下がなく、複雑な素子構造
も必要ない。またこの発明の方法によれば、データ書込
みに用いる金属配線の幅はチャネル幅と同程度でよく、
微細化のための難しい工程も必要なく、簡単な工程で高
集積化した高性能のＮＡＮＤ型マスクＲＯＭを得ること
ができる。またこの発明の方法では、イオン注入方式、
アクティブコーディング、コンタクトコーディング等の
他の方式に比べて最終工程に近いところでメモリの書込
みができるため、ＴＡＴ（ターンアラウンドタイム）が
短縮できる。更にまた、ＬＳＩ，ＡＳＩＣを製造する場
合に比べて工程数が増えないので、ＬＳＩに内蔵するメ
モリとして好適である。
Ｄ型マスクＲＯＭは、ＭＯＳトランジスタをＤ型にする
チャネルイオン注入を用いることなく、データ書込みが
金属配線によりなされ、このためチャネル不純物のしみ
出しによる素子分離能力の低下がなく、複雑な素子構造
も必要ない。またこの発明の方法によれば、データ書込
みに用いる金属配線の幅はチャネル幅と同程度でよく、
微細化のための難しい工程も必要なく、簡単な工程で高
集積化した高性能のＮＡＮＤ型マスクＲＯＭを得ること
ができる。またこの発明の方法では、イオン注入方式、
アクティブコーディング、コンタクトコーディング等の
他の方式に比べて最終工程に近いところでメモリの書込
みができるため、ＴＡＴ（ターンアラウンドタイム）が
短縮できる。更にまた、ＬＳＩ，ＡＳＩＣを製造する場
合に比べて工程数が増えないので、ＬＳＩに内蔵するメ
モリとして好適である。
【図１】 この発明の一実施例にかかるＮＡＮＤ型マス
クＲＯＭの要部等価回路を示す。
クＲＯＭの要部等価回路を示す。
【図２】 同実施例のメモリセル構造を示す。
【図３】 同実施例の製造工程を示す。
Ｍ11〜Ｍ18，Ｍ21〜Ｍ22…メモリＭＯＳトランジスタ、
ＳＧ11，ＳＧ12，ＳＧ21，ＳＧ22…セレクトゲートトラ
ンジスタ、１…ｐ型シリコン基板、２…ｎ型拡散層、３
…ゲート酸化膜、４…ゲート電極、５…シリコン窒化
膜、６…シリコン酸化膜、７…埋め込み金属膜、８…金
属配線、９…層間絶縁膜、１０…金属配線。
ＳＧ11，ＳＧ12，ＳＧ21，ＳＧ22…セレクトゲートトラ
ンジスタ、１…ｐ型シリコン基板、２…ｎ型拡散層、３
…ゲート酸化膜、４…ゲート電極、５…シリコン窒化
膜、６…シリコン酸化膜、７…埋め込み金属膜、８…金
属配線、９…層間絶縁膜、１０…金属配線。
Claims (2)
- 【請求項１】 複数のＭＯＳトランジスタが隣接するも
の同士でソース，ドレインを共有して直列接続されたＮ
ＡＮＤ型メモリセルを構成し、マスクプログラムにより
データを不揮発に記憶する半導体記憶装置において、 前記ＮＡＮＤ型メモリセルを構成する複数のＭＯＳトラ
ンジスタは、全てエンハンスメント型であり、且つ前記
ＮＡＮＤ型メモリセルを構成する複数のＭＯＳトランジ
スタのうち選択されたＭＯＳトランジスタのソース，ド
レイン間が導体配線により短絡されてデータ書込みがな
されていることを特徴とする半導体記憶装置。 - 【請求項２】 複数のＭＯＳトランジスタが隣接するも
の同士でソース，ドレインを共有して直列接続されたＮ
ＡＮＤ型メモリセルを構成し、マスクプログラムにより
データを不揮発に記憶する半導体記憶装置の製造方法で
あって、 半導体基板上にゲート電極の上部及び側部が絶縁膜で覆
われたエンハンスメント型の複数のＭＯＳトランジスタ
からなるＮＡＮＤ型メモリセルを形成する工程と、 前記ＮＡＮＤ型メモリセルを構成する複数のＭＯＳトラ
ンジスタのソース，ドレイン領域上に金属膜を埋め込み
形成する工程と、 前記ＮＡＮＤ型メモリセルを構成する複数のＭＯＳトラ
ンジスタのうち選択されたＭＯＳトランジスタのソー
ス，ドレイン領域に埋め込まれた金属膜間を短絡する導
体配線を形成するデータ書込み工程とを有することを特
徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18189394A JPH0831956A (ja) | 1994-07-11 | 1994-07-11 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18189394A JPH0831956A (ja) | 1994-07-11 | 1994-07-11 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0831956A true JPH0831956A (ja) | 1996-02-02 |
Family
ID=16108735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18189394A Pending JPH0831956A (ja) | 1994-07-11 | 1994-07-11 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831956A (ja) |
-
1994
- 1994-07-11 JP JP18189394A patent/JPH0831956A/ja active Pending
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