KR100453865B1 - 반도체 장치의 제조 방법 - Google Patents

Abstract

마스크 ROM을 구성하는 각 소자에의 정보 기입 시에, 출력 포트의 출력 형태를 전환하는 제조 기술을 확립한다.

반도체 기판(1) 상에 게이트 절연막(5)을 개재하여 게이트 전극(8)을 형성하는 공정과, 게이트 전극(8)에 인접하도록 소스·드레인 영역을 형성하는 공정과, 게이트 전극(8)을 피복하는 층간 절연막(14)을 개재하여 Al 배선(15)을 형성하는 공정과, Al 배선(15) 상에 형성한 포토레지스트(23)와 Al 배선(15)을 마스크로 하여 상기 기판 표층에 불순물 이온을 주입함으로써, 마스크 ROM을 구성하는 각 소자에 정보를 기입함과 함께, 출력 포트의 출력 형태를 전환하는 공정을 포함하는 것을 특징으로 한다.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 상세하게는, 마스크 ROM(Read Only Memory)을 구성하는 각 소자에의 정보 기입 시에, 출력 포트의 출력 형태를 전환하는 제조 기술에 관한 것이다.

마스크 ROM의 TAT(Turn Around Time)를 단축하기 위해서, Al 배선 형성 후에 정보 기입(프로그램 기입, ROM 기입이라고도 함)을 위한 이온 주입을 행하는 기술이 다양하게 알려져 있다. 이하, 도 6을 이용하여 종래의 제조 방법을 설명한다.

공정 1 : 도 6a에 도시한 바와 같이, P형의 반도체 기판(51) 상에 열 산화법 혹은 CVD법을 이용하여 실리콘 산화막으로 이루어지는 패드 산화막(52)을 두께 25㎚로 형성한다. 패드 산화막(52)은 반도체 기판(51)의 표면을 보호할 목적으로 형성된다.

다음에, 전체면에 내(耐)산화막인 실리콘 질화막(53)을 형성하고, 그 후, 실리콘 질화막(53)에, 소자 분리막(54)을 형성하기 위한, 지면에 수직인 방향으로 긴 띠 형상의 개구부(53a)를 형성한다.

공정 2 : 도 6b에 도시한 바와 같이, 실리콘 질화막(53)을 마스크로 한 LOCOS법을 이용하여 반도체 기판(51)을 산화하여, 소자 분리막(54)을 형성한다. 이 때, 반도체 기판(51)과 실리콘 질화막(53) 사이에 산화 영역이 침입하여 버즈 빅(54a)이 형성된다. 다음에, 실리콘 질화막(53) 및 패드 산화막(52)을 제거하고, 열 산화법을 이용하여 게이트 절연막(55)을 두께 14㎚ 내지 17㎚로 형성한다. 다음에, CVD법을 이용하여 폴리실리콘막을 두께 350㎚로 형성하고, 인을 도핑하여 N형의 도전막(56)을 형성한다.

공정 3 : 도 6c에 도시한 바와 같이, 소자 분리막(54)에 직교하는 방향으로 긴 띠 형상으로 도전막(56)을 에칭하여 워드선 게이트 전극(56a)을 구성한다(단, 에칭 영역은 지면에 평행한 면으로 이루어지기 때문에, 도시되어 있지 않음). 다음에, 게이트 전극(56a)을 마스크로 하여 붕소 등의 P형 불순물을 이온 주입하고, 소스 영역 및 드레인 영역을 형성한다(소스 영역, 드레인 영역은 지면에 수직인 방향의 게이트 전극 양 단부 아래에 형성되기 때문에, 도시되어 있지 않음).

이상과 같이, 매트릭스 형상으로 배열된 메모리 셀 트랜지스터가 형성된다. 다음에, 전체면에 실리콘 산화막으로 이루어지는 층간 절연막(57)을 두께 500㎚로 형성한다. 다음에, 비트선이 되는, 지면에 대하여 수직인 방향으로 긴 띠 형상의Al 배선(58)을 소자 분리막(54)의 상방에 형성한다. 여기까지는, 메모리 셀 트랜지스터에 어떠한 프로그램을 기입할지에 상관없이 제조할 수 있기 때문에, 웨이퍼를 비축해 둘 수 있다. 또한, 비축해 두는 경우에는, 전체면에 보호막으로서 실리콘 산화막(59)을 형성해 둔다.

공정 4 : 고객으로부터 의뢰를 받아, 기입해야 할 프로그램이 확정된 시점에서, 도 6d에 도시한 바와 같이, 마스크 ROM의 기입용 개구부(60a)를 갖는 포토레지스트(60)를 형성한다. 다음에, 개구부로부터 게이트 전극(56a) 바로 아래의 반도체 기판(51)에 붕소 등의 P형 불순물을 이온 주입함으로써, 소정의 메모리 셀 트랜지스터를 공핍화한다. 이에 따라, 이러한 메모리 셀 트랜지스터의 임계치 전압이 낮아져서 ROM 데이터가 기입된다.

여기서, 마스크 ROM의 전환 시에, 사용자별로 출력 포트의 출력 형태를 오픈 드레인 출력 혹은 인버터 출력 중 어느 하나로 전환할 필요가 있다.

이 때, 출력 포트의 출력 형태의 전환 공정으로서, P 채널형 MOS 트랜지스터를 공핍화하는 작업을 게이트 전극의 형성 전에 붕소 이온을 주입함으로써 행하고 있었다.

이와 같이 출력 포트의 출력 형태의 전환을 게이트 전극 형성 전의 이온 주입 공정에서 행하는 경우, 공정이 상당히 앞단계로 되기 때문에, ROM 데이터의 기입 공정을 후치화하는 장점이 없어진다.

또한, 출력 포트의 출력 형태를 전환하는 스위치를 형성할 때에 이용하는 포토레지스트막의 개구부는 ROM 기입용 개구부에 비하여 작고, 더구나 복수의 패드(32)에 대응하여, 각 스위치 형성용 개구부는 각각 인접하도록 형성되어 있다(도 4a 참조).

그러나, 이러한 ROM(29)이나 PD 스위치(30)가 기판(1)(칩) 상에 구성되는 영역은 칩 상의 어떤 한정된 영역에 지나지 않고(예를 들면, 도시한 설명은 생략하지만, ROM 형성 영역보다도 넓은 범위로 SRAM 형성 영역이나 논리부 형성 영역이 형성되어 있음), 그 때문에 ROM 기입용 개구부나 PD 스위치 형성용 개구부 이외의 비교적 넓은 영역에는 개구부가 없고, 포토레지스트막의 면적 비율이 커진다.

이와 같이 칩 상의 넓은 범위를 차지하는 개구부가 없는 포토레지스트막으로부터의 장력으로 개구부의 단면 형상이 거의 수직이 되지 않고 기울어져서, 개구부 상부에서의 개구경이 넓어진다.

그 때문에, 그러한 상태에서 층간 절연막의 에칭을 행하면, 그 경사가 반영된 채 에칭이 진행하고, ROM 기입 및 출력 포트의 출력 형태를 스위치 전환해야 할 트랜지스터 상에 층간 절연막이 남는 에칭 형상으로 되게 된다. 특히, 상술한 바와 같이 ROM 기입용 개구부에 비하여 작고, 더구나 복수의 패드(32)에 대응하여, 서로 이웃하는 개구부가 인접하도록 형성되는 각 스위치 형성용 개구부에서 그 영향이 커지는 경향이 있다.

따라서, 본래, ROM 기입 및 스위치 전환해야 할 트랜지스터의 채널 영역에 불순물이 충분히 주입되지 않고, 기입 불량이나 전환 불량이 발생하는 경우가 있다.

도 1a 내지 도 1c는 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 단면도.

도 2a 및 도 2b는 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 단면도.

도 3은 본 발명에 따른 출력 포트를 설명하기 위한 회로도.

도 4a 및 도 4b는 본 발명의 반도체 장치를 설명하기 위한 평면도.

도 5a 및 도 5b는 본 발명의 반도체 장치를 설명하기 위한 단면도.

도 6a 내지 도 6d는 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 반도체 기판

2 : 패드 산화막

3 : 실리콘 질화막

4 : 소자 분리막

5 : 게이트 절연막

6 : 도전막

7 : 실리사이드막

8 : 게이트 전극

23 : 보호막

24 : 포토레지스트

24a : 개구부

14, 19, 21 : 층간 절연막

33 : 오목부

15, 20, 22 : Al 배선

따라서, 상기 과제를 감안하여 본 발명의 반도체 장치의 제조 방법은, 반도체 기판 상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 공정과, 게이트 전극에 인접하도록 소스·드레인 영역을 형성하는 공정과, 게이트 전극을 피복하는 층간 절연막을 개재하여 금속 배선을 형성하는 공정과, 금속 배선 상에 형성한 포토레지스트와 금속 배선을 마스크로 하여 상기 기판 표층에 불순물 이온을 주입함으로써, 마스크 ROM을 구성하는 각 소자에 정보를 기입함와 함께, 출력 포트의 출력 형태를 전환하는 공정을 포함하고, 출력 포트의 출력 형태를 전환하는 공정은, 패드로의 출력 형태를 오픈 드레인 출력 혹은 인버터 출력으로 전환하는 것을 특징으로 한다.

또한, 출력 포트의 출력 형태를 전환하는 스위치 근방에 인접하도록 오목부가 형성된 포토레지스트막을 이용하여, 스위치 형성용 개구를 형성하는 것을 특징으로 한다.

<발명의 실시 형태>

이하, 본 발명의 반도체 장치의 제조 방법의 제1 실시 형태에 대하여 도면을 참조하면서 설명한다.

공정 1 : 도 1a에 도시한 바와 같이, 종래의 제조 공정의 공정 1과 마찬가지로 하여, 반도체 기판(1) 상에 패드 산화막(2)을 형성하고, 개구부를 갖는 실리콘 질화막(3)을 형성한다.

공정 2 : 도 1b에 도시한 바와 같이, 반도체 기판(1) 상에 형성된 실리콘 질화막(3)을 마스크로 하여 LOCOS법에 의해서 반도체 기판(1)을 산화하고, 소자 분리막(4)을 형성한다.

다음에, 패드 산화막(2) 및 실리콘 질화막(3)을 제거하고, 열 산화법을 이용하여 게이트 절연막(5)을 두께 14㎚ 내지 17㎚로 형성하고, CVD법을 이용하여 폴리실리콘막을 100㎚로 형성하고, 인을 도핑하여 N형의 도전막(6)을 형성한다.

계속해서, 텅스텐 등의 고융점 금속의 실리사이드막(7)을 150㎚로 형성한다. 실리사이드막(7)은 도전막(6)과 함께 게이트 전극이 되어, 게이트 전극의 전기 저항을 저감할 뿐만 아니라, 후술하는 바와 같이 게이트 전극을 보호하는 기능도 갖는다.

공정 3 : 도 1c에 도시한 바와 같이, 소자 분리막(4)과 직교하는 방향으로 긴 띠 형상으로, 도전막(6) 및 실리사이드막(7)을 에칭하여 워드선 게이트 전극(8)을 구성한다(단, 에칭 영역은 지면에 대하여 평행한 면에 이루어지기 때문에, 도시되어 있지 않음).

다음에, 게이트 전극(8)을 마스크로 하여 붕소 등의 P형 이온 주입을 행하고, 소스 영역 및 드레인 영역을 형성한다(소스 영역, 드레인 영역은 지면에 대하여 수직인 방향의 게이트 전극(8) 양 단부 밑에 형성되기 때문에 도시되어 있지 않음).

이상과 같이, 매트릭스 형상으로 배열된 메모리 셀 트랜지스터가 형성된다.

그리고, 전체면에 CVD법에 의해 실리콘 산화막(10), 실리콘 질화막(11), 폴리실리콘막(12), 및 실리콘 산화막(13)으로 이루어지는 제1 층간 절연막(14)을 600㎚로 형성한다. 여기서, 폴리실리콘막(12)은 후술하는 층간 절연막(14)을 에칭할때의 에칭 스토퍼가 된다.

공정 4 : 도 2a에 도시한 바와 같이, 층간 절연막(14) 상에 Al 막 등으로 이루어지는 금속막을 형성하고, 이 금속막을 패터닝하여 비트선이 되는 제1 Al 배선(15)을 형성한다. 또한, 이 때, Al 배선(15)의 단부(15a)(도 2b 참조)가 소자 분리막(4) 단부의 바로 윗쪽에 배치되도록 형성한다.

그리고, 전체면에 평탄화를 위해 실리콘 산화막(16), SOG막(17), 실리콘 산화막(18)의 3층막으로 이루어지는 제2 층간 절연막(19)을 600㎚로 형성하고, 이 층간 절연막(19) 상에 Al 막 등으로 이루어지는 금속막을 형성하고, 이 금속막을 패터닝하여 제2 Al 배선(20)을 형성한다.

공정 5 : 도 2b에 도시한 바와 같이, 제2 Al 배선(20)을 피복하도록 전체면에 600㎚의 제3 층간 절연막(21)을 형성하고, 이 층간 절연막(21) 상에 Al 막 등으로 이루어지는 금속막을 형성하고, 이 금속막을 패터닝하여 제3 Al 배선(22)을 형성한다.

여기까지는, 메모리 셀 트랜지스터에 어떠한 프로그램을 기입할지에 상관없이 제조할 수 있기 때문에, 웨이퍼를 비축해 둘 수 있다. 비축해 두는 경우, 금속 배선층의 보호와 부식 방지를 위해, 표면에 50㎚ 정도의 얇은 실리콘 산화막 등으로 보호막(23)을 형성해 둔다.

공정 6 : 고객으로부터 의뢰를 받아, 기입해야 할 프로그램이 확정된 시점에서, 도 2b에 도시한 바와 같이, 전체면에 포토레지스트(24)를 1000㎚ 정도로 형성하고, 노광, 현상하여 소정 메모리 셀의 상방의 영역에 개구부(24a)를 형성한다. 이 때, 개구부(24a)의 크기를 주입 영역보다도 크게 형성함으로써, Al 배선(15)의 단부(15a)를 노출시킨다. 다음에, 포토레지스트(24) 및 Al 배선(15)을 마스크로 하여, 층간 절연막(14)을 에칭한다. 에칭은 이방성 드라이 에칭이며, 게이트 전극 상면으로부터 100㎚만큼 층간 절연막(14)을 잔존시킨다.

또한, 개구부(21a)로부터 게이트 전극(8) 바로 아래의 반도체 기판(1)에 붕소 등의 P형 불순물을 이온 주입함으로써, 소정의 메모리 셀 트랜지스터를 공핍화한다. 상술한 바와 같이 Al 배선(15)의 단부는 소자 분리막(4)의 단부의 바로 윗쪽에 형성되기 때문에, 이것을 마스크로 이용함으로써, 보다 정밀도가 높은 이온 주입이 가능하다. 이에 따라, 이러한 메모리 셀 트랜지스터의 임계치 전압이 낮아져서 ROM 데이터가 기입된다.

이상의 공정을 거쳐, 원하는 프로그램이 기입된 마스크 ROM이 완성된다.

그리고, 본 발명의 특징은 마스크 ROM에의 ROM 데이터의 기입 공정과 동일 공정에서 출력 포트의 출력 형태의 전환을 행하는 것이다.

이하, 본 발명에 따른 출력 포트의 출력 형태의 전환 회로에 대하여 설명한다.

도 3에 도시한 바와 같이, 전원 전압 Vcc와 접지 전압 Vss 사이에 P 채널형 MOS 트랜지스터 Tr1, P 채널형 MOS 트랜지스터 Tr2 및 N 채널형 MOS 트랜지스터 Tr3이 직렬 접속되며, P 채널형 MOS 트랜지스터 Tr1과 P 채널형 MOS 트랜지스터 Tr2의 접속점으로부터 출력되는 신호는 NAND 회로(31)의 한쪽에 입력되고, 다른 쪽에는 L 레벨 혹은 H 레벨의 데이터가 입력된다. 또한, P 채널형 MOS 트랜지스터Tr1, P 채널형 MOS 트랜지스터 Tr2 및 N 채널형 MOS 트랜지스터 Tr3의 각 게이트는 전원 전압 Vcc에 접속된다.

또한, NAND 회로(31)의 출력은 전원 전압 Vcc와 접지 전압 Vss 사이에 직렬 접속된 P 채널형 MOS 트랜지스터 Tr4 및 N 채널형 MOS 트랜지스터 Tr5 중에서 P 채널형 MOS 트랜지스터 Tr4의 게이트에 입력된다.

또한, P 채널형 MOS 트랜지스터 Tr4와 N 채널형 MOS 트랜지스터 Tr5의 접속점은 패드(32)에 접속된다.

그리고, 본 실시 형태에서는 P 채널형 MOS 트랜지스터 Tr2에 붕소 이온을 주입함으로써, P 채널형 MOS 트랜지스터 Tr2를 공핍화한 전환 스위치(30)(이하, P 채널형 MOS 트랜지스터를, 공핍화한 스위치라는 의미로 PD 스위치(30)라고 부른다)를 구성한다.

이하, 이 경우의 출력 포트의 출력 형태에 대하여 설명한다.

상술한 바와 같이 P 채널형 MOS 트랜지스터 Tr2를 공핍화함으로써, NAND 회로(31)의 한쪽 입력이 L 레벨로 되기 때문에, 다른 쪽의 입력 데이터에 상관없이, NAND 회로(31)로부터는 H 레벨이 출력되어, P 채널형 MOS 트랜지스터 Tr4는 오프된다.

그 결과, 패드는 N 채널형 MOS 트랜지스터 Tr5의 드레인에 접속되어 이루어지는 오픈 드레인 출력이 된다.

또한, P 채널형 MOS 트랜지스터 Tr1을 공핍화한 경우의 출력 포트의 출력 형태에 대하여 설명한다.

이 경우에는, NAND 회로(31)의 한쪽 입력이 H 레벨로 되기 때문에, NAND 회로(31)의 다른 쪽에 입력되는 데이터에 의해 P 채널형 MOS 트랜지스터 Tr4는 온·오프 전환되기 때문에, 패드로부터의 출력 형태는 인버터 출력이 된다.

그리고, 본 발명에서는 마스크 ROM의 정보 기입 공정과 출력 포트의 출력 형태의 전환 공정을 동일 공정으로 행한다.

즉, 도 4a에 도시한 바와 같이 동일 기판(1) 상에 구성되는 ROM(29)과 패드(32)에 접속되고(접속부는 도시 생략), 패드(32)의 출력 형태를 임의로 선택 가능하게 하는 PD 스위치(30)를, 동일한 이온 주입 공정으로 형성한다. 그 때문에, 제조 공정수가 증대하지 않고, 더구나 본 실시 형태와 같이 TAT의 단축을 도모하기 위해서 Al 배선(15) 형성 후에 ROM 기입을 행하는, 소위 ROM의 후치화 공정에서, PD 스위치를 구성하기 때문에, 종래와 같이 게이트 전극 형성 전의 이온 주입 공정에 비하여 TAT의 단축화가 가능해지며, 더구나 본 공정은 ROM 기입용 마스크 변경만으로, 출력 포트의 출력 형태의 전환이 가능하게 된다.

도 5a는 PD 스위치(30)를 나타내는 평면도이고, 도 5b는 도 5a의 A-A 선 단면도이다. 또한, 도 5a는 PD 스위치 형성용 개구 영역을 나타내기 위한 편의적인 도면으로, 소자 분리막(4) 상이나 게이트 전극(8) 상에 형성되는 각 막의 도시는 생략한다.

이하, 본 발명의 제2 실시 형태에 대하여 설명한다.

여기서, 제2 실시 형태의 특징은 제1 실시 형태에서의 ROM 기입용 개구부 및 PD 스위치 형성용 개구부를 갖는 포토레지스트막(24)에, PD 스위치(30) 근방에 인접하도록 오목부(33)를 형성하여 이루어지는 포토레지스트막을 이용하여, ROM 기입용 개구 및 PD 스위치 형성용 개구 및 오목부(33)를 각각 형성하는 것이다(도 4b 참조).

이와 같이 제2 실시 형태에서는, PD 스위치 형성용 개구의 근방에 인접하도록 오목부(33)를 형성함으로써, 종래와 같은 칩 상의 넓은 범위를 차지하는 개구부가 없는 포토레지스트막으로부터의 장력으로 개구부의 단면 형상이 거의 수직이 되지 않고 기울게 되어, 출력 포트의 출력 형태를 스위치 전환해야 할 트랜지스터 상에 층간 절연막이 남는 에칭 형상이 되고, 스위치 전환해야 할 트랜지스터의 채널 영역으로의 불순물이 충분히 주입되지 않고, 전환 불량이 발생한다는 문제를 해결할 수 있다.

또한, 마찬가지로, ROM 기입용 개구의 형상도 안정되어, ROM 기입해야 할 트랜지스터의 채널 영역으로의 불순물이 충분히 주입되지 않고, 기입 불량이 발생한다는 문제도 해결할 수 있다.

또한, 오목부(33)의 하층에는 오목부(33)를 에칭 형성할 때의 에칭 스토퍼로 이루어지는 막을 형성해 둠으로써, 오목부(33)보다도 하층의 배선을 절단하지 않도록 할 수 있다. 예를 들면, 상층 배선과 동일 막으로 에칭 스토퍼막을 형성하여, 에칭 스토퍼막보다도 하층에 형성되는 하층 배선의 단선을 피할 수 있다.

또한, 본 발명의 기술 사상은 보다 다층의 금속 배선을 형성하는 경우에도 용이하게 적용 가능하다.

또한, 각 실시 형태의 공정 3에 있어서, 그 게이트 전극의 형성은, 폴리실리콘막 형성, 폴리실리콘막 패터닝, 실리사이드막의 폴리실리콘막 상에 선택적 형성으로 해도 된다.

또한, 각 실시 형태에서는 P형 반도체 기판을 이용하는 경우를 설명하였지만, N형 반도체 기판이라도 되며, 반도체 기판 상에 형성되는 웰 영역이라도 된다.

또한, 전술한 각 실시 형태에서, 임계치 전압을 낮게 하는 공핍화 이온 주입 방식에 대하여 설명하였지만, 임계치를 높게 하는 이온 주입을 행해도 프로그램의 기입이 가능하다.

또한, PD 스위치뿐만 아니라, N 채널형 MOS 트랜지스터를 공핍화하여 이루어지는 ND 스위치라도 된다.

또한, 본 발명의 적용 범위는 마스크 ROM에서의 프로그램 기입 방법이나 출력 포트의 출력 형태의 전환 방법 등에 한정되지 않고, 각종 제품에 적용할 수 있다.

본 발명에 따르면, 마스크 ROM의 정보 기입 공정과 출력 포트의 출력 형태의 전환 공정을 동일 공정으로 행함으로써, 제조 공정수가 증대하지 않고, 또한 TAT의 단축을 도모하기 위해 금속 배선 형성 후에 ROM 기입을 행하는, 소위 ROM의 후치화 공정에서, 출력 포트의 출력 형태의 전환 회로가 구성되기 때문에, 종래와 같이 게이트 전극 형성 전의 이온 주입 공정에 의해 출력 포트의 출력 형태가 전환하는 것에 비하여 TAT의 단축화가 가능해진다.

또한, ROM 기입용 마스크 변경만으로 출력 포트의 출력 형태의 전환이 가능해진다.

또한, 출력 포트의 출력 형태를 전환 가능하게 하는 스위치를 형성하기 위해서 층간 절연막에 개구를 형성하는 포토레지스트막에 대하여, 스위치 형성용 개구부의 근방에 인접하도록 오목부를 형성함으로써, 포토레지스트막의 개구부가 기울고, 개구 형상이 불안정해지고, 스위치 전환해야 할 트랜지스터로의 이온 주입이 불충분해지며, 전환 불량으로 된다는 종래의 과제를 해결할 수 있다.

Claims (3)

1. 반도체 장치의 제조 방법에 있어서,

   반도체 기판 상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 공정;

   상기 게이트 전극에 인접하도록 소스 ·드레인 영역을 형성하는 공정;

   상기 게이트 전극을 피복하는 층간 절연막을 개재하여 금속 배선을 형성하는 공정; 및

   상기 금속 배선 상에 형성된 포토레지스트막과 상기 금속 배선을 마스크로 하여 상기 기판 표층에 불순물 이온을 주입함으로써, 마스크 ROM을 구성하는 각 소자 중 원하는 소자에 정보를 기입함과 함께, 출력 포트의 출력 형태를 전환하는 스위치 회로를 구성하는 각 소자 중 원하는 소자에 불순물 이온을 주입함으로써, 상기 출력 포트의 출력 형태를 전환하는 공정

   을 포함하는 반도체 장치의 제조 방법.
2. 제1항에 있어서,

   상기 출력 포트는, 전원 전압과 접지 전압 사이에 제1 도전형 MOS 트랜지스터와 제2 도전형 MOS 트랜지스터를 포함하는 복수개의 MOS 트랜지스터가 직렬 접속되고, 상기 제1 도전형 MOS 트랜지스터끼리 직렬 접속된 접속점으로부터 출력된 출력이 NAND 회로의 한쪽 입력부에 입력되며, 다른쪽의 입력부에 원하는 데이터가 입력되어, 상기 NAND 회로의 출력이 전원 전압과 접지 전압 사이에 직렬로 접속된 제1 도전형 MOS 트랜지스터와 제2 도전형 MOS 트랜지스터 중 상기 제1 도전형 MOS 트랜지스터의 게이트에 입력되고, 상기 제1 도전형 MOS 트랜지스터와 제2 도전형 MOS 트랜지스터의 접속점이 패드에 접속되어 이루어지는 구성을 적어도 포함하고,

   상기 출력 포트의 출력 형태의 전환 공정은, 패드로의 출력을 오픈 드레인 출력 혹은 인버터 출력으로 전환하도록 상기 복수개의 MOS 트랜지스터 중 원하는 MOS 트랜지스터에 이온 주입하는 것을 포함하는 반도체 장치의 제조 방법.
3. 제1항 또는 제2항에 있어서,

   상기 출력 포트의 출력 형태를 전환 가능하게 하는 스위치 형성용 개구부의 근방에 인접하도록 오목부를 형성한 포토레지스트막을 사용하여, 스위치 형성 개구부를 형성하는 반도체 장치의 제조 방법.