CN1228851C - 半导体器件的制造方法 - Google Patents
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Abstract
本发明的课题是，确立在向构成掩模只读存储器的各元件进行信息写入时，切换输出端的输出状态的制造技术。其特征在于，包括：经栅极绝缘膜(5)在半导体衬底(1)上形成栅电极(8)的工序；与该栅电极(8)相邻接地形成源、漏区的工序；经覆盖上述栅电极(8)的层间绝缘膜(14)形成Al布线(15)的工序；以及通过以在上述Al布线(15)上形成的光致抗蚀剂(23)和该Al布线(15)作为掩模向上述衬底表层注入杂质离子，对构成掩模只读存储器的各元件写入信息，同时切换输出端的输出状态的工序。
Description
技术领域
本发明涉及半导体器件的制造方法，更详细地说，涉及在向构成掩模ROM(只读存储器)的各元件进行信息写入时，切换输出端的输出状态的制造技术。
背景技术
为了缩短掩模ROM的TAT(Turn Around Time：换向时间)，作为在Al布线形成后为了信息写入(也指程序写入、ROM写入)而进行离子注入的技术已知有多种。下面利用图6对现有的制造方法进行说明。
工序1：如图6A所示，利用热氧化法或CVD法在P型半导体衬底51上形成由氧化硅膜构成的、厚度为25nm的衬垫氧化膜52。形成衬垫氧化膜52的目的是保护半导体衬底51的表面。
接着在整个面上形成作为抗氧化膜的氮化硅膜53，然后在氮化硅膜53上形成用于形成元件隔离膜的、在与纸面的垂直方向呈长条状的开口部53a。
工序2：如图6B所示，以氮化硅膜53作为掩模利用LOCOS法对半导体衬底51进行氧化，形成元件隔离膜54。这时，氧化区域侵入半导体衬底51与氮化硅膜之间，形成鸟嘴54a。然后除去氮化硅膜53和衬垫氧化膜52，用热氧化法形成厚度为14nm至17nm的栅绝缘膜55。接着用CVD法形成厚度为350nm的多晶硅膜，并通过掺磷形成N型导电膜56。
工序3：如图6C所示，刻蚀导电膜56，形成在与元件隔离膜54正交的方向呈长条状的栅电极56a(不过因刻蚀区作成与纸面平行的面，故图中未示出)。然后以栅电极56a作为掩模，离子注入硼等P型杂质，形成源区和漏区(因源区和漏区在与纸面垂直的方向上的栅电极的两端部之下形成，故图中未示出)。
用以上方法形成了排列成矩阵状的存储单元晶体管。接着在整个面上形成由氧化硅膜构成的、厚度为500nm的层间绝缘膜57。而后在元件隔离膜54的上方形成作为位线的在与纸面垂直的方向呈长条状的Al布线58。至此，由于能够与向存储单元晶体管写入怎样的程序无关地制造，所以可以进行晶片储藏。另外，进行储藏时要在整个面上形成氧化硅膜59作为保护膜。
工序4：在接受客户的委托，确定应写入的程序时，如图6D所示，形成具有掩模ROM写入用的开口部60a的光致抗蚀剂60。然后借助于从开口部向栅电极56a正下方的半导体衬底51离子注入硼等P型杂质，使指定的存储单元晶体管成为耗尽型。据此，这种存储单元晶体管的阈值电压变低，ROM数据被写入。
这里，在掩模ROM进行切换时，必须针对每个用户将输出端的输出状态切换为开漏输出或倒相器输出中的某一个。
这时，通过在栅电极形成前注入硼离子，进行作为上述输出端输出状态的切换工序的使P沟道型MOS晶体管成为耗尽型的作业。
这样，通过栅电极形成前的离子注入工序切换输出端的输出状态时，由于该工序为相当靠前阶段，所以不存在将上述ROM数据写入工序置之于后的优点。
进而，对应于在形成切换上述输出端的输出状态的开关时使用的光致抗蚀剂膜的开口部比ROM写入用的开口部为小，而且有多个衰减器32，各开关形成用开口部以分别相邻的方式形成(参照图4A)。
但是，在衬底1(芯片)上这些ROM29或PD开关30构成的区域不越过芯片上的某些被限制的区域(例如，虽然图示的说明从略，在比ROM形成区更广阔的范围内，形成SRAM形成区或逻辑部形成区)，因此在上述ROM写入用开口部或PD开关形成用开口部以外的比较广阔的区域无开口部，故光致抗蚀剂膜的面积比例增大。
这样，因光致抗蚀剂没有占据芯片上较大范围的开口部，在来自该光致抗蚀剂膜的张力作用下，开口部的剖面的形状基本不垂直而倾斜，在开口部的上部其口径变宽。
因此，在保持这样的状态下进行上述层间绝缘膜的刻蚀时，刻蚀在反映该倾斜的状态下进行，即形成在必须对ROM写入和输出端的输出状态进行开关切换的晶体管上残留层间绝缘膜的刻蚀形状。特别是如上所述，对应于比ROM写入用的开口部小、且有多个的衰减器32，在以相邻的开口部相邻接的方式形成的各开关形成用开口部，存在其影响增大的倾向。
因此，存在对本来必须进行ROM写入和开关切换的晶体管的沟道区杂质注入不充分，而产生写入不良或切换不良的问题。
发明内容
因此，鉴于上述课题，本发明的掩模只读存储器的制造方法的特征是：
包括：经栅绝缘膜在半导体衬底上形成栅电极的工序；与该栅电极相邻接地形成源、漏区的工序；经覆盖上述栅电极的层间绝缘膜形成金属布线的工序；以及通过以在上述金属布线上形成的光致抗蚀剂和该金属布线作为掩模向上述衬底表层注入杂质离子，对构成掩模只读存储器的各元件写入信息的同时，切换输出端的输出状态的工序。
切换上述输出端的输出状态的工序是通过对所希望的晶体管注入离子，形成开关的工序，上述开关是将向衰减器的输出切换为开漏输出或倒相输出的开关。
另外，其特征还有：通过对所希望的晶体管注入离子，为使能够切换上述输出端的输出状态，使用以与开关形成用开口部的形成位置附近相邻的方式形成有凹部的光致抗蚀剂膜，来形成上述层间绝缘膜上的上述开关形成用开口部。
附图说明
图1是用于说明本发明的半导体器件制造方法的剖面图。
图2是用于说明本发明的半导体器件制造方法的剖面图。
图3是用于说明与本发明有关的输出端的电路图。
图4是用于说明本发明的半导体器件的平面图。
图5是用于说明本发明的半导体器件的剖面图。
图6是用于说明现有的半导体器件的制造方法的剖面图。
具体实施方式
下面参照附图对本发明的半导体器件制造方法的第1实施例进行说明。
工序1：如图1A所示，与现有的制造工序的工序1相同，在半导体衬底1上形成衬垫氧化膜2，以及形成有开口部的氮化硅膜3。
工序2：如图1B所示，以在半导体衬底1上形成的氮化硅膜3作为掩模，用LOCOS法对半导体衬底1进行氧化，形成元件隔离膜4。
然后除去衬垫氧化膜2和氮化硅膜3，用热氧化法形成厚度为14nm至17nm的栅极绝缘膜5，用CVD法形成100nm厚的多晶硅膜，并通过掺磷形成N型导电膜6。
接着，形成150nm厚的钨等高熔点金属的硅化物膜7。硅化物膜7与导电膜6一起构成栅电极，这不仅降低了栅电极的电阻，而且如后所述，还起保护栅电极的作用。
工序3：如图1C所示，刻蚀导电膜6和硅化物膜7，形成在与上述元件隔离膜4正交的方向呈长条状的栅电极8(不过因刻蚀区作成与纸面平行的面，故图中未示出)。
然后以栅电极8作为掩模进行硼等的P型离子注入，形成源区和漏区(因源区、漏区在与纸面垂直的方向上的栅电极8的两端部之下形成，故图中未示出)。
通过以上方法形成了排列成矩阵状的存储单元晶体管。
然后，用CVD法在整个面上形成由氧化硅膜10、氮化硅膜11、多晶硅膜12、甚至氧化硅膜13构成的、600nm厚的第1层间绝缘膜14。这里，上述多晶硅膜12构成了在后述的刻蚀层间绝缘膜14时的刻蚀制止层。
工序4：如图2A所示，在上述层间绝缘膜14上形成由Al膜等构成的金属膜，并将该金属膜制成图形，形成作为位线的第1Al布线15。另外，这时以Al布线15的端部15a(参照图2B)配置在元件隔离膜4的端部的正上方的方式形成。
然后，在整个面上形成由平坦化用的氧化硅膜16、SOG膜17、氧化硅膜18等3层膜构成的、600nm厚的第2层间绝缘膜19，再在该层间绝缘膜19上形成由Al膜等构成的金属膜，并将该金属膜制成图形，形成第2Al布线20。
工序5；如图2B所示，以覆盖上述第2Al布线20的方式在整个面上形成600nm厚的第3层间绝缘膜21，再在该层间绝缘膜21上形成由Al膜等构成的金属膜，并将该金属膜制成图形，形成第3Al布线22。
至此，由于能够与向存储单元晶体管写入怎样的程序无关地制造，所以可以进行晶片储藏。进行储藏时，为保护金属布线层和防止其被腐蚀，要在表面上形成由大约50nm厚的薄氧化硅膜等构成的保护膜23。
工序6：在接受客户的委托，确定应写入的程序时，如图2B所示，在整个面上形成约1000nm厚的光致抗蚀剂24，再经曝光、显影，在指定的存储单元的上方的区域设置开口部24a。这时，通过将开口部24a的尺寸形成得比注入区域大，使Al布线15的端部15a露出。然后，以光致抗蚀剂24和Al布线15作为掩模，刻蚀层间绝缘膜14。刻蚀为各向异性的干法刻蚀，使在栅电极的上表面只保留100nm厚的层间绝缘膜14。
进而，借助于从开口部21a向栅电极8正下方的半导体衬底1离子注入硼等P型杂质，使指定的存储单元晶体管成为耗尽型。如上所述，由于Al布线15的端部在元件隔离膜4的端部的正上方形成，所以通过用它作为掩模可以进行更高精度的离子注入。据此，这种存储单元晶体管的阈值电压变低，ROM数据被写入。
经以上工序，就制成写入了所希望程序的掩模ROM。
于是，本发明的特征为，在与向上述掩模ROM写入ROM数据的工序相同的工序中进行输出端输出状态的切换。
下面对本发明的输出端输出状态的切换电路进行说明。
如图3所示，P沟道型MOS晶体管Tr1、P沟道型MOS晶体管Tr2和N沟道型MOS晶体管Tr3串联连接在电源电压Vcc和接地电压Vss之间，从上述P沟道型MOS晶体管Tr1和P沟道型MOS晶体管Tr2的连接点输出的信号被输入至NAND(与非)电路31的一端，L电平或H电平的数据被输入至另一端。还有，上述P沟道型MOS晶体管Tr1、P沟道型MOS晶体管Tr2和N沟道型MOS晶体管Tr3的各栅极与电源电压Vce相连接。
另外，上述NAND电路31的输出(信号)被输入到串联连接在电源电压Vcc和接地电压Vss之间的P沟道型MOS晶体管Tr4和N沟道型MOS晶体管Tr5之中的上述P沟道型MOS晶体管Tr4的栅极。
进而，P沟道型MOS晶体管Tr4和N沟道型MOS晶体管Tr5的连接点与衰减器32相连接。
于是，在本实施例中，通过向上述P沟道型MOS晶体管Tr2注入硼离子，构成了将该P沟道型MOS晶体管Tr2变成耗尽型的切换开关30(以下对将P沟道型MOS晶体管变成耗尽型的开关称作PD开关30)。
下面对这种场合的输出端的输出状态进行说明。
如上所述，由于通过将P沟道型MOS晶体管Tr2变成耗尽型，NAND电路31的一个输入端为L电平，所以无论另一端为怎样的输入数据，都是H电平从该NAND电路31输出，P沟道型MOS晶体管Tr4关断。
其结果形成了因衰减器与N沟道型MOS晶体管Tr5的漏极连接而形成的开漏输出。
另外，对将P沟道型MOS晶体管Tr1变成耗尽型的场合的输出端的输出状态进行说明。
在这种场合，由于上述NAND电路31的一个输入端为H电平，所以上述P沟道型MOS晶体管Tr4根据向该NAND电路31的另一端输入的数据而进行导通与关断切换，因此衰减器的输出状态为倒相器输出。
然后，在本发明中用同一工序进行掩模ROM的信息写入工序和输出端的输出状态切换工序。
即，如图4A所示，在同一离子注入工序中形成在同一衬底1上构成的ROM29以及与衰减器32相连接的(其连接部在图中被省略)、可以任意选择该衰减器32的输出状态的PD开关30。因此，由于采用制造工序数不增加、而且如本实施例这样为求得TAT的缩短在Al布线15形成后进行ROM写入的所谓ROM后置化工艺中构成PD开关，所以与现有那样的栅电极形成前的离子注入工序相比，可缩短TAT，而且本工序只需变换ROM写入用的掩模，就能够进行输出端输出状态的切换。
图5A是示出上述PD开关30的平面图，图5B是图5A的A-A线剖面图。另外，图5A是为了便于示出PD开关形成用开口区的图，所以图中省略了在元件隔离膜4上和栅电极8上形成的各种膜的图示。
下面对本发明的第2实施例进行说明。
这里，第2实施例的特征是：使用在第1实施例中的具有ROM写入用开口部和PD开关形成用开口部的光致抗蚀剂膜24上与该PD开关30的附近相邻接地形成了凹部33而构成的光致抗蚀剂膜，分别形成ROM写入用开口、PD开关形成用开口和凹部33(参照图4B)。
这样，在第2实施例中，通过与PD开关形成用开口的附近相邻接地形成了凹部33，可以解决现有那样的因光致抗蚀剂没有占据芯片上较大范围的开口部，在来自该光致抗蚀剂膜的张力作用下，开口部的剖面的形状基本不垂直而倾斜，形成在必须对输出端的输出状态进行开关切换的晶体管上残留层间绝缘膜的刻蚀形状，对必须进行开关切换的晶体管的沟道区杂质注入不充分，而产生切换不良的问题。
另外，同样地，上述ROM写入用开口的形状稳定，故还可以解决由于对必须进行ROM写入的晶体管的沟道区杂质注入不充分，而产生写入不良的问题。
还有，通过在上述凹部33的下层形成构成用刻蚀法形成该凹部33时的刻蚀制止层的膜，可以不切断比该凹部33更下层的布线。例如，可以用与上层布线相同的膜形成刻蚀制止层膜，以避免在该刻蚀制止层膜的更下层形成的下层布线的断线。
还有，本发明的技术思想也可以容易地应用于形成更多层的金属布线的场合。
另外，在上述各实施例的工序3中，其栅电极的形成，也可以是多晶硅膜形成、多晶硅膜构图、硅化物膜在多晶硅膜上的选择性形成。
还有，在上述各实施例中，对使用P型半导体衬底的情形进行了说明，但用N型半导体衬底也可以，用在半导体衬底上形成的阱区也可以。
另外，在上述各实施例中，对降低阈值电压的耗尽化离子注入方式进行了说明，但是进行提高阈值的离子注入也能够进行程序写入。
进而，不限于PD开关，也可以是将N沟道型MOS晶体管变成耗尽型而形成的ND开关。
另外，本发明的适用范围不限于掩模ROM的程序写入方法、输出端的输出状态的切换方法等，可以适用于各种产品。
根据本发明，由于通过以同一工序进行掩模ROM的信息写入工序和输出端输出状态的切换工序，采用制造工序数不增加、而且为求得TAT的缩短在金属布线形成后进行ROM写入的所谓ROM后置化工艺中构成上述输出端的输出状态的切换电路，所以如现有那样用栅电极形成前的离子注入工序切换输出端的输出状态相比，可使TAT缩短。
另外，只通过变换ROM写入用的掩模，就能够进行输出端的输出状态的切换。
进而，通过对为形成可切换输出端的输出状态的开关而在层间绝缘膜上形成开口的光致抗蚀剂膜，与开关形成用开口部的附近相邻接地形成了凹部，可以解决因光致抗蚀剂膜的开口部倾斜、开口形状变得不稳定致使对必须进行开关切换的晶体管的离子注入不充分，造成切换不良的现有的课题。
Claims (3)
1.一种掩模只读存储器的制造方法，其特征在于，包括：
经栅绝缘膜在半导体衬底上形成栅电极的工序；
与该栅电极相邻接地形成源、漏区的工序；
经覆盖上述栅电极的层间绝缘膜形成金属布线的工序；以及
通过以在上述金属布线上形成的光致抗蚀剂和该金属布线作为掩模向上述衬底表层注入杂质离子，对构成掩模只读存储器的各元件写入信息的同时，切换输出端的输出状态的工序。
2.如权利要求1所述的掩模只读存储器的制造方法，其特征在于：
切换上述输出端的输出状态的工序是通过对所希望的晶体管注入离子，来形成开关的工序，上述开关是将向衰减器的输出切换为开漏输出或倒相输出的开关。
3.如权利要求1所述的掩模只读存储器的制造方法，其特征在于：
通过对所希望的晶体管注入离子，为使能够切换上述输出端的输出状态，使用以与开关形成用开口部的形成位置附近相邻的方式形成有凹部的光致抗蚀剂膜，来形成上述层间绝缘膜上的上述开关形成用开口部。
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| KR0140691B1 (ko) * | 1992-08-20 | 1998-06-01 | 문정환 | 반도체 장치의 마스크롬 제조방법 |
| KR970007831B1 (ko) * | 1993-12-21 | 1997-05-17 | 현대전자산업 주식회사 | 금속선과 콘택 플러그의 동시 형성방법 |
| JPH07249696A (ja) * | 1994-03-10 | 1995-09-26 | Toshiba Corp | 半導体記憶装置及びその書き込み方法 |
| US5378649A (en) * | 1994-04-08 | 1995-01-03 | United Microelectronics Corporation | Process for producing non-volatile memory devices having closely spaced buried bit lines and non-overlapping code implant areas |
| US5429967A (en) * | 1994-04-08 | 1995-07-04 | United Microelectronics Corporation | Process for producing a very high density mask ROM |
| JPH0837164A (ja) * | 1994-07-21 | 1996-02-06 | Nec Corp | 半導体装置の製造方法 |
| US5512507A (en) * | 1994-09-14 | 1996-04-30 | United Microelectronics Corporation | Process for post metal coding of a ROM, by gate etch |
| US5514610A (en) * | 1995-03-17 | 1996-05-07 | Taiwan Semiconductor Manufacturing Company | Method of making an optimized code ion implantation procedure for read only memory devices |
| JP3193845B2 (ja) * | 1995-05-24 | 2001-07-30 | シャープ株式会社 | 半導体装置及びその製造方法 |
| US6054353A (en) * | 1996-03-22 | 2000-04-25 | United Microelectronics Corporation | Short turn around time mask ROM process |
| TW400626B (en) * | 1997-01-10 | 2000-08-01 | United Microelectronics Corp | The read-only memory(ROM) structure and the manufactureing method thereof |
| TW313706B (en) * | 1997-01-10 | 1997-08-21 | United Microelectronics Corp | Read only memory structure and manufacturing method thereof |
| JPH11111938A (ja) * | 1997-09-30 | 1999-04-23 | Nec Corp | 半導体装置 |
| TW420863B (en) * | 1998-06-08 | 2001-02-01 | Winbond Electronics Corp | Method for Improving accuracy of channel threshold voltage |
| US6146949A (en) * | 1998-06-25 | 2000-11-14 | Acer Semiconductor Manufacturing Inc. | Method of manufacturing mask ROM devices with self-aligned coding implant |
| JP3389112B2 (ja) * | 1998-09-09 | 2003-03-24 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| US6184095B1 (en) * | 1999-02-09 | 2001-02-06 | Windbond Electronics Corp. | Method for fabricating mask ROM via medium current implanter |
| JP2000277631A (ja) | 1999-03-25 | 2000-10-06 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP2001053170A (ja) * | 1999-08-06 | 2001-02-23 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| KR20010018728A (ko) * | 1999-08-21 | 2001-03-15 | 김영환 | 마스크 롬의 제조 방법 |
| KR100360398B1 (ko) * | 2000-02-24 | 2002-11-13 | 삼성전자 주식회사 | 노어형 마스크 롬 소자의 셀 어레이 영역 및 그 제조방법 |
| US6630721B1 (en) * | 2000-05-16 | 2003-10-07 | Advanced Micro Devices, Inc. | Polysilicon sidewall with silicide formation to produce high performance MOSFETS |
| US6542396B1 (en) * | 2000-09-29 | 2003-04-01 | Artisan Components, Inc. | Method and apparatus for a dense metal programmable ROM |
| US6569705B2 (en) * | 2000-12-21 | 2003-05-27 | Intel Corporation | Metal structure for a phase-change memory device |
| TW517391B (en) * | 2001-03-08 | 2003-01-11 | Sanyo Electric Co | Method for manufacturing semiconductor device |
| TW531893B (en) * | 2001-03-13 | 2003-05-11 | Sanyo Electric Co | Semiconductor device and manufacture method therefor |
| US6468869B1 (en) * | 2001-05-11 | 2002-10-22 | Macronix International Co., Ltd. | Method of fabricating mask read only memory |
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