KR100799860B1 - 플래쉬 메모리 소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자 및 그의 제조방법에 관한 것으로, 기판상에 터널 산화막과 플로팅 게이트용 제 1도전막 및 하드마스크막을 적층한 후, 적층된 반도체 기판의 소자분리영역에 트렌치를 형성하고, 트렌치내에 소자분리막을 형성하고, 하드마스크막을 제거한 다음, 전면에 플로팅 게이트용 제 2 도전막을 형성하고, 상기 제 1 도전막과 이에 인접한 소자분리막의 가장자리와 중첩되도록 상기 제 2 도전막을 패터닝하고 상기 제 2 도전막을 식각 마스크로 하여 노출되는 소자분리막을 식각한 후, 식각된 제 2 도전막과 소자분리막의 측면에 폴리실리콘 측벽을 형성한다. 폴리실리콘 측벽이 이후에 형성되는 컨트롤 게이트와 터널 산화막 사이에서 버퍼(buffer) 역할을 하여 프로그램 동작시 컨트롤 게이트에 인가되는 고전압이 터널 산화막에 직접적인 영향을 주지 않으므로 E/W 사이클링 인듀어런스(Erase/Write cycling endurance) 특성을 향상시킬 수 있다.
EFH(Effective Field Height), E/W 사이클링 인듀어런스 특성
Description
도 1a 내지 도 1f는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 11 : 터널 산화막
12 : 플로팅 게이트용 제 1 도전막 15 : 소자분리막
16 : 플로팅 게이트용 제 2 도전막 17 : 폴리실리콘 측벽
18 : 플로팅 게이트 라인 19 : 게이트 유전막
20 : 컨트롤 게이트용 도전막
본 발명은 플래쉬 메모리 소자 및 그의 제조방법에 관한 것으로, 특히 E/W 사이클링 인듀어런스(Erase/Write cycling endurance) 특성을 개선하기 위한 플래 쉬 메모리 소자 및 그의 제조방법에 관한 것이다.
반도체 메모리 장치는 DRAM 및 SRAM과 같이 시간이 지남에 따라서 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입, 출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 입, 출력이 느린 ROM 제품으로 크게 구분할 수 있다.
이러한 ROM 제품 중에서 전기적으로 데이터의 입, 출력이 가능한 플래쉬 메모리(flash memory) 소자에 대한 수요가 늘고 있다. 플래쉬 메모리 소자는 회로 보드(board)로부터 제거하지 않으면서도 고속으로 전기적 소거가 가능한 소자로서, 메모리 셀 구조가 간단하여 단위 메모리 당 제조 원가가 싸고 데이터를 보전하기 위한 리프레쉬(refresh) 기능이 불필요하다는 장점이 있다.
플래쉬 메모리의 셀 구조는 크게 노아(NOR)형과 낸드(NAND)형으로 분류되는데, 노아형은 2셀 당 1개의 콘택이 필요하며 고집적화에 불리하지만 셀 전류가 커서 고속화에 유리하다는 정점을 가지며, 낸드형은 셀 전류가 적어 고속화에 불리하지만 다수의 셀이 하나의 콘택을 공유하여 고집적화에 유리하다는 장점을 갖는다. 따라서, 낸드 플래쉬 메모리 소자는 최근 MP3, 디지털 카메라 및 보조 기억 장지 등에 사용되는 등 차세대 메모리 소자로 각광받고 있다.
낸드 플래쉬 소자는 단위 스트링을 기본 단위로 동작하며, 단위 스트링은 스트링(string)을 선택하기 위한 드레인 선택 트랜지스터(Drain Selective Transistor : DST)와 그라운드를 선택하기 위한 소오스 선택 트랜지스터(Source Selective Transistor : SST) 사이에 터널 산화막과 플로팅 게이트(floating gate) 와 게이트간 유전막과 컨트롤 게이트(control gate)가 적층된 구조의 게이트를 갖는 다수개의 메모리 셀 트랜지스터들이 직렬로 연결되어 구성된다.
이와 같이 구성되는 낸드 플래쉬 메모리 소자의 프로그램 동작은 채널 핫 전자 주입(channel hot electron injection) 방식으로 플로팅 게이트에 전자를 주입하여 이루어지며, 통상적으로 소거 동작은 FN(Fowler Nordheim) 터널링의 메커니즘에 의해 플로팅 게이트에 주입된 전자를 빼냄으로써 이루어진다.
프로그램 스피드(program speed)는 플래쉬 메모리 소자의 동작 속도 향상에 중요한 영향을 주는 요소로, 컨트롤 게이트에 인가한 바이어스의 몇 %가 플로팅 게이트에 걸리는가를 나타내는 지표인 커플링비(coupling ratio)에 의해 크게 영향을 받는데, 이 커플링비는 컨트롤 게이트와 플로팅 게이트간 커패시턴스에 비례하여 증가하는 경향을 갖는다.
따라서, 프로그램 스피드를 증가시키기 위해서는 컨트롤 게이트와 플로팅 게이트간 오버랩 면적을 증가시켜야 한다.
플로팅 게이트간 오버랩 면적을 증가시키기 위해서는 소자분리막의 EFH(Effective Field Height)를 낮추어야 하나, 소자분리막의 EFH가 낮아지면 컨트롤 게이트와 터널 산화막간 거리가 짧아져 컨트롤 게이트에 인가되는 고전압이 터널 산화막에 직접적인 영향을 주게 된다.
그 결과, 셀의 문턱전압이 과도하게 상승하여 오버 프로그램 페일(over program fail) 현상이 발생되며, 프로그램 및 소거를 반복함에 따라서 셀 특성이 급격히 저하되는 문제(E/W 사이클링 인듀어런스 특성 저하 문제)가 발생되게 된다.
E/W 사이클링 인듀어런스 특성 저하는 소자 사이즈가 작은 고집적 소자일수록 MLC(Multi Level Cell)과 같이 셀 분포 마진이 좁을수록 더욱 심각하여 공정 마진 및 신뢰성을 크게 떨어뜨린다.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 컨트롤 게이트에 인가되는 고전압이 터널 산화막에 직접적인 영향을 주지 않도록 하여 터널 산화막의 열화를 방지하여 E/W 사이클링 인듀어런스 특성을 향상시킬 수 있는 플래쉬 메모리 소자 및 그의 제조방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 E/W 사이클링 인듀어런스 특성을 향상시키어 고집적 소자 및 멀티 레벨 셀을 보다 용이하게 제조할 수 있도록 하는데 있다.
본 발명에 따른 플래쉬 메모리 소자의 제조방법은 기판상에 터널 산화막 및 플로팅 게이트용 제 1 도전막과 하드마스크막을 형성하는 단계와, 상기 기판의 소자분리영역에 소자분리막을 형성하는 단계와, 상기 하드마스크막을 제거하고 상기 플로팅 게이트용 제 1 도전막 및 상기 소자분리막 상부에 플로팅 게이트용 제 2 도전막을 형성하는 단계와, 상기 플로팅 게이트용 제 1 도전막과 이에 인접한 소자분리막의 가장자리와 중첩되도록 상기 플로팅 게이트용 제 2 도전막을 패터닝하는 단계와, 상기 패터닝된 플로팅 게이트용 제 2 도전막 및 상기 소자분리막의 측면에 폴리실리콘 측벽을 형성하는 단계; 및 상기 플로팅 게이트용 제2 도전막, 상기 폴리실리콘 측벽 및 상기 소자분리막 상에 게이트 유전막과 컨트롤 게이트용 도전막을 차례로 형성하는 단계를 포함한다.
여기서, 상기 패터닝된 플로팅 게이트용 제 2 도전막을 식각마스크로 이용하여 상기 소자분리막을 더 식각하는 단계를 더 포함할 수 있다.
또한, 본 발명에 따른 플래쉬 메모리 소자는 액티브 영역과 소자분리영역이 정의된 반도체 기판, 상기 반도체 기판상의 상기 액티브 영역에 형성된 터널 산화막 및 플로팅 게이트용 제 1 도전막, 상기 소자분리영역에 형성된 소자분리막, 상기 플로팅 게이트용 제 1 도전막 및 상기 소자분리막의 가장자리와 중첩되어 형성된 플로팅 게이트용 제 2 도전막, 상기 플로팅 게이트용 제 2 도전막 및 상기 소자분리막 측면에 형성된 폴리실리콘 측벽, 상기 플로팅 게이트용 제 2 도전막, 상기 폴리실리콘 측벽 및 상기 소자분리막 상에 형성된 게이트 유전막 및 컨트롤 게이트용 도전막을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도이다.
먼저, 도 1a에 도시하는 바와 같이 반도체 기판(10)상에 터널 산화막(11)과 플로팅 게이트용 제 1 도전막(12)과 하드마스크막(13)을 차례로 형성하고, 사진 식각 공정으로 상기 하드마스크막(13)과 제 1 도전막(12)과 터널 산화막(11) 및 반도 체 기판(10)의 일부를 식각하여 트렌치(14)를 형성한다.
여기서, 플로팅 게이트용 제 1 도전막(12)은 폴리실리콘을 이용하여 형성함이 바람직하며, 하드마스크막(13)은 질화막을 이용하여 형성함이 바람직하다.
이어, 도 1b에 도시하는 바와 같이 트렌치(14)를 포함한 전면에 절연막을 증착하고 상기 하드마스크막(13)이 노출되도록 절연막을 평탄화하여 소자분리막(15)을 형성한다.
여기서, 트렌치(14)를 매립하는 절연막은 HDP(High Density Plasma) 산화막을 이용하여 형성함이 바람직하며, 평탄화 공정은 CMP(Chemical Mechanical Polishing)를 이용하여 수행함이 바람직하다.
그런 다음, 도 1c에 도시하는 바와 같이 하드마스크막(13)을 제거하여 소자분리막(15)이 플로팅 게이트용 제 1 도전막(12)보다 돌출되도록 한다. 이어서, 플로팅 게이트용 제1 도전막(12) 및 소자분리막(15) 상부에 플로팅 게이트용 제 2 도전막(16)을 형성한다. 여기서, 플로팅 게이트용 제 2 도전막(16)은 폴리실리콘을 이용하여 형성함이 바람직하다.
그리고, 도 1d에 도시하는 바와 같이 상기 플로팅 게이트용 제 2 도전막(16)이 플로팅 게이트용 제 1 도전막(12)과 이에 인접한 소자분리막(15)의 가장자리와 중첩되어 형성되도록 상기 플로팅 게이트용 제 2 도전막(16)을 패터닝한다. 다음에, 패터닝된 플로팅 게이트용 제 2 도전막(16)을 식각마스크로 하여 소자분리막(15)을 식각하여 소자분리막(15)의 EFH를 낮춘다.
이때, 식각된 소자분리막(15)의 저면이 상기 플로팅 게이트용 제 1 도전막(12)의 표면보다 낮아지도록 소자분리막(15)의 식각 깊이를 컨트롤해야 한다.
그런 다음, 도 1e에 도시하는 바와 같이 패터닝된 플로팅 게이트용 제 2 도전막(16) 및 소자분리막(15) 상에 폴리실리콘막을 증착하고 전면 식각 또는 에치백(etch back)하여 플로팅 게이트용 제 2 도전막(16)과 소자분리막(15)의 식각된 측면에 폴리실리콘 측벽(17)을 형성한다.
이로써, 상기 플로팅 게이트용 제 1, 제 2 도전막(12)(16)과 폴리실리콘 측벽(17)으로 이루어진 플로팅 게이트 라인(18)을 형성한다.
이어서, 도 1f에 도시하는 바와 같이 플로팅 게이트용 제2 도전막(16), 폴리실리콘 측벽(17) 및 소자분리막(15) 상에 게이트 유전막(19)과 컨트롤 게이트용 도전막(20)을 차례로 형성한다. 여기서, 게이트 유전막(19)은 ONO(Oxide Nitride Oxide) 구조의 적층막을 형성함이 바람직하며, 컨트롤 게이트용 도전막(20)은 폴리실리콘 혹은 금속실리사이드, 금속의 단일막 혹은 적층막을 이용하여 형성할 수 있다.
이후, 도시하지는 않았지만 상기 컨트롤 게이트용 도전막(20)과 게이트 유전막(19)과 플로팅 게이트 라인(18)을 차례로 식각하여 터널 산화막(11)상에 적층된 플로팅 게이트, 게이트 유전막 및 컨트롤 게이트로 이루어진 게이트를 형성한다.
이상으로 본 발명의 실시예에 따른 플래쉬 메모리 소자를 완성한다.
이와 같이 플래쉬 메모리 소자를 제조하면, 컨트롤 게이트와 터널 산화막(11)사이에 폴리실리콘 측벽(17)이 위치하게 되므로 컨트롤 게이트에 인가되는 고전압이 터널 산화막(11)에 직접적인 영향을 주지 않게 된다. 한편, 상기 폴리실리콘 측벽(17)은 플로팅 게이트의 일부분으로 컨트롤 게이트에 비하여 상당히 낮은 레벨의 전압이 걸리므로 폴리실리콘 측벽(17)에 걸린 전압에 의해서는 오버 프로그램 페일 현상 및 E/W 사이클링 인듀어런스 특성 저하 문제가 발생되지 않는다. 따라서, 오버 프로그램 페일 현상을 방지되고, E/W 사이클링 인듀어런스 특성은 향상되게 된다.
또한, 폴리실리콘 측벽(17)의 형성으로 플로팅 게이트의 표면적이 증가되고, 플로팅 게이트와 컨트롤 게이트간 오버랩 면적이 증가되게 된다. 따라서, 커플링비가 증가되어 프로그램 스피드가 향상되게 되고, 공정 마진도 증가되게 된다.
상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.
첫째, 폴리실리콘 측벽에 의하여 컨트롤 게이트와 터널 산화막 사이에서 버퍼 역할을 하여, 프로그램 동작시 컨트롤 게이트에 인가되는 고전압이 터널 산화막에 직접적인 영향을 주지 않으므로 오버 프로그램 페일 현상을 방지할 수 있고, E/W 사이클링 인듀어런스(Erase/Write cycling endurance) 특성을 향상시킬 수 있다.
둘째, 폴리실리콘 측벽에 의해 플로팅 게이트의 표면적이 증가되게 되므로 플로팅 게이트와 컨트롤 게이트의 오버랩 면적을 향상시킬 수 있다. 따라서, 커플링비 및 프로그램 스피드를 향상시킬 수 있다.
셋째, E/W 사이클링 인듀어런스 특성을 향상 시킬 수 있고, 프로그램 스피드를 향상시킬 수 있으므로 고집적 소자 및 멀티 레벨 셀을 보다 용이하게 제조할 수 있다.
Claims (10)
- 기판상에 터널 산화막 및 플로팅 게이트용 제 1 도전막과 하드마스크막을 형성하는 단계;상기 기판의 소자분리영역에 소자분리막을 형성하는 단계;상기 하드마스크막을 제거하고 상기 플로팅 게이트용 제 1 도전막 및 상기 소자분리막 상부에 플로팅 게이트용 제 2 도전막을 형성하는 단계;상기 플로팅 게이트용 제 1 도전막과 이에 인접한 소자분리막의 가장자리와 중첩되도록 상기 플로팅 게이트용 제 2 도전막을 패터닝하는 단계;상기 패터닝된 플로팅 게이트용 제 2 도전막 및 상기 소자분리막의 측면에 폴리실리콘 측벽을 형성하는 단계; 및상기 플로팅 게이트용 제2 도전막, 상기 폴리실리콘 측벽 및 상기 소자분리막 상에 게이트 유전막과 컨트롤 게이트용 도전막을 차례로 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 패터닝된 플로팅 게이트용 제 2 도전막을 식각마스크로 이용하여 상기 소자분리막을 더 식각하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서, 상기 폴리실리콘 측벽을 형성하는 단계는,상기 패터닝된 플로팅 게이트용 제 2 도전막 및 소자분리막 상에 폴리실리콘막을 형성하는 단계; 및상기 폴리실리콘막을 전면식각 혹은 에치백하는 단계를 포함하여 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 2항에 있어서,상기 소자분리막의 저면이 상기 플로팅 게이트용 제 1 도전막의 표면보다 낮게 위치되도록 식각하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 플로팅 게이트용 제 1 및 제 2 도전막은 폴리실리콘을 이용하여 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 컨트롤 게이트용 도전막은 폴리실리콘 혹은 금속실리사이드, 금속막의 단일막 혹은 적층막으로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 액티브 영역과 소자분리영역이 정의된 반도체 기판;상기 반도체 기판상의 상기 액티브 영역에 형성된 터널 산화막 및 플로팅 게이트용 제 1 도전막;상기 소자분리영역에 형성된 소자분리막;상기 플로팅 게이트용 제 1 도전막 및 상기 소자분리막의 가장자리와 중첩되어 형성된 플로팅 게이트용 제 2 도전막;상기 플로팅 게이트용 제 2 도전막 및 상기 소자분리막 측면에 형성된 폴리실리콘 측벽;상기 플로팅 게이트용 제 2 도전막, 상기 폴리실리콘 측벽 및 상기 소자분리막 상에 형성된 게이트 유전막 및 컨트롤 게이트용 도전막을 포함하는 플래쉬 메모리 소자.
- 제 7항에 있어서,상기 소자분리막의 저면이 상기 플로팅 게이트용 제 1 도전막의 표면보다 낮게 형성되는 것을 특징으로 하는 플래쉬 메모리 소자.
- 제 7항에 있어서,상기 플로팅 게이트용 제 1 및 제 2 도전막은 폴리실리콘으로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자.
- 제 7항에 있어서,상기 컨트롤 게이트용 도전막은 폴리실리콘 혹은 금속실리사이드, 금속막의 단일막 혹은 적층막으로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자.
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