KR20080079368A - 반도체 소자의 제조 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 반도체 기판의 액티브 영역에 제1 트렌치를 형성하는 단계와, 상기 제1 트렌치를 포함하는 상기 반도체 기판 상부에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 상부에 제1 도전막을 형성하는 단계와, 상기 제1 도전막, 상기 게이트 산화막 및 상기 반도체 기판을 식각하여 소자 분리 영역에 제2 트렌치를 형성하는 단계 및 상기 제2 트렌치가 형성된 영역에 소자 분리막을 형성하는 단계를 포함하기 때문에, 액티브 영역의 폭을 넓힐 수 있다.

액티브 영역, 트렌치, 소자 분리막

Description

반도체 소자의 제조 방법{Method of manufacturing a nonvolatile memory device}

도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도시한 소자의 사시도이다.

<도면의 주요 부분에 대한 부호 설명>

102 : 반도체 기판 102A : 제1 트렌치

104 : 포토 레지스트 패턴 106 : 게이트 산화막

108 : 제1 도전막 110 : 제2 트렌치

112 : 소자 분리막 114 : 유전체막

116 : 제2 도전막

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 액티브 영역의 폭을 증가시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.

반도체 소자 중 플래시 메모리(flash memory)는 전원이 차단되었을 때 데이터를 보관할 수 있는 비휘발성 메모리 중의 하나이다. 플래시 메모리는 전기적으로 프로그램(program)과 소거(erase)가 가능하며 일정 주기로 데이터(data)를 재작성하는 리프레쉬(refresh) 기능이 필요 없는 특징이 있다. 이러한 플래시 메모리 소자는 셀의 구조 및 동작 조건에 의해서 크게 NOR 플래시 메모리와 NAND 플래시 메모리로 나뉜다. NOR 플래시 메모리는 복수의 워드 라인(word line)이 병렬로 연결되어 임의의 주소에 대한 프로그램 및 소거가 가능하여 고속의 동작을 요구하는 응용분야에 주로 사용되고 있다. 반면 NAND 플래시 메모리는 복수의 메모리 셀 트랜지스터(memory cell transistor)가 직렬로 연결되어 한 개의 스트링(string)을 구성하고, 한 개의 스트링이 소스(source) 및 드레인(drain) 영역에 연결되어 있는 구조로서 고집적 데이터 보관 응용 분야에서 주로 사용된다.

한편, 플래시 메모리가 점차 고집적화되고 소형화됨에 따라 플래시 메모리의 액티브 영역(active region)의 폭이 점차 줄어들고 있다. 하지만 반도체 소자의 효율적인 구동을 위해서는 최소한의 액티브 영역의 폭을 확보하여야 하며, 이는 고성능의 반도체 소자를 제조하기 위해 필수적인 사항이다.

본 발명은 반도체 소자의 폭은 그대로 유지하면서 액티브 영역의 표면에 요철부를 형성함으로써 액티브 영역의 폭을 증대시켜 반도체 소자의 성능을 향상시킬 수 있다.

본 발명에 따른 반도체 소자의 제조 방법은, 반도체 기판의 액티브 영역에 제1 트렌치를 형성하는 단계와, 상기 제1 트렌치를 포함하는 상기 반도체 기판 상 부에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 상부에 제1 도전막을 형성하는 단계와, 상기 제1 도전막, 상기 게이트 산화막 및 상기 반도체 기판을 식각하여 소자 분리 영역에 제2 트렌치를 형성하는 단계 및 상기 제2 트렌치가 형성된 영역에 소자 분리막을 형성하는 단계를 포함할 수 있다.

상기 소자 분리막을 형성한 후, 상기 제1 도전막과 상기 소자 분리막 상부에 유전체막을 형성하는 단계 및 상기 유전체막 상부에 제2 도전막을 형성하는 단계를 더욱 포함할 수 있다. 상기 제1 트렌치의 모서리를 둥글게 형성하는 단계를 더욱 포함할 수 있다. 습식 식각 또는 클리닝 공정을 통해 상기 제1 트렌치의 모서리를 둥글게 형성할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.

그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.

도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도시한 소자의 사시도이다.

도 1a를 참조하면, 액티브 영역(도시하지 않음) 및 액티브 영역을 한정하는 소자 분리 영역(도시하지 않음)을 포함하는 반도체 기판(102) 상부에 스크린 산화막(screen oxide; 도시하지 않음)을 형성한다. 스크린 산화막은 후속 공정에서 실시되는 웰(well) 이온 주입 공정 또는 문턱 전압 이온 주입 공정시 반도체 기판(102)의 계면(surface)이 손상되는 것을 방지한다. 여기서, 웰 이온 주입 공정은 반도체 기판(102)에 웰 영역을 형성하기 위해 실시되고, 문턱 전압 이온 주입 공정은 트랜지스터와 같은 반도체 소자의 문턱 전압을 조절하기 위해 실시된다. 이로써, 반도체 기판(102)에는 웰 영역(도시하지 않음)이 형성되고, 웰 영역은 트리플(triple) 구조로 형성될 수 있다.

그리고, 스크린 산화막을 제거한 후 반도체 기판(102) 상부에 포토 레지스트 패턴(104)을 형성한다. 포토 레지스트 패턴(104)은 반도체 기판(102)에 형성된 액티브 영역이 노출되도록 형성하는 것이 바람직하다.

도 1b를 참조하면, 포토 레지스트 패턴(104; 도 1a 참조)을 마스크로 이용하는 식각 공정을 실시하여 반도체 기판(102)의 액티브 영역에 액티브 영역보다 폭이 좁은 제1 트렌치(102A)를 형성한 후 포토 레지스트 패턴(104)을 제거한다. 이로써 액티브 영역의 일부에 제1 트렌치(102A)가 형성된다. 이후에, 제1 트렌치(102A)의 상부 또는 하부 모서리에 전기장이 집중되어 성능이 저하되는 것을 방지하기 위하여 제1 트렌치(102A)에 대해 습식 식각 공정이나 클리닝 공정을 실시하여 제1 트렌치(102A)의 모서리를 둥글게 형성한다.

도 1c를 참조하면, 반도체 기판 상부에 게이트 절연막(106)을 형성한다. 이 때 게이트 절연막(106)은 제1 트렌치(102A)의 형상에 따라 형성되며 산화막으로 형성되는 것이 바람직하다.

도 1d를 참조하면, 게이트 절연막(106) 상부에 플로팅 게이트용 제1 도전층(108)을 형성한다. 제1 도전층(108)은 폴리 실리콘으로 형성하는 것이 바람직하다.

도 1e를 참조하면, 액티브 영역을 한정하는 소자 분리 영역을 형성하기 위하여, 먼저 소자 분리 영역에 대응하는 부분이 개방되도록 제1 도전층(108) 상부에 마스크 패턴(도시하지 않음)을 형성한다. 그리고 마스크 패턴을 식각 마스크로 이용하는 식각 공정을 실시하여 제1 도전층(108)과 게이트 절연막(106)을 패터닝 하고, 계속해서 반도체 기판(102)의 일부를 제거하여 제2 트렌치(110)를 형성한다.

도 1f를 참조하면, 제2 트렌치(110)를 포함하는 반도체 기판(102)의 전체 상부에 고밀도 플라즈마(High Density Plasma; HDP) 산화막이나 O₃-TEOS 산화막 등과 같은 절연 물질을 형성하여 제2 트렌치(110)를 매립한다. 그리고 절연 물질에 대해 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 방법과 같은 평탄화 공정을 실시하여 소자 분리막(112)을 형성한다. 이로써, 소자 분리막(112)으로 액티브 영역이 한정된다. 이어서, 후속하는 공정에서 형성되는 유전체막과 제1 도전막(108)이 대면하는 면적을 증가시켜 커플링 비(coupling ratio)를 증가시키기 위하여, 소자 분리막(112)의 높이를 낮추는 공정을 추가로 실시할 수도 있다.

본 발명에 따라 형성되는 반도체 소자는 전계 효과 트랜지스터 등을 형성할 때에도 적용가능하지만, 바람직하게는 낸드 플래시 메모리 소자를 제조할 때 적용할 수 있는데, 이를 아래에서 설명한다.

낸드 플래시 메모리 소자는 프로그램 및 소거를 할 때 고 바이어스(high bias)에 의한 F/N 터널링(tunneling)을 이용하여 플로팅 게이트에 전자를 트랩(trap) 및 디트랩(de-trap)하는 과정을 반복하게 된다. 이렇게 반복하는 과정을 P/E 사이클링(Program/Erase cycling)이라고 한다. 낸드 플래시 메모리의 특성은 P/E 사이클링 반복할 때 프로그램 또는 소거시 문턱 전압의 변동량(Vth shift)에 영향을 받는다. 그런데 액티브 영역의 폭이 좁게 되면 액티브 영역을 통해 흐르는 전류량이 작기 때문에, 수회의 P/E 사이클링 후 독출(read)할 때 전류량이 부족하여 문턱 전압의 변동량이 커지게 된다.

하지만, 본 발명에 따른 액티브 영역에는 높이 h를 갖는 트렌치가 형성되기 때문에 종래 기술에 따라 형성된 평평한 액티브 영역에 비해 높이 h의 두 배 정도 더욱 넓은 폭을 가질 수 있다. 이와 같이 액티브 영역의 폭을 넓게 형성하면 액티브 영역을 통해 흐르는 전류량을 충분히 확보할 수 있기 때문에, 낸드 플래시 메모리의 특성을 향상시킬 수 있다.

도 1g를 참조하면, 제1 도전층(108)과 소자 분리막(112)을 포함하는 반도체 기판(102)의 전체 구조 상부에 유전체막(114)을 형성한다. 유전체막(114)은 ONO(Oxide/Nitride/Oxide)막으로 형성할 수 있다. 그리고 유전체막(114) 상부에 콘트롤 게이트용 제2 도전막(116)을 형성한다. 제2 도전막(116)은 폴리 실리콘으로 형성할 수 있다.

한편, 본 발명의 실시예에서는 반도체 기판(102)의 액티브 영역의 일부를 식각하여 요철부(102A)를 음각으로 형성하는 것으로 설명하였지만, 이에 한정되지 않고 반도체 기판(102)의 액티브 영역의 일부만 남기고 다른 반도체 기판(102) 부분을 식각하여 제1 트렌치(102A)를 양각으로 형성할 수 있음은 당연하다. 제1 트렌치(102A)를 양각으로 형성한 이후 후속하는 공정은 전술한 공정에 따라 실시될 수 있다.

본 발명에 따른 반도체 소자의 제조 방법에 따르면, 액티브 영역의 일부에 음각 또는 양각으로 트렌치를 형성하고 트렌치의 형상을 유지할 수 있도록 상부에 적층막을 형성하여 반도체 소자를 제조하기 때문에, 반도체 소자의 폭은 유지하면서 액티브 영역의 폭을 넓힐 수 있다. 이로써, 액티브 영역을 따라 흐르는 전류량을 충분히 확보할 수 있어서 반도체 소자의 속도의 감소를 억제할 수 있으며, 프로그램 및 소거 동작의 반복으로 인한 전류 디그라데이션(current degradation)을 적제할 수 있다. 이로써 반도체 소자의 성능을 향상시킬 수 있다.

Claims (4)

1. 반도체 기판의 액티브 영역에 제1 트렌치를 형성하는 단계;

   상기 제1 트렌치를 포함하는 상기 반도체 기판 상부에 게이트 산화막을 형성하는 단계;

   상기 게이트 산화막 상부에 제1 도전막을 형성하는 단계;

   상기 제1 도전막, 상기 게이트 산화막 및 상기 반도체 기판을 식각하여 소자 분리 영역에 제2 트렌치를 형성하는 단계; 및

   상기 제2 트렌치가 형성된 영역에 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
2. 제1항에 있어서, 상기 소자 분리막을 형성한 후,

   상기 제1 도전막과 상기 소자 분리막 상부에 유전체막을 형성하는 단계; 및

   상기 유전체막 상부에 제2 도전막을 형성하는 단계를 더욱 포함하는 반도체 소자의 제조 방법.
3. 제1항에 있어서,

   상기 제1 트렌치의 모서리를 둥글게 형성하는 단계를 더욱 포함하는 반도체 소자의 제조 방법.
4. 제3항에 있어서,

   습식 식각 또는 클리닝 공정을 통해 상기 제1 트렌치의 모서리를 둥글게 형성하는 반도체 소자의 제조 방법.

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