KR20100074650A - 비휘발성 메모리 소자의 제조 방법 - Google Patents

비휘발성 메모리 소자의 제조 방법 Download PDF

Info

Publication number
KR20100074650A
KR20100074650A KR1020080133139A KR20080133139A KR20100074650A KR 20100074650 A KR20100074650 A KR 20100074650A KR 1020080133139 A KR1020080133139 A KR 1020080133139A KR 20080133139 A KR20080133139 A KR 20080133139A KR 20100074650 A KR20100074650 A KR 20100074650A
Authority
KR
South Korea
Prior art keywords
film
region
semiconductor substrate
mask
dielectric film
Prior art date
Application number
KR1020080133139A
Other languages
English (en)
Inventor
백용묵
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080133139A priority Critical patent/KR20100074650A/ko
Publication of KR20100074650A publication Critical patent/KR20100074650A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 제1 영역 및 제1 영역보다 큰 게이트 패턴이 형성되는 제2 영역을 포함하는 반도체 기판이 제공되는 단계와, 상기 반도체 기판의 활성 영역에는 게이트 절연막, 제1 도전막 및 마스크막이 형성되고 상기 반도체 기판의 소자 분리 영역에는 소자 분리 구조가 형성되는 단계와, 상기 제1 영역의 상기 마스크막은 제거하고 상기 제2 영역의 상기 마스크막은 잔류시키는 단계와, 상기 소자 분리 구조를 포함하는 상기 반도체 기판상에 유전체막을 형성하는 단계와, 상기 제2 영역의 상기 유전체막 및 상기 마스크막을 제거하여 상기 제2 영역에 형성된 상기 제1 도전막의 일부를 노출시키는 단계 및 상기 유전체막을 포함하는 상기 반도체 기판상에 제2 도전막을 형성하는 단계를 포함하기 때문에, 유전체막 식각 공정중에 도전막이 과도하게 식각되어 반도체 기판이 노출되는 문제점을 해결할 수 있다.
유전체막, 낸드 플래시, 포토 레지스트 패턴, ONO

Description

비휘발성 메모리 소자의 제조 방법{Method of fabricating non-volatile memory device}
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 특히 낸드(NAND) 플래시 소자를 형성하는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 휘발성 메모리 소자와 비휘발성 메모리 소자로 구별될 수 있다. 휘발성 메모리 소자는 디램(DRAM: Dynamic Random Access Memory) 및 에스램(SRAM: Static Random Access Memory)과 같이 데이터의 입출력은 빠르지만, 전원이 끊어지면 저장된 데이터를 잃어버리는 메모리 소자이다. 이에 반해, 비휘발성 메모리 소자는 전원이 끊어져도 저장된 데이터를 계속 유지하는 메모리 소자이다.
플래시 메모리 소자는 비휘발성 메모리 소자의 일종으로서, 프로그램(program) 및 소거(erase)가 가능한 이피롬(EPROM: Erasable Programmable Read Only Memory)과 전기적으로 프로그램 및 소거할 수 있는 이이피롬(EEPROM: Electrically Erasable Programmable Read Only Memory)의 장점을 조합하여 개발된 고집적 메모리 소자이다. 여기서, 프로그램이란 데이터를 메모리 셀에 기록(write)하는 동작을 의미하며, 소거란 메모리 셀에 기록된 데이터를 삭제(erase)하는 동작을 의미한다.
이러한 플래시 메모리 소자 중 낸드 플래시 메모리 소자는 FN 터널링(Fowler/Nordheim tunneling) 현상을 이용하여 플로팅 게이트(floating gate) 내에 전자를 주입하여 프로그램하고, 전자를 인출하여 소거하는 과정을 통해 동작을 수행한다. 낸드 플래시 메모리 소자는 다수의 메모리 셀 트랜지스터들이 직렬로 연결된 셀 스트링(cell string)을 포함하여 구성되는데, 셀 스트링에는 드레인 선택 트랜지스터와 소스 선택 트랜지스터를 포함하는 선택 트랜지스터(select transistor)가 직렬로 연결된 메모리 셀 트랜지스터들의 양단에 직렬로 각각 접속된다. 낸드 플래시 메모리 소자는 셀 스트링 내에서 흐르는 전류가 작아 노어(NOR) 플래시 메모리 소자에 비해서 소비전력이 적다는 이점이 있다. 또한 노어 플래시 메모리 소자에 비해서 고집적하기가 용이하여 대용량의 메모리 소자를 제조하는데 적합하다. 이러한 특징에 따라 최근에는 낸드 플래시 메모리 소자가 널리 이용되고 있다.
통상적으로, 낸드 플래시 메모리 소자의 제조할 때에는 효율성을 높이기 위하여 메모리 셀 트랜지스터를 형성하는 공정에서 선택 트랜지스터도 함께 형성한다. 그런데, 메모리 셀 트랜지스터는 플로팅 게이트와 콘트롤 게이트 사이를 절연해야 하지만 선택 트랜지스터는 플로팅 게이트와 콘트롤 게이트가 전기적으로 연결되어야 한다. 따라서, 메모리 셀 트랜지스터 및 선택 트랜지스터의 플로팅 게이트 상에 절연을 위한 유전체막을 동시에 형성한 뒤, 선택 트랜지스터에 형성된 유전체막의 일부를 제거하는 콘택홀 형성 공정을 실시한다. 이후에, 메모리 셀 트랜지스터 및 선택 트랜지스터의 유전체막 상에 콘트롤 게이트를 형성하면, 메모리 셀 트랜지스터의 플로팅 게이트와 콘트롤 게이트는 유전체막으로 인하여 절연되지만, 선택 트랜지스터의 플로팅 게이트와 콘트롤 게이트는 콘택홀로 인하여 전기적으로 접속될 수 있다.
한편, 낸드 플래시 소자가 초소형화되고 고집적화됨에 따라 유전체막에 형성되는 콘택홀은 점차 미세해지고 있다. 이에 따라, 유전체막에 형성되는 콘택홀과 대응하는 마스크 패턴 또한 미세한 패턴으로 형성되어야 한다. 그런데, 노광 장비의 한계로 인하여 마스크 패턴을 미세하게 형성하는 데에는 한계가 있으며, 이에 따라 유전체막에 형성되는 콘택홀을 미세하게 형성하는 공정에 어려움이 있다.
본 발명은 트렌치를 형성하기 위한 식각 공정에서 사용되는 마스크막을 유전체막을 식각하고자 하는 영역 상에 잔류시킨 뒤 마스크막을 포함하는 반도체 기판 상에 유전체막을 형성하고 마스크막을 식각 정지막으로 유전체막을 1차 식각하고 마스크막을 2차 식각하여 도전막을 노출시킨다.
본 발명의 일실시예에 따른 비휘발성 메모리 소자의 제조 방법은, 제1 영역 및 제1 영역보다 큰 게이트 패턴이 형성되는 제2 영역을 포함하는 반도체 기판이 제공되는 단계와, 상기 반도체 기판의 활성 영역에는 게이트 절연막, 제1 도전막 및 마스크막이 형성되고 상기 반도체 기판의 소자 분리 영역에는 소자 분리 구조가 형성되는 단계와, 상기 제1 영역의 상기 마스크막은 제거하고 상기 제2 영역의 상기 마스크막은 잔류시키는 단계와, 상기 소자 분리 구조를 포함하는 상기 반도체 기판상에 유전체막을 형성하는 단계와, 상기 제2 영역의 상기 유전체막 및 상기 마스크막을 제거하여 상기 제2 영역에 형성된 상기 제1 도전막의 일부를 노출시키는 단계 및 상기 유전체막을 포함하는 상기 반도체 기판상에 제2 도전막을 형성하는 단계를 포함한다.
상기 제2 영역에 형성된 상기 제1 도전막의 일부를 노출시키는 단계는, 상기 유전체막 상에 포토 레지스트 패턴을 형성하는 단계와, 상기 포토 레지스트 패턴 하부에 노출된 상기 유전체막을 상기 포토 레지스트 패턴을 이용한 제1 식각 공정 으로 식각하는 단계 및 노출된 상기 마스크막을 상기 포토 레지스트 패턴을 이용한 제2 식각 공정으로 식각하는 단계를 포함할 수 있다. 상기 마스크막은 상기 도전막, 상기 게이트 절연막 및 상기 반도체 기판과 식각 선택비가 다른 물질막으로 형성할 수 있다. 상기 마스크막은 질화막으로 형성할 수 있다. 상기 유전체막은 제1 유전체막, 제2 유전체막 및 제3 유전체막을 포함할 수 있다. 상기 유전체막은 산화막, 질화막 및 산화막의 적층막으로 형성될 수 있다.
본 발명의 비휘발성 메모리 소자의 제조 방법에 따르면, 유전체막 하부에 잔류하는 마스크막을 이용하여 유전체막을 식각하는 공정을 실시함으로써 유전체막 식각 공정중에 도전막이 과도하게 식각되어 반도체 기판이 노출되는 문제점을 해결할 수 있다. 따라서, 유전체막 상에 형성되는 도전막이 반도체 기판과 직접 브리지되는 결함을 방지할 수 있어 더욱 신뢰성있는 비휘발성 메모리 소자의 제조가 가능하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 또한, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형성될 수도 있다. 또한, 도면에 도시된 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다.
도 1a 내지 도 1i는 본 발명의 일실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다. 특히, 본 발명의 일실시예에서는 비휘발성 메모리 소자 중 낸드 플래시 메모리 소자의 제조 방법을 예로 들어 설명한다.
도 1a를 참조하면, 제1 영역(A)과 제2 영역(B)을 포함하는 반도체 기판(102)이 제공된다. 제1 영역(A)은 드레인 선택 라인(Drain Select Line; DSL), 소스 선택 라인(Source Select Line; SSL) 및 워드 라인(Word Line; WL)을 포함하는 게이트들이 형성되는 메모리 셀 영역이며, 제2 영역(B)은 제1 영역(A)에 형성된 게이트들을 구동하는 주변 회로가 형성되는 주변 회로 영역이다, 이때, 제1 영역(A)에 형성되는 게이트들은 폭이 좁고 게이트들 사이의 간격이 좁게 형성되는 반면에, 제2 영역(B)에 형성되는 게이트들은 제1 영역(A)에 형성되는 게이트들에 비해 폭이 넓고 게이트들 사이의 간격이 넓게 형성된다.
반도체 기판(102) 상에 스크린 산화막(screen oxide; 도시하지 않음)을 형성 하고 반도체 기판(102)에 대해 웰(well) 이온 주입 공정 또는 문턱 전압 이온 주입 공정을 실시한다. 여기서, 웰 이온 주입 공정은 반도체 기판(102)에 웰 영역을 형성하기 위해 실시되고, 문턱 전압 이온 주입 공정은 트랜지스터와 같은 반도체 소자의 문턱 전압을 조절하기 위해 실시된다. 이때 스크린 산화막(도시하지 않음)은 웰 이온 주입 공정 또는 문턱 전압 이온 주입 공정 시 반도체 기판(102)의 표면이 손상되는 것을 방지한다. 이로써, 반도체 기판(102)에는 웰 영역(도시하지 않음)이 형성되고, 웰 영역은 트리플(triple) 구조로 형성될 수 있다.
그리고, 스크린 산화막(도시하지 않음)을 제거한 후, 반도체 기판(102) 상에 게이트 절연막(104)을 형성한다. 이때, 제1 영역(A)에 형성되는 게이트 절연막(104)은 터널 절연막으로써, F/N 터널링(Fowler/Nordheim tunneling) 현상으로 전자를 통과시킬 수 있다. 그리고, 도면에는 도시하지 않았지만 제2 영역(B) 중 상대적으로 고전압이 인가되는 트랜지스터가 형성되는 영역의 게이트 절연막(104) 두께는 다른 영역에 형성되는 게이트 절연막(104)의 두께보다 두껍게 형성될 수 있다. 게이트 절연막(104)은 산화막으로 형성할 수 있다.
게이트 절연막(104) 상에는 제1 도전막(106)을 형성한다. 특히 제1 영역(A)에 형성되는 제1 도전막(106)은 플로팅 게이트를 형성하여, 프로그램 동작시 전자가 축적되거나 소거 동작시 저장된 전하가 방출될 수 있다. 이에 따라, 프로그램 동작시에는 게이트 절연막(104) 하단의 채널 영역에서 제1 도전막(106)으로 전자가 이동하고, 소거 동작시에는 제1 도전막(106)에서 게이트 절연막(104) 하단의 채널 영역으로 전자가 이동할 수 있다. 제1 도전막(106)은 폴리 실리콘막으로 형성한다.
제1 도전막(106) 상에는 마스크막(108)을 형성한다. 마스크막(108)은 후속하는 트렌치 형성을 위한 식각 공정시 식각 마스크로 사용되며 평탄화 공정시 식각 정지막으로 사용될 수 있다. 이를 위하여, 마스크막(108)은 하부에 형성된 막들과 식각 선택비가 다른 물질막, 예를 들면 질화막으로 형성할 수 있다.
도 1b를 참조하면, 마스크막(108) 상에 포토 레지스트 패턴(도시하지 않음)을 형성한 뒤, 포토 레지스트 패턴(도시하지 않음)을 이용한 식각 공정으로 마스크막(108)을 식각하여 패터닝한다. 이어서, 제1 도전막(106), 게이트 절연막(104) 및 반도체 기판(102)을 식각하여 반도체 기판(102)의 소자 분리 영역에 트렌치(T)를 형성한다. 제1 영역(A)에 형성되는 트렌치(T)는 제2 영역(B)에 형성되는 트렌치(T)에 비해 폭이 좁고 트렌치(T) 사이의 거리가 좁게 형성된다. 이후에, 포토 레지스트 패턴(도시하지 않음)을 제거한다.
도 1c를 참조하면, 트렌치(T)를 포함하는 반도체 기판(102) 상에 절연 물질을 형성하여 트렌치(T)를 절연 물질로 채운다. 절연 물질은 산화막으로 형성할 수 있다. 그리고, 마스크막(108)이 노출될 때까지 절연 물질의 표면에 대해 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 방법과 같은 평탄화 공정을 실시한다. 이로써 트렌치(T)에는 소자 분리 구조(110)가 형성된다. 소자 분리 구조(110)는 반도체 기판(102)의 소자 분리 영역에 형성되어, 반도체 기판(102)의 활성 영역(active region)에 형성된 게이트 절연막(104), 제1 도전막(106) 및 마스크막(108)을 한정한다.
도 1d를 참조하면, 제2 영역(B)의 상부에 포토 레지스트막(112)을 형성하여 제1 영역(A) 상부를 노출시킨다. 그리고, 세정 공정 등을 실시하여 제1 영역(A)에 형성된 마스크막(108)을 제거한다. 이는, 후속하는 공정에서 제1 영역(A)의 제1 도전막(106) 상부에 유전체막(도시하지 않음)을 형성하여 비휘발성 메모리 소자를 제조하기 위함이다.
도 1e를 참조하면, 포토 레지스트 스트립 공정을 실시하여 포토 레지스트막(112)을 제거한다. 이로써 제1 영역(A)에 형성된 마스크막(108)은 제거되고 제2 영역(B)에 형성된 마스크막(108)은 그대로 잔류한다.
도 1f를 참조하면, 소자 분리 구조(110)의 상부 일부를 제거하여 제1 도전막(106)보다 높이를 낮춘다. 그리고, 마스크막(108)과 소자 분리 구조(110)을 포함하는 반도체 기판(102) 상에 유전체막(114)을 형성한다. 유전체막(114)은 하부에 형성된 플로팅 게이트와 상부에 형성된 콘트롤 게이트를 절연한다. 유전체막(114)은 제1 유전체막(114a), 제2 유전체막(114b) 및 제3 유전체막(114c)의 적층구조로 형성할 수 있는데, 제1 유전체막(114a)은 산화막, 제2 유전체막(114b)은 질화막, 제3 유전체막(114c)은 산화막으로 형성하여 ONO(Oxide/Nitride/Oxide) 구조의 막으로 형성할 수 있다.
도 1g를 참조하면, 유전체막(114)을 포함하는 반도체 기판(102) 상에 포토 레지스트 패턴(116)을 형성한다. 포토 레지스트 패턴(116)은 제2 영역(B)에 형성된 제1 도전막(106) 일부의 상부가 오픈되도록 형성된다. 그리고, 포토 레지스트 패턴(116)을 이용한 식각 공정으로 노출된 제3 유전체막(114c)과 제2 유전체막(114b)및 제1 유전체막(114a)을 식각하는 제1 식각 공정을 실시한다. 이때, 질화막으로 형성된 마스크막(108)이 식각 정지막으로써 사용된다.
도 1h를 참조하면, 포토 레지스트 패턴(116)을 이용한 식각 공정으로 하부에 노출된 제1 유전체막(114a)과 마스크막(108)을 식각하는 제2 식각 공정을 실시한다. 이로써, 제2 영역(B)에 형성된 제1 도전막(106)의 일부가 노출되며, 노출된 제1 도전막(106)의 일부가 함께 제거될 수 있다.
이와 같이, 본 발명은 제2 영역(B)의 제1 도전막(106) 상에 형성된 마스크막(108)을 미리 제거하지 않고 제1 도전막(106)을 노출시키는 식각 공정시 식각 정지막으로 사용함으로써 제1 도전막(106)이 과도하게 식각되어 반도체 기판(102)이 노출되는 문제점을 해결할 수 있다. 이는, 유전체막(114)에 대한 식각 공정을 두 차례에 걸쳐 식각함으로써 제1 도전막(106)이 과도하게 식각되는 문제점을 더욱 방지할 수 있다.
도 1i를 참조하면, 유전체막(114)을 포함하는 반도체 기판(102) 상에 제2 도전막(118)을 형성한다. 제2 도전막(110)은 제1 영역(A)에서 콘트롤 게이트로써 형성되며, 폴리 실리콘막으로 형성한다. 이로써, 제2 영역(B)에서는 유전체막(114)의 하부에 형성된 제1 도전막(106)과 유전체막(114)의 상부에 형성된 제2 도전막(110)이 전기적으로 연결된다. 이때, 전술한 공정에서 제1 도전막(106)이 과도하게 식각되어 반도체 기판(102)이 노출되는 것을 방지할 수 있기 때문에, 유전체막(114) 상에 형성되는 제2 도전막(110)이 반도체 기판(102)과 직접 브리지되는 결함을 방지할 수 있어 더욱 신뢰성있는 비휘발성 메모리 소자의 제조가 가능하다.
한편, 본 발명의 일실시예에서는 주변 회로가 형성되는 제2 영역(B)에서 유 전체막(114)의 일부를 제거하는 것을 예로 들어 설명하였지만, 드레인 선택 라인이나 소스 선택 라인과 같이 메모리셀이 형성되는 제1 영역(A)에서 유전체막을 제거하는 공정에도 적용될 수 있음은 당연하다.
도 1a 내지 도 1i는 본 발명의 일실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
102 : 반도체 기판 104 : 게이트 절연막
106 : 제1 도전막 108 : 마스크막
110 : 소자 분리 구조 112 : 포토 레지스트막
114 : 유전체막 116 : 포토 레지스트 패턴
118 : 제2 도전막

Claims (6)

  1. 제1 영역 및 제1 영역보다 큰 게이트 패턴이 형성되는 제2 영역을 포함하는 반도체 기판이 제공되는 단계;
    상기 반도체 기판의 활성 영역에는 게이트 절연막, 제1 도전막 및 마스크막이 형성되고 상기 반도체 기판의 소자 분리 영역에는 소자 분리 구조가 형성되는 단계;
    상기 제1 영역의 상기 마스크막은 제거하고 상기 제2 영역의 상기 마스크막은 잔류시키는 단계;
    상기 마스크막과 상기 소자 분리 구조를 포함하는 상기 반도체 기판상에 유전체막을 형성하는 단계;
    상기 제2 영역의 상기 유전체막 및 상기 마스크막을 제거하여 상기 제2 영역에 형성된 상기 제1 도전막의 일부를 노출시키는 단계; 및
    상기 유전체막을 포함하는 상기 반도체 기판상에 제2 도전막을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
  2. 제1항에 있어서, 상기 제2 영역에 형성된 상기 제1 도전막의 일부를 노출시키는 단계는,
    상기 유전체막 상에 포토 레지스트 패턴을 형성하는 단계;
    상기 포토 레지스트 패턴 하부에 노출된 상기 유전체막을 상기 포토 레지스트 패턴을 이용한 제1 식각 공정으로 식각하는 단계; 및
    노출된 상기 마스크막을 상기 포토 레지스트 패턴을 이용한 제2 식각 공정으로 식각하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 마스크막은 상기 도전막, 상기 게이트 절연막 및 상기 반도체 기판과 식각 선택비가 다른 물질막으로 형성하는 비휘발성 메모리 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 마스크막은 질화막으로 형성하는 비휘발성 메모리 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 유전체막은 제1 유전체막, 제2 유전체막 및 제3 유전체막을 포함하는 비휘발성 메모리 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 유전체막은 산화막, 질화막 및 산화막의 적층막으로 형성되는 비휘발성 메모리 소자의 제조 방법.
KR1020080133139A 2008-12-24 2008-12-24 비휘발성 메모리 소자의 제조 방법 KR20100074650A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080133139A KR20100074650A (ko) 2008-12-24 2008-12-24 비휘발성 메모리 소자의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080133139A KR20100074650A (ko) 2008-12-24 2008-12-24 비휘발성 메모리 소자의 제조 방법

Publications (1)

Publication Number Publication Date
KR20100074650A true KR20100074650A (ko) 2010-07-02

Family

ID=42637146

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080133139A KR20100074650A (ko) 2008-12-24 2008-12-24 비휘발성 메모리 소자의 제조 방법

Country Status (1)

Country Link
KR (1) KR20100074650A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013020474A1 (zh) * 2011-08-10 2013-02-14 无锡华润上华科技有限公司 NOR Flash器件制作方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013020474A1 (zh) * 2011-08-10 2013-02-14 无锡华润上华科技有限公司 NOR Flash器件制作方法
US9564336B2 (en) 2011-08-10 2017-02-07 Csmc Technologies Fab2 Co., Ltd. NOR flash device manufacturing method

Similar Documents

Publication Publication Date Title
US8212303B2 (en) Nonvolatile semiconductor memory device
US10115809B2 (en) Semiconductor memory device and method of manufacturing the same
KR100953050B1 (ko) 비휘발성 메모리 소자 및 그의 제조 방법
KR100684885B1 (ko) 비휘발성 메모리 장치 및 그 제조 방법
JP2007013082A (ja) フラッシュメモリ素子及びその製造方法
JP2009177124A (ja) 非揮発性メモリ素子の製造方法
KR100885777B1 (ko) 비휘발성 메모리 소자의 제조 방법
KR100525448B1 (ko) 플래시 메모리 소자의 제조 방법
US8610198B2 (en) Semiconductor device
KR20100074650A (ko) 비휘발성 메모리 소자의 제조 방법
JP2008091861A (ja) フラッシュメモリ素子の製造方法
KR100610017B1 (ko) 비휘발성 메모리 소자 및 그 제조방법
KR100958627B1 (ko) 플래시 메모리 소자 및 그의 제조 방법
US20160240686A1 (en) Non-volatile memory and fabricating method thereof
JP2010212506A (ja) 半導体記憶装置及びその製造方法
KR20090080276A (ko) 비휘발성 메모리 소자의 제조 방법
KR20080039098A (ko) 낸드 플래시 메모리 소자의 제조방법
KR100540337B1 (ko) 반도체 소자의 게이트 형성 방법
KR100533110B1 (ko) 플래시 메모리 제조 방법
KR20080060600A (ko) 불휘발성 메모리 소자의 제조 방법
JP2013062415A (ja) 半導体記憶装置およびその製造方法
KR100631851B1 (ko) 2비트를 갖는 비휘발성 메모리 셀 및 그 제조방법
JP2010258250A (ja) 不揮発性半導体記憶装置及びその製造方法
KR20100074676A (ko) 비휘발성 메모리 소자의 제조 방법
KR20050070785A (ko) 플래시 메모리 셀의 게이트 형성 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid