JP2009177124A - 非揮発性メモリ素子の製造方法 - Google Patents

非揮発性メモリ素子の製造方法 Download PDF

Info

Publication number
JP2009177124A
JP2009177124A JP2008213615A JP2008213615A JP2009177124A JP 2009177124 A JP2009177124 A JP 2009177124A JP 2008213615 A JP2008213615 A JP 2008213615A JP 2008213615 A JP2008213615 A JP 2008213615A JP 2009177124 A JP2009177124 A JP 2009177124A
Authority
JP
Japan
Prior art keywords
film
etching
forming
dielectric film
mask pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008213615A
Other languages
English (en)
Inventor
In No Lee
仁 魯 李
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2009177124A publication Critical patent/JP2009177124A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

【課題】上部に形成されたマスクパターンより微細なコンタクトホールを誘電体膜に形成すること。
【解決手段】素子分離領域とアクティブ領域を含む半導体基板上にトンネル絶縁膜を形成する段階;前記トンネル絶縁膜上にゲート用導電膜を形成する段階;前記ゲート用導電膜上に誘電体膜を形成する段階;前記誘電体膜上に上部の幅より下部の幅が狭いエッチングマスクパターンを形成する段階;及び前記エッチングマスクパターンを用いて前記誘電体膜の一部を除去してコンタクトホールを形成する段階を含む非揮発性メモリ素子の製造方法。
【選択図】図８

Description

本発明は、非揮発性メモリ素子の製造方法に関するものであり、特に、ナンド(NAND)フラッシュ素子を形成する非揮発性メモリ素子の製造方法に関するものである。
一般に、半導体メモリ装置は、揮発性メモリ素子と非揮発性メモリ素子に区別できる。揮発性メモリ素子は、DRAM(DRAM: Dynamic Random Access Memory)及びSRAM(SRAM:Static Random Access Memory)のようにデータの入出力は速いが、電源が切れれば、格納されたデータをなくすメモリ素子である。これに反し、非揮発性メモリ素子は、電源が切れても格納されたデータを継続して維持するメモリ素子である。
フラッシュメモリ素子は、非揮発性メモリ素子の一種であり、プログラム(program)及び消去(erase)が可能なイーピーロム(EPROM: Erasable Programmable Read Only Memory)と電気的にプログラム及び消去が可能なイーイーピーロム(EEPROM: Electrically Erasable Programmable Read Only Memory)の長所を組み合わせて開発された高集積メモリ素子である。ここで、プログラムとは、データをメモリセルに記録(write)する動作を意味し、消去とは、メモリセルに記録されたデータを削除(erase)する動作を意味する。
このようなフラッシュメモリ素子のうち、ナンドフラッシュメモリ素子は、FNトンネリング(Fowler/Nordheim tunneling)現象を用いてフローティングゲート(floating gate)内に電子を注入してプログラムし、電子を引き出して消去する過程を通じて動作を行う。ナンドフラッシュメモリ素子は、多数のメモリセルトランジスタが直列に連結されたセルストリング(cell string)を含んで構成されるが、セルストリングにはドレイン選択トランジスタとソース選択トランジスタを含む選択トランジスタ(select transistor)が直列に連結されたメモリセルトランジスタの両端に直列にそれぞれ接続される。ナンドフラッシュメモリ素子は、セルストリング内で流れる電流が小さいため、ノア(NOR)フラッシュメモリ素子に比べて消費電力が少ないという利点がある。また、ノアフラッシュメモリ素子に比べて高集積するのが容易であり、大容量のメモリ素子を製造するのに適している。このような特徴により最近はナンドフラッシュメモリ素子が広く用いられている。
通常、ナンドフラッシュメモリ素子を製造する時には、効率性を高めるために、メモリセルトランジスタを形成する工程で選択トランジスタも共に形成する。ところで、メモリセルトランジスタは、フローティングゲートとコントロールゲート間を絶縁しなければならないが、選択トランジスタはフローティングゲートとコントロールゲートが電気的に連結されなければならない。従って、メモリセルトランジスタ及び選択トランジスタのフローティングゲート上に絶縁のための誘電体膜を同時に形成した後、選択トランジスタに形成された誘電体膜の一部を除去するコンタクトホール形成工程を行う。その後、メモリセルトランジスタ及び選択トランジスタの誘電体膜上にコントロールゲートを形成すれば、メモリセルトランジスタのフローティングゲートとコントロールゲートは誘電体膜により絶縁されるが、選択トランジスタのフローティングゲートとコントロールゲートはコンタクトホールにより電気的に接続されることができる。
一方、ナンドフラッシュ素子が超小型化され、高集積化されるにされて誘電体膜に形成されるコンタクトホールは次第に微細になっている。これにより、誘電体膜に形成されるコンタクトホールと対応するマスクパターンも、微細なパターンで形成されなければならない。ところが、露光装備の限界によりマスクパターンを微細に形成するのには限界があり、これにより、誘電体膜に形成されるコンタクトホールを微細に形成する工程に困難がある。
本発明は、誘電体膜にコンタクトホールを形成する時、誘電体膜上に形成するエッチングマスク膜に対して傾斜エッチングを行って上部の幅より下部の幅が狭いエッチングマスクパターンを形成することにより、上部に形成されたマスクパターンより微細なコンタクトホールを誘電体膜に形成することができる。
本発明による非揮発性メモリ素子の製造方法は、素子分離領域とアクティブ領域を含む半導体基板上にトンネル絶縁膜を形成する段階と、上記トンネル絶縁膜上にゲート用導電膜を形成する段階と、上記ゲート用導電膜上に誘電体膜を形成する段階と、上記誘電体膜上に上部の幅より下部の幅が狭いエッチングマスクパターンを形成する段階及び上記エッチングマスクを用いて上記誘電体膜の一部を除去してコンタクトホールを形成する段階を含む。
上記エッチングマスクパターンを形成する段階は、上記誘電体膜上に多層膜からなるエッチングマスク膜を形成する段階及び上記エッチングマスク膜をパターニングするが、上記エッチングマスク膜に含まれた膜の少なくともいずれか一つに対して傾斜エッチングを行って上記エッチングマスクパターンを形成する段階をさらに含むことができる。上記エッチングマスクパターンを形成する段階は、上記誘電体膜上に多層膜からなる保護膜を形成する段階と、上記保護膜上にBARC(Bottom Anti-Reflection Coating)膜を形成する段階と、上記BARC膜上にマスクパターンを形成する段階と、上記マスクパターンで上記BARC膜に対して傾斜エッチングを行ってBARC膜をパターニングする段階及び上記BARC膜パターンで上記保護膜をパターニングする段階をさらに含むことができる。上記傾斜エッチングを行う時に発生する副産物が上記BARC膜の側壁に残留することができる。上記傾斜エッチングは、ICP(Inductively Coupled Plasma)エッチングで行うことができる。上記傾斜エッチングは、HBrガスをエッチングガスとすることができる。上記傾斜エッチングは、300W〜1000WのTCPパワー(transformer coupled plasma power)と、200W〜400Wのバイアスパワー(bias power)及び30℃〜50℃の温度で行うことができる。上記誘電体膜のコンタクトホールは、ICPエッチング工程で形成することができる。上記誘電体膜のコンタクトホールは、CF4ガスをエッチングガスとして形成することができる。上記誘電体膜にコンタクトホールを形成した後、露出された上記ゲート用導電膜の一部を除去する段階をさらに含むことができる。上記露出されたゲート用導電膜の一部はICPエッチング工程で除去することができる。上記露出されたゲート用導電膜の一部はCHF3ガスで除去することができる。上記露出されたゲート用導電膜の一部は、300W〜1000WのTCPパワーと、100W〜300Wのバイアスパワー及び30℃〜50℃の温度で除去することができる。上記保護膜をパターニングする段階は、上記誘電体膜に対するエッチング選択比が10:1〜100:1であるエッチング工程で行うことができる。上記保護膜をパターニングする段階は、ICPエッチング工程で除去することができる。上記保護膜をパターニングする段階は、HBrガスとO2ガスで除去することができる。上記保護膜をパターニングする段階は、300W〜1000WのTCPパワーと、200W〜400Wのバイアスパワー及び30℃〜50℃の温度で除去することができる。
本発明の非揮発性メモリ素子の製造方法によれば、誘電体膜にマスクパターンより微細なコンタクトホールを形成することができるため、選択ラインと誘電体膜とのオーバーレイ工程マージンを確保することができる。また、誘電体膜にコンタクトホールを形成する時、下部に形成された半導体基板が露出されないように誘電体膜に対するエッチング選択比が大きい条件でエッチング工程を行うことにより、コントロールゲートと半導体基板のアクティブ領域が連結される欠陥を防止することができる。従って、非揮発性メモリ素子の製造工程時に歩留まりの向上及びコスト削減の効果を得ることができる。
以下、添付した図面を参照し、本発明の望ましい実施例を説明する。
しかし、本発明は、以下で説明する実施例により限定されるものではなく、互いに異なる多様な形態で具現されることができ、本発明の範囲が次に詳述する実施例により限定されるものではない。また、本発明の技術分野の通常の専門家であれば、本発明の技術思想の範囲内で多様な実施例が可能であることを理解することができるものである。単に、本実施例は、本発明の開示が完全であるようにして通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は、本願の特許請求の範囲により理解されなければならない。
図１は、本発明による非揮発性メモリ素子の製造方法を説明するために示した素子のレイアウト図である。
図１を参照すれば、非揮発性メモリ素子中、ナンドフラッシュメモリが形成された半導体基板の素子分離領域には、所定の間隔で平行に素子分離膜104が形成され、これにより、互いに平行な複数のアクティブ領域102が定義される。アクティブ領域102と交差する方向には、ソース選択ライン(Source Select Line; SSL)及びドレイン選択ライン(Drain Select Line;DSL)を含む選択ライン(SSL, DSL)及びこれらの間の多数のワードライン(WL0〜WLn)が平行に反復的に形成される。それぞれのワードライン(WL0〜WLn)と交差する多数のアクティブ領域102には、それぞれ多数のメモリセルトランジスタが形成される。また、ソース選択ライン(SSL)と交差するアクティブ領域102にはそれぞれ多数のソース選択トランジスタが形成され、ドレイン選択ライン(DSL)と交差するアクティブ領域102にはそれぞれ多数のドレイン選択トランジスタが形成される。以下には、非揮発性メモリ素子の断面図を用いて本発明による非揮発性メモリ素子の製造方法をさらに詳しく説明する。
図２〜図８の（ａ）は、本発明による非揮発性メモリ素子の製造方法を説明するための選択ラインのアクティブ領域断面図である。即ち、図２〜図８の（ａ）は、図１の切断線A-A’に沿って切断した素子の断面図である。また、図２〜図８の（ｂ）は、本発明による非揮発性メモリ素子の製造方法を説明するための選択ラインの素子分離領域断面図である。即ち、図２〜図８の（ｂ）は、図１の切断線B-B’に沿って切断した素子の断面図である。
図２を参照すれば、ナンドフラッシュメモリ素子が形成される半導体基板202上にスクリーン酸化膜(screen oxide;図示せず)を形成する。そして、半導体基板202に対してウェルイオン注入工程としきい値電圧イオン注入工程を行う。ウェルイオン注入工程は、半導体基板202にウェル領域を形成するために行われ、しきい値電圧イオン注入工程は、トランジスタのような半導体素子のしきい値電圧を調節するために行われる。この時、スクリーン酸化膜(図示せず)は、ウェルイオン注入工程またはしきい値電圧イオン注入工程時に半導体基板202の界面(surface)が損傷するのを防止する。これにより、半導体基板202にはウェル領域(図示せず)が形成され、ウェル領域はトリプル(triple)構造で形成されることができる。
そして、スクリーン酸化膜(図示せず)を除去した後、半導体基板202上にトンネル絶縁膜204を形成する。トンネル絶縁膜204は、F/Nトンネリング(Fowler/Nordheim tunneling)現象を通じてトンネル絶縁膜204の下段に形成されるチャネルからトンネル絶縁膜204の上部に形成されるフローティングゲートに電子を通過させることができる。トンネル絶縁膜204は、酸化膜で形成することが望ましい。
トンネル絶縁膜204の上にはゲート用導電膜206を形成する。ゲート用導電膜206はトンネル絶縁膜204の下段に形成されたチャネルから伝達された電荷が格納されるか、または格納された電荷がチャネルジャンクションで除去できる電荷格納膜、例えば、フローティングゲートを形成するために形成される。ゲート用導電膜206は、ポリシリコンで形成することが望ましい。
次いで、半導体基板202の素子分離領域がオープンされるように、ゲート用導電膜206上にマスクパターン(図示せず)を形成する。そして、マスクパターン(図示せず)を用いて半導体基板202の素子分離領域に形成されたゲート用導電膜206、トンネル絶縁膜204を除去し、半導体基板202の一部をエッチングしてトレンチ(trench)を形成する。そして、トレンチに絶縁物質、例えば、酸化膜でギャップフィル(gap fill)して半導体基板202の素子分離領域に素子分離膜208を形成する。素子分離膜208は、互いに平行な複数の素子分離領域に沿って半導体基板202に形成され、素子分離領域に形成された素子分離膜208によりアクティブ領域が限定される。その後、示されていないが、フローティングゲートとコントロールゲートが対面する広さを増加させるために、ゲート用導電膜206の側壁が露出されるように素子分離膜208の高さを下げる工程を追加で行うことができる。
図３を参照すれば、アクティブ領域に形成されたゲート用導電膜206及び素子分離領域上に形成された素子分離膜208上に誘電体膜210を形成する。誘電体膜210は、アクティブ領域に形成されるメモリセルトランジスタのフローティングゲートとコントロールゲート間を絶縁させ、酸化膜、窒化膜及び酸化膜の積層膜の構造であるONO(Oxide/Nitride/Oxide)構造で形成することができる。
そして、誘電体膜210上に多層膜のエッチングマスク膜217を形成する。エッチングマスク膜217は、保護膜212、BARC膜214(Bottom Anti-Reflection Coating)及びマスク膜216を含む積層膜で形成することができる。保護膜212は、後続の誘電体膜210エッチング工程で誘電体膜210が損傷するのを防止するために形成し、誘電体膜210を形成した後、時間の遅滞なしに(No Time Delay)形成することが望ましい。保護膜212は、誘電体膜210とエッチング選択比が異なる物質で形成することができ、特に、誘電体膜210上に形成されるコントロールゲートの一部となるようにゲート用導電膜、例えば、ポリシリコン膜で形成することが望ましい。
図４を参照すれば、エッチングマスク膜217をパターニングするために、まず、マスク膜216に対してエッチング工程を行ってパターニングする。マスク膜216は、誘電体膜210に形成されるコンタクトホールと対応する領域がオープンされるようにパターニングし、マスク膜216がオープンされた領域には、マスク膜216の下部に形成されたBARC膜214の一部が露出される。
そして、パターニングされたマスク膜216を用いるエッチング工程で露出されたBARC膜214を除去してパターニングする。この時、エッチング工程で除去されるBARC膜214パターンの縁部の側壁は、傾斜エッチング(slope etch)となり、下部へ行くほど幅が狭くなる傾斜プロファイル(profile)を有するようになる。このような傾斜エッチングは、エッチング工程時に発生する副産物であるポリマー(polymer)がパターニングされるBARC膜214の縁部に残留することにより可能になり得る。これにより、BARC膜214の開口部の下部の幅は、マスク膜216の開口部の幅と対応するBARC膜214の開口部の上部の幅より狭く形成される。一方、 BARC膜214がパターニングされることにより、BARC膜214の下部に形成された保護膜212の一部が露出される。
このような傾斜エッチングをさらに容易に行うために、エッチング工程時に高いパワー(power)を印加してエッチング工程時に発生するポリマーの量を増加させるが、このようなポリマーが容易に除去されずに側壁に残留することができるように比較的低い温度でエッチング工程を行うことが望ましい。このために、BARC膜214を除去する工程は、300W〜1000WのTCPパワー(transformer coupled plasma power)及び200W〜400Wのバイアスパワー(bias power)の比較的高いパワーと30℃〜50℃の比較的低い温度でHBrガスをエッチングガスとして用いるICP(Inductively Coupled Plasma)エッチング工程を行うことができる。
図５を参照すれば、それぞれパターニングされたマスク膜216及びBARC膜214をマスク膜として用いるエッチング工程を行い、露出された保護膜212を除去してパターニングする。この時、前述した工程でパターニングされたBARC膜214の開口部の下部はBARC膜214開口部の上部より幅が狭く形成されるため、パターニングされた保護膜212の開口部の幅は、パターニングされたマスク膜216の開口部の幅より狭く形成されることができる。従って、本発明により形成されたエッチングマスクパターン217ａは、上部の幅より下部の幅がより狭く形成されることができる。
一方、保護膜212の一部が除去されることにより、保護膜212の下部に形成された誘電体膜210の一部が露出される。この時、保護膜212の下部に形成された誘電体膜210が損傷しないように、誘電体膜210に対するエッチング選択比が10:1〜100:1であるエッチング工程で行うことが望ましい。このために、300W〜1000WのTCPパワー及び200W〜400Wのバイアスパワーと30℃〜50℃の温度でHBrガスとO2ガスをエッチングガスとして用いるICPエッチング工程を行うことができる。
図６を参照すれば、エッチングマスクパターン217ａを用いるエッチング工程を行い、前述した工程で露出された誘電体膜210を除去してコンタクトホールを形成する。誘電体膜210を除去する時には、誘電体膜210の下部に形成されたゲート用導電膜206が損傷しないように誘電体膜210に対するエッチング選択比が大きいエッチング工程で行うことが望ましい。このために、CF4ガスをエッチングガスとして用いるICPエッチング工程を行うことができる。この時、上部の幅より下部の幅がより狭くパターニングされたエッチングマスクパターン217ａに沿って、パターニングされた誘電体膜210の開口部の幅は、エッチングマスクパターン217ａの上部の幅であるマスク膜216の開口部の幅より狭く形成されることができる。一方、誘電体膜210の一部が除去されることにより、誘電体膜210の下部に形成されたゲート用導電膜206の一部が露出され、この時、素子分離膜208の一部も露出されることができる。
図７を参照すれば、エッチングマスクパターン217ａとパターニングされた誘電体膜210をマスクとして用いるエッチング工程を行い、露出されたゲート用導電膜206の一部を除去する。ゲート用導電膜206の一部を除去する時には、露出されたゲート用導電膜206が全部除去され、ゲート用導電膜206の下部に形成された半導体基板202の一部が露出されないようにすることが望ましい。このために、300W〜1000WのTCPパワー及び100W〜300Wの比較的低いバイアスパワーと30℃〜50℃の温度でCHF3ガスをエッチングガスとして用いるICPエッチング工程を行うことができる。一方、ゲート用導電膜206の一部を除去する時、素子分離膜208の一部も共に除去されることができる。
図８を参照すれば、マスク膜216及びBARC膜214を除去する。
その後、図面には示されていないが、保護膜212上にコントロールゲート用導電膜を形成し、選択ラインで誘電体膜210に形成されたコンタクトホールを通じてフローティングゲートとコントロールゲートが電気的に接続されることができる。
一方、本発明は、誘電体膜210上に形成されたエッチングマスクパターン217ａのうち、BARC膜214に対してのみ傾斜エッチングを行い、BARC膜214の側壁が傾斜プロファイルを有するように形成することを一実施例として説明した。しかし、BARC膜214の以外にもエッチングマスクパターン217ａに含まれる任意の層に対して傾斜エッチングを行って側壁を傾斜プロファイルを有するように形成し、開口部の上部の幅より下部の幅がより小さいエッチングマスクパターン217ａを形成することができることは当然である。特に、エッチングマスクパターン217ａを形成する時、二つ以上の層に対して傾斜エッチングを行えば、本発明の一実施例より微細な下部の幅を有するように形成することができる。
本発明は、非揮発性メモリ素子の製造方法に関するものであり、特に、ナンド(NAND)フラッシュ素子を形成する非揮発性メモリ素子の製造方法に利用することができる。
非揮発性メモリ素子の製造方法を説明するために示した素子のレイアウト図。 非揮発性メモリ素子の製造方法を説明するための選択ラインの断面図。 非揮発性メモリ素子の製造方法を説明するための選択ラインの断面図。 非揮発性メモリ素子の製造方法を説明するための選択ラインの断面図。 非揮発性メモリ素子の製造方法を説明するための選択ラインの断面図。 非揮発性メモリ素子の製造方法を説明するための選択ラインの断面図。 非揮発性メモリ素子の製造方法を説明するための選択ラインの断面図。 非揮発性メモリ素子の製造方法を説明するための選択ラインの断面図。
符号の説明
202…半導体基板
204…トンネル絶縁膜
206…ゲート用導電膜
208…素子分離膜
210…誘電体膜
212…保護膜
214… BARC膜
216…マスク膜
217…エッチングマスク膜
217ａ…エッチングマスクパターン

Claims (17)

  1. 素子分離領域とアクティブ領域を含む半導体基板上にトンネル絶縁膜を形成する段階;
    前記トンネル絶縁膜上にゲート用導電膜を形成する段階;
    前記ゲート用導電膜上に誘電体膜を形成する段階;
    前記誘電体膜上に上部の幅より下部の幅が狭いエッチングマスクパターンを形成する段階;及び
    前記エッチングマスクパターンを用いて前記誘電体膜の一部を除去してコンタクトホールを形成する段階を含む非揮発性メモリ素子の製造方法。
  2. 前記エッチングマスクパターンを形成する段階は、
    前記誘電体膜上に多層膜からなるエッチングマスク膜を形成する段階;及び
    前記エッチングマスク膜をパターニングするが、前記エッチングマスク膜に含まれた膜の少なくともいずれか一つの膜に対して傾斜エッチングを行って前記エッチングマスクパターンを形成する段階をさらに含む請求項１に記載の非揮発性メモリ素子の製造方法。
  3. 前記エッチングマスクパターンを形成する段階は、
    前記誘電体膜上に保護膜を形成する段階;
    前記保護膜上にBARC(Bottom Anti-Reflection Coating)膜を形成する段階;前記BARC膜上にマスクパターンを形成する段階;
    前記マスクパターンで前記BARC膜に対して傾斜エッチングを行ってBARC膜をパターニングする段階;及び
    前記BARC膜パターンで前記保護膜をパターニングする段階をさらに含む請求項１に記載の非揮発性メモリ素子の製造方法。
  4. 前記BARC膜がエッチングされる時に発生する副産物がパターニングされる前記BARC膜の側壁に残留して傾斜エッチングされる請求項３に記載の非揮発性メモリ素子の製造方法。
  5. 前記傾斜エッチングは、ICP(Inductively Coupled Plasma)エッチングで行う請求項３に記載の非揮発性メモリ素子の製造方法。
  6. 前記傾斜エッチングは、HBrガスをエッチングガスとする請求項３に記載の非揮発性メモリ素子の製造方法。
  7. 前記傾斜エッチングは、300W〜1000WのTCPパワー(transformer coupled plasma power)と、200W〜400Wのバイアスパワー(bias power)及び30℃〜50℃の温度で行う請求項３に記載の非揮発性メモリ素子の製造方法。
  8. 前記誘電体膜のコンタクトホールは、ICPエッチング工程で形成する請求項１に記載の非揮発性メモリ素子の製造方法。
  9. 前記誘電体膜のコンタクトホールは、CF4ガスをエッチングガスとして形成する請求項１に記載の非揮発性メモリ素子の製造方法。
  10. 前記誘電体膜にコンタクトホールを形成した後、露出された前記ゲート用導電膜の一部を除去する段階をさらに含む請求項１に記載の非揮発性メモリ素子の製造方法。
  11. 前記露出されたゲート用導電膜の一部は、ICPエッチング工程で除去する請求項１０に記載の非揮発性メモリ素子の製造方法。
  12. 前記露出されたゲート用導電膜の一部は、CHF3ガスで除去する請求項１０に記載の非揮発性メモリ素子の製造方法。
  13. 前記露出されたゲート用導電膜の一部は、300W〜1000WのTCPパワーと、100W〜300Wのバイアスパワー及び30℃〜50℃の温度で除去する請求項１０に記載の非揮発性メモリ素子の製造方法。
  14. 前記保護膜をパターニングする段階は、前記誘電体膜に対するエッチング選択比が10:1〜100:1であるエッチング工程で行う請求項３に記載の非揮発性メモリ素子の製造方法。
  15. 前記保護膜をパターニングする段階は、ICPエッチング工程で除去する請求項３に記載の非揮発性メモリ素子の製造方法。
  16. 前記保護膜をパターニングする段階は、HBrガスとO2ガスで除去する請求項３に記載の非揮発性メモリ素子の製造方法。
  17. 前記保護膜をパターニングする段階は、300W〜1000WのTCPパワーと、200W〜400Wのバイアスパワー及び30℃〜50℃の温度で除去する請求項３に記載の非揮発性メモリ素子の製造方法。
JP2008213615A 2008-01-28 2008-08-22 非揮発性メモリ素子の製造方法 Pending JP2009177124A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080008498A KR20090082627A (ko) 2008-01-28 2008-01-28 비휘발성 메모리 소자의 제조 방법

Publications (1)

Publication Number Publication Date
JP2009177124A true JP2009177124A (ja) 2009-08-06

Family

ID=40899669

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008213615A Pending JP2009177124A (ja) 2008-01-28 2008-08-22 非揮発性メモリ素子の製造方法

Country Status (4)

Country Link
US (1) US7820499B2 (ja)
JP (1) JP2009177124A (ja)
KR (1) KR20090082627A (ja)
CN (1) CN101499442B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011142306A (ja) * 2009-11-30 2011-07-21 Soonwoo Cha 相変化メモリのためのキーホールフリー傾斜ヒーター
CN109860196A (zh) * 2019-02-14 2019-06-07 长江存储科技有限责任公司 3d nand存储器的形成方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9673245B2 (en) 2012-10-01 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Implant isolated devices and method for forming the same
US9355888B2 (en) 2012-10-01 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Implant isolated devices and method for forming the same
TWI748286B (zh) * 2019-11-21 2021-12-01 華邦電子股份有限公司 半導體裝置以及其形成方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6025271A (en) * 1997-12-08 2000-02-15 Micron Technology, Inc. Method of removing surface defects or other recesses during the formation of a semiconductor device
KR100376978B1 (ko) 2000-12-26 2003-03-26 주식회사 하이닉스반도체 반도체소자의 콘택홀 형성방법
KR100454135B1 (ko) * 2002-10-10 2004-10-26 삼성전자주식회사 비휘발성 기억소자의 형성방법
KR20060076497A (ko) 2004-12-29 2006-07-04 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
KR20060088637A (ko) 2005-02-02 2006-08-07 삼성전자주식회사 주변 영역 트랜지스터를 갖는 플래시 기억 소자 및 그제조 방법
KR100745898B1 (ko) * 2006-02-21 2007-08-02 주식회사 하이닉스반도체 반도체 소자의 형성 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011142306A (ja) * 2009-11-30 2011-07-21 Soonwoo Cha 相変化メモリのためのキーホールフリー傾斜ヒーター
US9082969B2 (en) 2009-11-30 2015-07-14 Micron Technology, Inc. Keyhole-free sloped heater for phase change memory
CN109860196A (zh) * 2019-02-14 2019-06-07 长江存储科技有限责任公司 3d nand存储器的形成方法

Also Published As

Publication number Publication date
US20090191697A1 (en) 2009-07-30
US7820499B2 (en) 2010-10-26
KR20090082627A (ko) 2009-07-31
CN101499442B (zh) 2012-05-09
CN101499442A (zh) 2009-08-05

Similar Documents

Publication Publication Date Title
KR100849852B1 (ko) 비휘발성 반도체 집적 회로 장치 및 이의 제조 방법
KR100632634B1 (ko) 플래시 메모리 소자 및 그 제조 방법
KR100953050B1 (ko) 비휘발성 메모리 소자 및 그의 제조 방법
JP2009177124A (ja) 非揮発性メモリ素子の製造方法
JP2008227403A (ja) 半導体装置およびその製造方法
JP2007173763A (ja) フラッシュメモリ素子の製造方法
JP2007013082A (ja) フラッシュメモリ素子及びその製造方法
JP2007073963A (ja) スプリットゲート型不揮発性記憶装置及びその製造方法
US7611946B2 (en) Method of fabricating a non-volatile memory device
JP5176177B2 (ja) 半導体素子のコンタクトプラグ形成方法
US20140217555A1 (en) Semiconductor device and manufacturing method thereof
KR20080064306A (ko) 반도체 소자의 소자 분리막 형성 방법
KR20080040214A (ko) 반도체 메모리 소자의 게이트 전극 제조방법
RU2807966C1 (ru) Устройство энергонезависимой памяти
KR100442151B1 (ko) 비휘발성 메모리 셀의 플로팅 게이트 제조방법
KR100799860B1 (ko) 플래쉬 메모리 소자 및 그의 제조방법
KR20080092543A (ko) 플래시 메모리 소자 및 그 제조 방법
KR20100074650A (ko) 비휘발성 메모리 소자의 제조 방법
KR100540337B1 (ko) 반도체 소자의 게이트 형성 방법
KR100474739B1 (ko) 비휘발성 메모리 셀의 경사진 플로팅 게이트 제조방법
KR101098428B1 (ko) 불휘발성 메모리 소자의 제조 방법
KR20090000444A (ko) 비휘발성 메모리 소자의 제조 방법
JP2009111341A (ja) 半導体素子のゲート形成方法
KR20050070785A (ko) 플래시 메모리 셀의 게이트 형성 방법
JP2009065123A (ja) 半導体素子のコンタクトプラグ製造方法