KR20060076497A - 반도체 소자의 금속배선 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 92
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 24
- 239000002184 metal Substances 0.000 title claims abstract description 24
- 238000000059 patterning Methods 0.000 claims abstract description 41
- 239000010410 layer Substances 0.000 claims abstract description 20
- 239000011229 interlayer Substances 0.000 claims abstract description 10
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 229920002120 photoresistant polymer Polymers 0.000 claims description 35
- 238000005530 etching Methods 0.000 claims description 27
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 17
- 229910052721 tungsten Inorganic materials 0.000 claims description 17
- 239000010937 tungsten Substances 0.000 claims description 17
- 238000011065 in-situ storage Methods 0.000 claims description 9
- 150000001875 compounds Chemical class 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 230000002265 prevention Effects 0.000 claims description 3
- 238000004140 cleaning Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910017855 NH 4 F Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
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- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
- H01L21/0276—Photolithographic processes using an anti-reflective coating
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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Abstract
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 본 발명의 사상은 하부금속배선이 형성된 반도체 기판 상에 층간 절연막, 식각 정지막, 유전막, 하드 마스크막, 반사방지막을 순차적으로 형성하는 단계, 상기 반사방지막을 패터닝하여 트렌치가 형성될 영역을 정의하면서 동시에 삼각형 형상의 프로파일을 갖는 반사방지막으로 형성하는 단계, 상기 삼각형 형상의 프로파일을 갖는 반사방지막을 식각 마스크로 상기 하드마스크를 패터닝하는 단계, 상기 패터닝된 하드마스크 및 상기 삼각형 형상의 프로파일을 갖는 반사 방지막을 식각 마스크로 상기 유전막 및 식각 정지막을 패터닝하여 트렌치를 형성하는 단계, 상기 트렌치가 형성된 결과물의 상기 층간 절연막을 패터닝하여 콘택홀을 형성하는 단계 및 상기 트렌치 및 콘택홀이 형성된 결과물 상에 도전막을 형성한 후 상기 유전막이 노출될 때까지 평탄화 공정을 수행하여 금속배선 및 콘택 플러그의 형성을 완료하는 단계를 포함한다.
금속배선
Description
도 1 내지 도 5는 본 발명에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
sub: 반도체 기판 10: 층간 절연막
12: 식각 정지막 14: 유전막
16: 하드마스크 18: 반사방지막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 금속배선 형성방법에 관한 것이다.
일반적으로 반도체 소자의 제조공정 중에서 금속배선 형성시 패턴 사이즈가 감소함에 따라 미세 패턴 형성을 위한 다양한 기술들이 요구되고 있다.
반도체 소자의 패턴 사이즈가 감소됨에 따라 미세 패턴 형성을 위해 사용되는 포토레지스트는 파워 및 물리적인 스퍼터링 조건에서 포토레지스트 손상이 심화되어 식각 공정시 포토레지스트 마진 측면에서 취약한 단점이 있다.
따라서 반도체 소자의 미세 패턴 형성을 위해 사용되는 포토레지스트의 손상을 최소화시켜 이 포토레지스트의 식각 공정시 포토레지스트 마진을 향상시킬 수 있도록 하는 기술이 요구되고 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 반도체 소자의 미세 패턴 형성을 위해 사용되는 포토레지스트의 손상을 최소화시켜 이 포토레지스트의 식각 공정시 포토레지스트 마진을 향상시킬 수 있도록 하는 반도체 소자의 금속배선 형성방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 하부금속배선이 형성된 반도체 기판 상에 층간 절연막, 식각 정지막, 유전막, 하드 마스크막, 반사방지막을 순차적으로 형성하는 단계, 상기 반사방지막을 패터닝하여 트렌치가 형성될 영역을 정의하면서 동시에 삼각형 형상의 프로파일을 갖는 반사방지막으로 형성하는 단계, 상기 삼각형 형상의 프로파일을 갖는 반사방지막을 식각 마스크로 상기 하드마스크 를 패터닝하는 단계, 상기 패터닝된 하드마스크 및 상기 삼각형 형상의 프로파일을 갖는 반사 방지막을 식각 마스크로 상기 유전막 및 식각 정지막을 패터닝하여 트렌치를 형성하는 단계, 상기 트렌치가 형성된 결과물의 상기 층간 절연막을 패터닝하여 콘택홀을 형성하는 단계 및 상기 트렌치 및 콘택홀이 형성된 결과물 상에 도전막을 형성한 후 상기 유전막이 노출될 때까지 평탄화 공정을 수행하여 금속배선 및 콘택 플러그의 형성을 완료하는 단계를 포함한다.
상기 삼각형 형상의 프로파일을 갖는 반사방지막의 패터닝 공정은 HBr가스를 사용한 식각공정을 통해 수행하는 것이 바람직하다.
상기 하드 마스크는 텅스텐막인 것이 바람직하고, 상기 하드 마스크의 패터닝 공정은 SF6, Cl2, O2, BCl3 및 N2 의 조합으로 형성된 화합물을 통해 수행되는 식각공정인 것이 바람직하다.
상기 트렌치 형성공정 후 상기 트렌치 측벽에 습식방지 질화막을 형성하는 단계를 더 포함하는 것이 바람직하다.
상기 도전막은 텅스텐막인 것이 바람직하다.
상기 유전막이 노출될 때까지 수행되는 상기 텅스텐막인 도전막의 평탄화 공정시 상기 텅스텐막인 하드 마스크까지 제거되는 것이 바람직하다.
상기 하드 마스크의 패터닝 공정시 상기 하드 마스크의 하부에 형성된 소정 두께의 상기 유전막이 패터닝되고, 상기 삼각형 형상의 프로파일을 갖는 반사방지막의 소정 두께 또한 제거되는 것이 바람직하다.
트렌치가 형성될 영역을 정의하기 위한 상기 반사 방지막의 패터닝 공정은 상기 반사 방지막 상부에 포토레지스트 패턴을 형성한 후 이를 식각 마스크로 상기 반사방지막을 식각하는 공정인 것이 바람직하다.
상기 포토레지스트 패턴은 상기 하드 마스크의 패터닝 공정 후 모두 제거되어야 하는 것이 바람직하다.
상기 포토레지스트 패턴의 제거는 상기 하드 마스크의 패터닝 공정 후 동일 챔버 내에서 인시튜(in-situ)로 수행되는 것이 바람직하다.
상기 포토레지스트 패턴의 제거는 상기 유전막 및 식각 정지막 패터닝 공정 전에, 상기 유전막 패터닝 공정이 수행될 챔버 내에서 인시튜(in-situ)로 수행되는 것이 바람직하다.
상기 인시튜(in-situ)로 진행되는 포토레지스트 패턴 제거공정은 CF4, O2 및 Ar 가스 중 어느 하나를 사용하여 수행하는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다라고 기재되는 경우에, 상기 어떤 막은 상 기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 내지 도 5는 본 발명에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 하부금속배선(미도시)이 매몰된 반도체 기판(sub) 상에 산화막인 층간 절연막(10), 질화막인 식각 정지막(12), 산화막인 유전막(14), 텅스텐막인 하드마스크(16), 반사방지막(18)을 순차적으로 형성한다. 상기 반사방지막(18)의 소정영역에 포토레지스트 패턴(PR)을 형성한다. 상기 포토레지스트 패턴(PR)은 후속 공정을 통해 하부 막질들을 패터닝하여 형성될 금속배선을 정의할 패턴이다.
도 2를 참조하면, 상기 포토레지스트 패턴(PR)을 식각 마스크로 식각공정을 수행하여, 삼각형 형상의 프로파일을 갖는 반사방지막(18)을 형성한다.
상기 삼각형 형상의 프로파일을 갖는 반사방지막(18)의 형성을 위한 식각 공정시 HBr가스를 사용하면 폴리머가 다량 발생하게 되어 반사방지막 패턴 하부에 증착됨으로써 상기와 같은 삼각형 형상의 프로파일이 형성된다.
이 삼각형 형상의 프로파일을 갖는 반사방지막의 형성은 하부의 하드마스크 식각 공정시 현상 후 임계크기(development inspection critical dimention; 이하 DICD라 칭함)를 증가시키게 되고, 하부의 텅스텐막인 하드마스크의 CD를 증가시킬 수 있게 된다.
도 3을 참조하면, 상기 삼각형 형상의 프로파일을 갖는 반사방지막(18)을 식각 마스크로 식각공정을 수행하여, 텅스텐막인 하드 마스크(16)를 패터닝한다.
상기 텅스텐막인 하드 마스크의 패터닝을 위한 식각 공정은 SF6, Cl2, O2, BCl3, N2 의 조합으로 형성된 화합물을 통해 수행된다.
상기 하드 마스크(16)의 패터닝 공정시 하부에 형성된 소정 두께의 유전막(14)이 패터닝되고, 상기 삼각형 형상의 프로파일을 갖는 반사방지막(18)의 소정 두께 또한 제거된다.
상기 하드 마스크의 패터닝을 위한 식각공정은 EOP(End of point) 시스템을 적용하여 식각공정을 수행한 후 측벽 보호(side passivation)효과를 증대시킬 수 있도록 하는 화합물을 통해 오버식각공정을 수행한다.
상기 하드 마스크의 패터닝 공정시 사용되는 상기와 같은 화합물을 통해 하부의 유전막이 드러날 때의 텅스텐인 하드마스크의 측벽손상을 최소화한다.
상기 하드 마스크 패터닝 공정시 상기 하부의 유전막이 드러날 때의 텅스텐 인 하드마스크의 측벽손상이 발생하게 되면, 텅스텐인 하드마스크의 언더컷(under cut) 현상이 유발되는 데, 상기와 같은 화합물을 통해 식각공정을 수행하면 이를 방지할 수 있게 된다.
상기 반사방지막(18), 하드 마스크막(16)의 패터닝을 위한 식각 공정시 남겨지는 포토레지스트 패턴의 양이 최소화되도록 한다.
상기 하드마스크의 패터닝 공정 후 잔존한 포토레지스트 패턴은 제거되어야 하는 데, 상기 잔존한 포토레지스트 패턴은 하드 마스크의 패터닝 공정 후 동일 챔버 내에서 인시튜(in-situ)로 수행될 수도 있고, 이후 수행될 유전막 패터닝 공정 전에, 별도의 포토레지스트 패턴 제거 장비 없이, 유전막 제거공정이 수행될 챔버 내에서 인시튜로 제거될 수 있다.
상기 인시튜로 진행되는 포토레지스트 패턴 제거공정은 CF4, O2, Ar 가스를 사용한다.
도 4를 참조하면, 상기 공정이 수행된 결과물에서 상기 패터닝된 하드마스크를 식각 마스크로 하부의 유전막(14), 식각 정지막(12)을 패터닝하여, 트렌치(T)를 형성한다. 또한, 상기 유전막(14), 식각 정지막(12)의 패터닝 공정시 하부에 형성된 소정 두께의 층간절연막(10)이 패터닝된다.
상기 트렌치 형성공정 후 상기 트렌치 측벽에 도전막 형성전 수행될 세정공정에 대해 산화막인 유전막과 식각 정지막 계면 사이의 손상을 방지하기 위해 습식방지 질화막(미도시)을 더 형성할 수도 있다.
상기 세정공정은 NH4F, HF를 사용하여 수행된다.
도 5를 참조하면, 상기 트렌치가 형성된 결과물 상에 콘택홀을 정의하기 위한 포토레지스트 패턴(미도시)을 형성하고, 이를 식각 마스크로 층간 절연막인 산화막(10)을 패터닝하여 콘택홀을 형성한다.
상기 트렌치 및 콘택홀이 형성된 결과물의 포토레지스트 패턴을 제거하는 공정을 수행하고, 상기 결과물 전면에 텅스텐막과 같은 도전막을 형성한 후, 상기 유 전막(14)이 노출될 때까지 CMP 공정과 같은 평탄화 공정을 수행하여 금속배선 및 콘택 플러그(20)의 형성을 완료한다.
상기 유전막이 노출될 때 까지 CMP 공정과 같은 평탄화 공정을 수행하게 되면, 상기 유전막 상부에 형성된 텅스텐막인 하드 마스크(16) 또한 제거된다.
본 발명에 의하면, 상기 금속배선 형성을 위한 식각공정 단계 및 식각 공정시 사용되는 화합물을 사용함으로써, 반도체 소자의 미세 패턴 형성을 위해 사용되는 포토레지스트의 손상을 최소화시켜 포토레지스트의 식각 공정시 포토레지스트 마진을 향상시킬 수 있도록 하는 효과가 있다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 상기 금속배선 형성을 위한 식각공정 단계 및 식각 공정시 사용되는 화합물을 사용함으로써, 반도체 소자의 미세 패턴 형성을 위해 사용되는 포토레지스트의 손상을 최소화시켜 포토레지스트의 식각 공정시 포토레지스트 마진을 향상시킬 수 있도록 하는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.
Claims (13)
- 하부금속배선이 형성된 반도체 기판 상에 층간 절연막, 식각 정지막, 유전막, 하드 마스크막, 반사방지막을 순차적으로 형성하는 단계;상기 반사방지막을 패터닝하여 트렌치가 형성될 영역을 정의하면서 동시에 삼각형 형상의 프로파일을 갖는 반사방지막으로 형성하는 단계;상기 삼각형 형상의 프로파일을 갖는 반사방지막을 식각 마스크로 상기 하드마스크를 패터닝하는 단계;상기 패터닝된 하드마스크 및 상기 삼각형 형상의 프로파일을 갖는 반사 방지막을 식각 마스크로 상기 유전막 및 식각 정지막을 패터닝하여 트렌치를 형성하는 단계;상기 트렌치가 형성된 결과물의 상기 층간 절연막을 패터닝하여 콘택홀을 형성하는 단계; 및상기 트렌치 및 콘택홀이 형성된 결과물 상에 도전막을 형성한 후 상기 유전막이 노출될 때까지 평탄화 공정을 수행하여 금속배선 및 콘택 플러그의 형성을 완료하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
- 제1 항에 있어서, 상기 삼각형 형상의 프로파일을 갖는 반사방지막의 패터닝 공정은HBr가스를 사용한 식각공정을 통해 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제1 항에 있어서, 상기 하드 마스크는텅스텐막인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제1 항 또는 제3 항에 있어서, 상기 하드 마스크의 패터닝 공정은SF6, Cl2, O2, BCl3 및 N2 의 조합으로 형성된 화합물을 통해 수행되는 식각공정인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제1 항에 있어서, 상기 트렌치 형성공정 후상기 트렌치 측벽에 습식방지 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제1 항에 있어서, 상기 도전막은텅스텐막인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제3 항 또는 제6 항에 있어서,상기 유전막이 노출될 때까지 수행되는 상기 텅스텐막인 도전막의 평탄화 공정시 상기 텅스텐막인 하드 마스크까지 제거되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제1 항에 있어서, 상기 하드 마스크의 패터닝 공정시상기 하드 마스크의 하부에 형성된 소정 두께의 상기 유전막이 패터닝되고, 상기 삼각형 형상의 프로파일을 갖는 반사방지막의 소정 두께 또한 제거되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제1 항에 있어서,트렌치가 형성될 영역을 정의하기 위한 상기 반사 방지막의 패터닝 공정은상기 반사 방지막 상부에 포토레지스트 패턴을 형성한 후 이를 식각 마스크로 상기 반사방지막을 식각하는 공정인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제9 항에 있어서, 상기 포토레지스트 패턴은상기 하드 마스크의 패터닝 공정 후 모두 제거되어야 하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제10 항에 있어서, 상기 포토레지스트 패턴의 제거는상기 하드 마스크의 패터닝 공정 후 상기 하드마스크의 패터닝공정이 수행된 챔버 내에서 인시튜(in-situ)로 수행되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제10 항에 있어서, 상기 포토레지스트 패턴의 제거는상기 유전막 및 식각 정지막 패터닝 공정 전에, 상기 유전막 패터닝 공정이 수행될 챔버 내에서 인시튜(in-situ)로 수행되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제11 항 또는 제12 항에 있어서,상기 인시튜(in-situ)로 진행되는 포토레지스트 패턴 제거공정은CF4, O2 및 Ar 가스 중 어느 하나를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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| KR1020040114946A KR20060076497A (ko) | 2004-12-29 | 2004-12-29 | 반도체 소자의 금속배선 형성방법 |
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| KR20060076497A true KR20060076497A (ko) | 2006-07-04 |
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ID=37168768
Family Applications (1)
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| KR1020040114946A KR20060076497A (ko) | 2004-12-29 | 2004-12-29 | 반도체 소자의 금속배선 형성방법 |
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| KR (1) | KR20060076497A (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100712811B1 (ko) * | 2005-12-14 | 2007-04-30 | 동부일렉트로닉스 주식회사 | 소자분리용 트랜치 형성방법 |
| KR100734666B1 (ko) * | 2005-12-23 | 2007-07-02 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| US7820499B2 (en) | 2008-01-28 | 2010-10-26 | Hynix Semiconductor Inc. | Method for manufacturing a nonvolatile memory device |
| CN105785639A (zh) * | 2016-03-30 | 2016-07-20 | 友达光电股份有限公司 | 低反射金属结构、显示面板及其制作方法 |
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2004
- 2004-12-29 KR KR1020040114946A patent/KR20060076497A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100734666B1 (ko) * | 2005-12-23 | 2007-07-02 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| US7820499B2 (en) | 2008-01-28 | 2010-10-26 | Hynix Semiconductor Inc. | Method for manufacturing a nonvolatile memory device |
| CN105785639A (zh) * | 2016-03-30 | 2016-07-20 | 友达光电股份有限公司 | 低反射金属结构、显示面板及其制作方法 |
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