KR100411026B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 산화물 계통의 물질로 형성되는 층간 절연막에 대하여 식각 선택비가 큰 질화물 계통의 물질로 식각 정지층을 하부 단위 소자 상에 형성하므로, 하부 단위 소자와 상부 금속 배선을 연결하는 금속 콘택 공정 시에 하부 단위 소자의 플라즈마 유도 손상을 방지할 수 있는 반도체 소자의 제조 방법에 관하여 기술된다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 하부 단위 소자와 상부 금속 배선을 연결하는 금속 콘택 공정 시에 하부 단위 소자의 플라즈마 유도 손상을 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 제조 공정에서 하부 단위 소자와 상부 금속 배선을 연결하기 위하여 금속 콘택 공정을 실시하고 있다. 금속 콘택 공정에서 콘택홀 형성을 위한 플라즈마 건식 식각 기술은 식각 대상층에 대한 주 식각 공정과 하부 도전층이 노출되기 시작하는 시점부터 적용되는 과도 식각 공정으로 이루어진다.
도 1은 종래 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(11) 상에 워드라인(12)을 형성하고, 워드라인(12) 상에 표면이 평탄화된 제 1 층간 절연막(13)을 형성한다. 제 1 층간 절연막(13)의 일부분을 식각하고, 식각된 부분을 통해 반도체 기판(11)과 연결되는 비트라인(14)을 제 1 층간 절연막(13) 상에 형성한다. 비트라인(14) 상에 표면이 평탄화된 제 2 층간 절연막(15)을 형성한다. 제 1 및 제 2 층간 절연막(13 및 15)의 일부분을 식각하고, 식각된 부분을 통해 반도체 기판(11)과 연결되는 캐패시터(16)를 제 2 층간 절연막(15) 상에 형성한다. 캐패시터(16) 상에 표면이 평탄화된 제 3 층간 절연막(17)을 형성한다.
상기한 공정으로 하부 단위 소자의 제조가 완료되고, 이 하부 단위 소자와 금속 배선을 연결하는 금속 콘택 공정을 실시한다.
금속 콘택 공정은 워드라인(12), 액티브 영역의 반도체 기판(11), 비트라인(14) 및 캐패시터(16) 각각의 일부분이 개방된(open) 포토레지스트 패턴(18)을 제 3 층간 절연막(17) 상에 형성하고, 포토레지스트 패턴(18)을 식각 마스크로 한 플라즈마 건식 식각 공정으로 제 3, 제 2 및 제 1 층간 절연막(17, 15 및 13)을 순차적으로 식각하여 콘택홀들(C1, C2, C3 및 C4)을 형성한다.
플라즈마 건식 식각 공정은 식각 대상층(17, 15 및 13)에 대한 주 식각 공정과 하부 도전층(11, 12, 14 및 16)이 노출되기 시작하는 시점부터 적용되는 과도 식각 공정으로 이루어지며, 이러한 공정을 통해 워드라인(12)의 일부가 노출되는 워드라인 콘택홀(C1), 액티브 영역의 반도체 기판(11)의 일부가 노출되는 기판 콘택홀(C2), 비트라인(14)의 일부가 노출되는 비트라인 콘택홀(C3) 및 캐패시터(16)의 일부가 노출되는 캐패시터 콘택홀(C4)이 동시에 형성된다. 워드라인 콘택홀(C1), 기판 콘택홀(C2), 비트라인 콘택홀(C3) 및 캐패시터 콘택홀(C4) 각각은 하부 도전층(11, 12, 14 및 16)이 형성되는 위치가 다르기 때문에 그 깊이 또한 다르다.
상기에서, 과도 식각 공정은 식각 완료 시점에서 공정의 불균일성과 패턴 밀도(pattern density) 차이에 의한 로딩 효과(loading effect), 하부 단차, 식각 대상층 조성의 불균일성 등에 의하여 부분적으로 잔존하는 식각 대상층(13, 15 및 17)의 제거를 목적으로 한다. 과도 식각 공정 시간은 식각 대상층(13, 15 및 17)의 공정 시간을 기준으로 통상 30 내지 100% 범위에서의 추가 식각 공정 형식으로 진행된다. 식각 대상층(13, 15 및 17)의 두께가 증가하면 식각 공정 후에 잔존하는잔류물의 두께도 증가하므로 과도 식각 공정 시간은 증가한다. 이러한 과도 식각 공정은 확실한 잔류물 제거를 목적으로 어느 정도의 하부 전도층(11, 12, 14 및 16) 손실을 감수하고 과도하게 진행된다. 그러나, 주 식각 공정에서 이미 식각 대상층(13, 15 및 17)의 식각이 완료되어 하부 전도층(11, 12, 14 및 16)이 노출된 부분은 과도 식각 공정의 시작 순간부터 추가 식각이 진행되므로 하부 도전층(11, 12, 14 및 16)의 손실 및 하부 전도층(11, 12, 14 및 16) 표면에서의 전하축적 현상에 의한 소자 특성 열화가 발생된다. 이러한 하부 전도층(11, 12, 14 및 16)의 손실을 최소화하기 위하여 과도 식각 공정은 하부 전도층(11, 12, 14 및 16)에 대하여 식각 선택비가 높은 공정 조건으로 실시하며, 전하축적에 의한 소자 특성 열화를 최소화하기 위하여 과도 식각 공정 시간을 최소화하는 방향으로 셋업(set-up)되지만 식각 공정의 특성상 얻을 수 있는 선택비와 줄일 수 있는 과도 식각 공정 시간은 제한된다.
하부 전도층(11, 12, 14 및 16)중 콘택홀의 깊이가 깊은 기판 콘택홀(C2)이나 워드라인 콘택홀(C1)의 경우에는 주 식각 공정시에 액티브 영역의 반도체 기판(11) 및 워드라인(12)의 표면이 노출되지 않도록 하는 경우가 있으며, 이럴 경우에는 식각 대상층(13, 15 및 17)의 절연체 표면에서만 플라즈마에 의한 전하축적 현상이 발생하므로, 반도체 기판(11)이나 워드라인(12)에 대한 전하축적 현상이 발생하지 않는다. 그러나, 하부 도전층(11, 12, 14 및 16)이 노출되기 시작하는 과도 식각 공정 중에는 노출된 콘택 단면을 통해 불균일한 전하축적 현상으로 전계가 형성되고, 전위차에 의하여 하부 기판을 공통 전극으로 하는 파울러-노드하임터널링(Fowler-Nordheim Tunneling) 현상으로 플라즈마 유도 전하 전류가 발생하여 하부 단위 소자에 손상을 준다. 이러한 플라즈마 유도 손상은 전하축적량과 비례하므로 과도 식각 공정의 시간과 비례하여 증가한다.
따라서, 셀 지역의 워드라인, 비트라인 및 캐패시터 구조가 모두 형성된 후, 주변회로 지역에 셀 구동을 위한 금속 배선 형성을 위하여 워드라인, 비트라인 및 캐패시터의 상,하부 전극 위에 동시에 형성되는 금속 콘택 공정의 경우는 다양한 깊이의 콘택홀들을 동시에 식각하므로 캐패시터의 상부 전극 콘택과 같이 깊이가 얕은 콘택홀의 경우에는 긴 시간 동안 과도 식각 공정에 노출되어 상술한 플라즈마 유도 손상이 증가하게 된다.
따라서, 본 발명은 하부 단위 소자와 상부 금속 배선을 연결하는 금속 콘택 공정시에 하부 단위 소자의 플라즈마 유도 손상을 감소시켜 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 워드라인을 형성하고, 상기 워드라인을 포함한 반도체 기판 상에 워드라인/기판 식각 정지층을 형성하는 단계; 상기 워드라인/기판 식각 정지층을 포함한 전체구조 상에 제 1 층간 절연막을 형성하는 단계; 상기 제 1 층간 절연막 상에 비트라인을 형성하고, 상기 비트라인 상에 비트라인 식각 정지층을 형성하는 단계; 상기 비트라인 식각 정지층을 포함한 전체구조 상에 제 2 층간 절연막을 형성하는 단계; 상기 제 2 층간 절연막 상에 캐패시터를 형성하고, 상기 캐패시터 상에 캐패시터 식각 정지층을 형성하는 단계; 상기 캐패시터 식각 정지층을 포함한 전체구조 상에 제 3 층간 절연막을 형성하는 단계; 상기 제 3 층간 절연막 상에 콘택홀 형성용 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각 마스크로 한 제 1 플라즈마 건식 식각 공정으로 상기 층간 절연막들을 식각하여 상기 식각 정지층 각각이 저면을 이루는 콘택홀들을 형성하는 단계; 및 상기 콘택홀의 저면에 노출된 상기 식각 정지층 각각을 제 2 플라즈마 건식 식각 공정으로 제거하여 콘택홀들 완성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1은 종래 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.
도 2a 및 도 2b는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 21: 반도체 기판 12, 22: 워드라인
13, 23: 제 1 층간 절연막 14, 24: 비트라인
15, 25: 제 2 층간 절연막 16, 26: 캐패시터
17, 27: 제 3 층간 절연막 18, 28: 포토레지스트 패턴
220: 워드라인/기판 식각 정지층 240: 비트라인 식각 정지층
260: 캐패시터 식각 정지층 C1: 워드라인 콘택홀
C2: 기판 콘택홀 C3: 비트라인 콘택홀
C4: 캐패시터 콘택홀
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(21) 상에 워드라인(22)을 형성하고, 적어도 워드라인(22)을 포함한 반도체 기판(21) 상에 워드라인/기판 식각 정지층(220)을 형성하고, 워드라인/기판 식각 정지층(220)을 포함한 전체구조 상에 표면이 평탄화된 제 1 층간 절연막(23)을 형성한다. 제 1 층간 절연막(23)의 일부분을 식각하고, 식각된 부분을 통해 반도체 기판(21)과 연결되는 비트라인(24)을 제 1 층간절연막(23) 상에 형성하고, 비트라인(24) 상에 비트라인 식각 정지층(240)을 형성한다. 비트라인 식각 정지층(240)을 포함한 전체구조 상에 표면이 평탄화된 제 2 층간 절연막(25)을 형성한다. 제 1 및 제 2 층간 절연막(23 및 25)의 일부분을 식각하고, 식각된 부분을 통해 반도체 기판(21)과 연결되는 캐패시터(26)를 제 2 층간 절연막(25) 상에 형성하고, 캐패시터(26) 상에 캐패시터 식각 정지층(260)을 형성한다. 캐패시터 식각 정지층(260)을 포함한 전체구조 상에 표면이 평탄화된 제 3 층간 절연막(17)을 형성한다.
상기에서, 워드라인/기판 식각 정지층(220), 비트라인 식각 정지층(240) 및 캐패시터 식각 정지층(260) 각각은 제 1 내지 제 3 층간 절연막(23, 25 및 27)의 형성 물질로 주로 사용되는 산화물 계통과 식각 선택비가 큰 물질 예를 들어, 질화물 계통의 물질을 10 내지 10,000Å의 두께로 증착하여 형성된다.
상기한 공정으로 하부 단위 소자의 제조가 완료되고, 이 하부 단위 소자와 금속 배선을 연결하는 금속 콘택 공정을 실시한다.
금속 콘택 공정은 워드라인(22), 액티브 영역의 반도체 기판(21), 비트라인(24) 및 캐패시터(26) 각각의 일부분이 개방된(open) 포토레지스트 패턴(28)을 제 3 층간 절연막(27) 상에 형성하고, 포토레지스트 패턴(28)을 식각 마스크로 한 제 1 플라즈마 건식 식각 공정으로 제 3, 제 2 및 제 1 층간 절연막(27, 25 및 23)을 순차적으로 식각하여 콘택홀들(C1, C2, C3 및 C4)을 형성한다.
제 1 플라즈마 건식 식각 공정은 식각 대상층(27, 25 및 23)에 대한 주 식각공정과 하부 도전층(21, 22, 24 및 26) 상부의 식각 정지층(220, 240 및 260)이 노출되기 시작하는 시점부터 적용되는 과도 식각 공정으로 이루어지는며, 이러한 공정을 통해 워드라인(22) 상부의 워드라인/기판 식각 정지층(220)의 일부가 노출되는 워드라인 콘택홀(C1), 액티브 영역의 반도체 기판(21) 상부의 워드라인/기판 식각 정지층(220)의 일부가 노출되는 기판 콘택홀(C2), 비트라인(24) 상부의 비트라인 식각 정지층(240)의 일부가 노출되는 비트라인 콘택홀(C3) 및 캐패시터(26) 상부의 캐패시터 식각 정지층(260)의 일부가 노출되는 캐패시터 콘택홀(C4)이 동시에 형성된다. 워드라인 콘택홀(C1), 기판 콘택홀(C2), 비트라인 콘택홀(C3) 및 캐패시터 콘택홀(C4) 각각은 하부 도전층(21, 22, 24 및 26)이 형성되는 위치가 다르기 때문에 그 깊이 또한 다르다.
상기에서, 과도 식각 공정은 식각 완료 시점에서 공정의 불균일성과 패턴 밀도(pattern density) 차이에 의한 로딩 효과(loading effect), 하부 단차, 식각 대상층 조성의 불균일성 등에 의하여 부분적으로 잔존하는 식각 대상층(23, 25 및 27)의 제거를 목적으로 한다. 제 1 플라즈마 건식 식각 공정의 과도 식각 공정은 C5F8가스를 주식각 가스로 하여 질화물 계통의 물질로 형성되는 식각 정지층(220, 240 및 260)에 대하여 20 : 1 이상의 선택비로 하부 도전층(21, 22, 24 및 26)의 노출 없이 식각 대상층(23, 25 및 27)을 선택적으로 식각한다. 또한, 제 1 플라즈마 건식 식각 공정의 과도 식각 공정은 식각 대상층(23, 25 및 27)의 주 식각 공정 시간을 기준으로 1 내지 300% 범위에서 하부 도전층(21, 22, 24 및 26)의 노출 없이 식각 대상층(23, 25 및 27)을 선택적으로 식각한다.
도 2b를 참조하면, 포토레지스트 패턴(28)을 식각 마스크로 한 제 1 플라즈마 건식 식각 공정으로, 도 2a에 도시된 바와 같이, 제 3, 제 2 및 제 1 층간 절연막(27, 25 및 23)을 순차적으로 식각하여 식각 정지층(220, 240 및 260)이 저면을 이루는 콘택홀들(C1, C2, C3 및 C4)을 형성한 후, 포토레지스트 패턴(28)을 식각 마스크로 다시 사용하여 제 2 플라즈마 건식 식각 공정을 실시하여 식각 정지층(220, 240 및 260)의 노출된 부분을 제거하고, 이로 인하여 워드라인(22)의 일부가 노출되는 워드라인 콘택홀(C1), 액티브 영역의 반도체 기판(21)의 일부가 노출되는 기판 콘택홀(C2), 비트라인(24)의 일부가 노출되는 비트라인 콘택홀(C3) 및 캐패시터(26)의 일부가 노출되는 캐패시터 콘택홀(C4)이 동시에 완성된다.
상기에서, 제 2 플라즈마 건식 식각 공정은 식각 정지층(220, 240 및 260)에 대한 주 식각 공정과 하부 도전층(21, 22, 24 및 26)이 노출되기 시작하는 시점부터 적용되는 과도 식각 공정으로 이루어진다.
제 2 플라즈마 건식 식각 공정의 과도 식각 공정은 CH2F2/C2HF5가스를 주 식각 가스로 하며, 식각 정지층(220, 240 및 260)의 주 식각 공정 시간을 기준으로 1 내지 300% 범위에서 하부 도전층(21, 22, 24 및 26)이 노출되도록 실시한다.
한편, 상기한 본 발명의 실시예에서는 제 3 층간 절연막(27) 상에 포토레지스트 패턴(28)을 형성한 것에 대하여 설명하였지만, 콘택홀(C1, C2, C3 및 C4)을 보다 효율적으로 형성하기 위하여, 제 3 층간 절연막(27) 상에 하드 마스크층(도시안됨)을 추가 공정으로 형성하고, 하드 마스크층 상에 포토레지스트 패턴(28)을 형성한 후에 제 1 및 제 2 플라즈마 식각 공정을 실시하여 콘택홀(C1, C2, C3 및 C4)형성한다.
추가로 형성되는 하드 마스크층은 본 발명의 실시예에 적용하는 식각 정지층(220, 240 및 260)과 동일한 물질 및 동일한 두께로 형성하는 것이 바람직하다. 즉, 하드 마스크층은 질화물 계통의 물질을 10 내지 10,000Å의 두께로 증착한다. 추가로 형성되는 하드 마스크층은 콘택홀(C1, C2, C3 및 C4)을 형성하기 위한 제 2 플라즈마 식각 공정의 과도 식각 공정 시에 제거된다.
상기한 본 발명에서는 질화물 계통의 식각 정지층을 식각 대상층과 하부 전도층 사이에 형성하므로써, 기존 금속 콘택 공정의 과도 식각 공정 중 하부 전도층이 플라즈마에 노출되어 발생하던 전하축적에 의한 하부 소자의 손상을 상대적으로 공정 시간이 단축된 식각 정지층의 과도 식각 공정에 의해 감소시킨다.
본 발명의 실시예로 소자를 제조할 경우 플라즈마 유도 손상에 기인한 하부 소자의 손상을 감소시킬 수 있는데, 그 이유를 설명하면 다음과 같다.
예를 들어, 20,000Å 두께의 콘택 식각 공정(금속 콘택 공정중의 워드라인 콘택의 경우)을 주 식각 가스로 C2F6/C4F8을 사용하고, 식각 속도를 10,000Å/min으로 하고, 주 식각 공정을 기준으로 과도 식각 공정을 50%로 하는 조건으로 식각 하는 경우, 전하축적 손상이 발생하는 과도 식각 공정 시간은 60초(식각 대상층의 두께가 20,000Å이므로 주 식각 식각 두께에 대한 50%인 10,000Å을 식각하는 시간)에 해당하게 된다. 즉, 종래의 방법으로 콘택홀을 형성할 경우 과도 식각 공정 시간인 60초 동안 하부 소자인 워드라인이 플라즈마 유도 손상을 당하게 된다.
그러나, 본 발명은 상기한 종래의 조건으로 식각 대상층을 식각하더라도 식각 정지층으로 인해 하부 소자가 플라즈마 유도 손상을 당하지 않는다. 식각 정지층을 질화물 계통의 물질로 3,000Å 두께 증착하여 형성하고, 산화물 계통의 물질로 형성된 식각 대상층을 질화물에 대한 선택비가 20인 C5F8가스를 주 식각 가스로 하여 식각 하는 경우, 20,000Å의 식각 타겟(etch target)으로 주 식각 공정을 진행한 후, 주 식각 공정을 기준으로 50%의 과도 식각 공정(10,000Å의 식각 타겟)이 완료되는 동안 질화물 계통의 식각 정지층은 약 1,500Å만 손실되므로 하부 소자의 손상은 발생하지 않는다. 이후, 잔류된 1,500Å 두께의 식각 정지층을 제거하면 콘택홀이 완성되는데, 주 식각 가스로 CH2F2/C2HF5를 사용하고, 식각 속도를 20,000Å/min으로 하면, 식각 정지층에 대한 3초 미만의 과도 식각 공정에서만 하부 소자의 손상이 발생하게 된다.
종래의 방법과 본 발명의 방법을 비교하면, 종래 방법에서는 하부 소자가 60초 동안 플라즈마 유도 손상을 당하고, 본 발명의 방법에서는 하부 소자가 3초 동안 플라즈마 유도 손상을 당하므로, 본 발명은 종래보다 전하축적에 의한 하부 소자 손상을 95% 감소시킬 수 있다. 특히, 가장 콘택홀 깊이가 얕은 캐패시터 콘택홀의 경우에는 콘택홀의 깊이가 10,000Å으로 가정한다면, 종래 방법의 경우 과도 식각 공정 시간은 120초가 되고, 본 발명의 경우 잔류된 1,500Å 두께의 식각 정지층에 대한 3초 미만의 과도 식각 공정 중에서만 캐패시터의 손상이 발생하므로 전하축적에 의한 캐패시터의 손상을 97.5% 감소시킬 수 있다.
상술한 바와 같이, 본 발명은 식각 대상층 전체 두께에 비례하는 과도 식각 공정 시간만큼 발생하던 전하축적을 식각 정지층에 대한 과도 식각 공정 시간만큼만 발생하도록 하여 90% 이상의 전하축적 손상을 감소시키므로, 하부 단위 소자와 상부 금속 배선을 연결하는 금속 콘택 공정 시에 하부 단위 소자의 플라즈마 유도 손상이 감소되어 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있다.
Claims (11)
- 반도체 기판 상에 워드라인을 형성하고, 상기 워드라인을 포함한 반도체 기판 상에 워드라인/기판 식각 정지층을 형성하는 단계;상기 워드라인/기판 식각 정지층을 포함한 전체구조 상에 제 1 층간 절연막을 형성하는 단계;상기 제 1 층간 절연막 상에 비트라인을 형성하고, 상기 비트라인 상에 비트라인 식각 정지층을 형성하는 단계;상기 비트라인 식각 정지층을 포함한 전체구조 상에 제 2 층간 절연막을 형성하는 단계;상기 제 2 층간 절연막 상에 캐패시터를 형성하고, 상기 캐패시터 상에 캐패시터 식각 정지층을 형성하는 단계;상기 캐패시터 식각 정지층을 포함한 전체구조 상에 제 3 층간 절연막을 형성하는 단계;상기 제 3 층간 절연막 상에 콘택홀 형성용 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 식각 마스크로 한 제 1 플라즈마 건식 식각 공정으로 상기 층간 절연막들을 식각하여 상기 식각 정지층 각각이 저면을 이루는 콘택홀들을 형성하는 단계; 및상기 콘택홀의 저면에 노출된 상기 식각 정지층 각각을 제 2 플라즈마 건식식각 공정으로 제거하여 콘택홀들 완성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 층간 절연막들은 산화물 계통의 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 식각 정지층들은 질화물 계통의 물질을 10 내지 10,000Å의 두께로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 플라즈마 건식 식각 공정은 상기 층간 절연막들에 대한 주 식각 공정과, 상기 식각 정지층이 노출되기 시작하는 시점부터 적용되는 과도 식각 공정으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,상기 과도 식각 공정은 C5F8가스를 주 식각 가스로 하여 상기 식각 정지층에 대하여 20 : 1 의 선택비로 상기 층간 절연막을 선택적으로 식각 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,상기 과도 식각 공정은 상기 주 식각 공정 시간을 기준으로 1 내지 300% 범위로 상기 층간 절연막을 선택적으로 식각 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 플라즈마 건식 식각 공정은 상기 식각 정지층들에 대한 주 식각 공정과, 상기 식각 정지층의 하부층이 노출되기 시작하는 시점부터 적용되는 과도 식각 공정으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 7 항에 있어서,상기 과도 식각 공정은 CH2F2/C2HF5가스를 주 식각 가스로 하여 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 7 항에 있어서,상기 과도 식각 공정은 상기 주 식각 공정 시간을 기준으로 1 내지 300% 범위로 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 3 층간 절연막과 상기 포토레지스트 패턴 사이에 하드 마스크층을 형성하는 단계를 더 추가하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 10 항에 있어서,상기 하드 마스크층은 질화물 계통의 물질을 10 내지 10,000Å의 두께로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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