KR100856058B1 - 반도체소자의 자기정렬콘택 형성방법 - Google Patents

반도체소자의 자기정렬콘택 형성방법 Download PDF

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Abstract

본 발명은 반도체소자 제조방법에 관한 것으로, 특히 자기정렬콘택 공정에서 하드마스크의 손실에 의해 초래되는 반도체소자의 결함을 방지하기에 적합한 반도체소자의 자기정렬콘택 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 기판 상에 도전막과 제1하드마스크용 탄화실리콘막 및 제2하드마스크용 질화막이 적층된 다수의 도전패턴을 형성하는 단계; 상기 도전패턴이 형성된 프로파일을 따라 식각정지막을 형성하는 단계; 상기 식각정지막이 형성된 기판 전면에 절연막을 형성하는 단계; SAC 식각을 위한 포토레지스트 패턴을 형성하고 상기 절연막과 상기 식각정지막을 식각하여, 상기 도전패턴 사이의 상기 기판을 노출시키는 콘택홀을 형성하는 단계; 및 상기 콘택홀을 매립하여 상기 노출된 기판과 도통되는 플러그를 형성하는 단계를 포함하는 반도체소자의 자기정렬콘택 형성방법을 제공한다.
하드마스크, 탄화실리콘막, 질화막, 콘택홀, SAC.

Description

반도체소자의 자기정렬콘택 형성방법{Method for forming self align contact in semiconductor device}
도 1은 질화막을 식각방지막으로 사용하는 SAC 형성 공정을 도시한 단면도.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체소자의 자기정렬콘택 형성 공정을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 기판 21 : 활성영역
22' : 도전막 23' : 제1하드마스크
24' : 제2하드마스크 26: 식각정지막
27 : 절연막 28 : 콘택홀
본 발명은 반도체소자 제조방법에 관한 것으로 특히, 자기정렬콘택 형성방법 에 관한 것이다.
소자의 집적도 향상을 통하여 포토레지스트를 이용한 패턴 형성 공정 자체의 마진과 오버래이의 정확도(Overlay accuracy)를 안정적으로 확보하기가 어렵게 됨에 따라 SAC 공정이 도입되었는 바, SAC 공정은 콘택홀 등의 패턴을 형성함에 있어서 별도의 마스크를 사용하지 않고 이미 증착된 물질을 이용하여 식각을 하는 방식으로 비용 감소에 큰 역할을 하는 것으로, SAC 공정 자체는 여러가지 방법을 사용하고 있으나 대표적인 방법으로는 질화막을 식각방지막으로 사용한다.
또한, 집적도 증가에 따라 층간 콘택 공정이 적용되었고, 이러한 층간 콘택을 이용한 플러그가 도입되었다. 예컨대, 0.15㎛급 반도체소자에서는 비트라인콘택(Bitline contact)과 스토리지노드콘택(Storagenode contact)을 형성할 때 원형(Hole type) 콘택마스크를 사용하는데, 이는 사진식각공정의 오정렬(Mis-alignment)로 인하여 콘택영역 확보에 어려움이 있다. 이를 개선하기 위하여 이종의 절연막질간 예컨대, 산화막과 질화막의 식각선택비 차이를 이용하는 전술한 바와 같은 SAC 공정을 도입하였다.
SAC에 의한 플러그 식각시 T형 플러그 마스크 또는 I형 플러그 마스크를 이용하는데, 이는 플러그간을 절연시키기 위한 산화막을 식각하여 플러그 콘택홀을 형성한 후, 플러그 콘택홀에 예컨대, 폴리실리콘을 증착하고 이를 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 공정으로 평탄화시켜 콘택홀에 플러그를 매립시키는 기술인 바, 층간절연막(Inter Layer Dielectric; ILD)에 의해 절연된 하부전도층과 상부전도층간의 콘택을 실시함에 있 어서, 콘택홀 형성후 이 콘택홀 내부에만 폴리실리콘 등의 플러그 물질을 매립하여 플러그를 형성하는 이러한 방법이 널리 사용되고 있다.
그러나, T형 마스크를 이용한 SAC 플러그 공정은 비트라인콘택의 오정렬 여유는 충분하나, 스토리지코드콘택의 오정렬과 산화막 식각시 발생하는 경사 단면으로 인하여 충분한 콘택영역 확보에 문제가 있어, 0.13㎛급 반도체소자에서는 그 적용이 어렵다. 한편, I형 마스크를 이용한 SAC 고정은 소자분리마스크(ISOlation mask; 이하 ISO라 함)를 필드산화막(Field OXide; 이하 FOX이라 함) 위로 이동시켜 산화막을 식각하는 방법으로서, 최근에 주로 적용되는 기술이다.
도 1은 질화막을 식각방지막으로 사용하는 I형 마스크를 이용한 SAC 형성 공정을 도시한 단면도로서, 기판(10) 상에 이웃하는 게이트전극(11)이 형성되어 있으며, 그 측벽에는 스페이서(13)가 형성되어 있으며, 그 상부에는 SAC 공정시 게이트전극의 손실을 방지하기 위한 질화막 계열의 식각방지막 즉, 하드마스크(12)가 형성되어 있다.
한편, 전술한 바와 종래의 SAC에 의한 플러그 형성 공정은 다음과 같은 문제점이 있는 바, 도 1은 이러한 구조 상부에 층간절연막(14)을 증착한 후, 스토리지노드 또는 비트라인 등의 콘택 플러그 형성을 위한 SAC 공정시 'A'와 같이 하드마스크(12)와 게이트전극(11)의 손실을 나타내고 있다. 이러한 SAC 공정 진행시 기판(10) 하부의 불순물 접합영역까지 식각 타겟을 하고 식각 진행시 전술한 'A'와 같은 손실을 피할 수 없다.
즉, 식각 공정시 하지층과의 통전을 위해 과도식각(Over etch)을 진행하여야 하는데 이 때, 상부의 게이트전극(11) 등의 전도층은 계속적으로 오픈된 상태에서 어택(Attack)을 받게 되는 바, 이는 후속 플러그 등의 전도성 물질과의 단락을 유발하여 소자의 전기적 특성 열화 및 수율을 떨어뜨리는 요인이 된다. 이러한 문제점은 주로 I형 마스크를 이용한 SAC 공정시 주로 이슈(Issue)화 되고 있는 바, 특히 I형 마스크를 이용한 SAC 식각 공정시 게이트 하드마스크의 손실을 최소화할 수 있는 SAC 식각 방법이 요구되어 진다.
상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 자기정렬콘택 공정에서 하드마스크의 손실에 의해 초래되는 반도체소자의 결함을 방지하기 위한 반도체소자의 자기정렬콘택 형성방법을 제공하는데 그 목적이 있다.
상기와 같은 문제점을 해결하기 위해 본 발명은, 기판 상에 도전막과 제1하드마스크용 탄화실리콘막 및 제2하드마스크용 질화막이 적층된 다수의 도전패턴을 형성하는 단계; 상기 도전패턴이 형성된 프로파일을 따라 식각정지막을 형성하는 단계; 상기 식각정지막이 형성된 기판 전면에 절연막을 형성하는 단계; SAC 식각을 위한 포토레지스트 패턴을 형성하고 상기 절연막과 상기 식각정지막을 식각하여, 상기 도전패턴 사이의 상기 기판을 노출시키는 콘택홀을 형성하는 단계; 및 상기 콘택홀을 매립하여 상기 노출된 기판과 도통되는 플러그를 형성하는 단계를 포함하는 반도체소자의 자기정렬콘택 형성방법을 제공한다.
본 발명은, 게이트전극 등 도전패턴의 하드마스크를 탄화실리콘막과 질화막의 이중 구조로 형성함으로써, 이종막 구조의 하드마스크에 의한 SAC 식각 공정 마진을 향상시키며, 질화막과 거의 무한대의 식각선택비를 갖는 탄화실리콘막에 의해 하드마스크의 손실을 방지하고자 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도 2a 내지 도 2d를 참조하여 상세하게 설명한다.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체소자의 자기정렬콘택 형성 공정을 도시한 단면도이다.
먼저 도 2a에 도시된 바와 같이, 반도체소자를 이루기 위한 여러 요소가 형성된 기판(20) 상에 도전막(22)과 제1하드마스크용 탄화실리콘막(23)과 제2하드마스크용 질화막(24)을 차례로 적층한 다음, 게이트전극 패턴 등의 도전패턴 형성을 위한 포토레지스트 패턴(25)을 형성한다.
여기서, 도면부호 '21'은 활성영역을 도시하며, 도전막은 폴리실리콘, 텅스텐 등의 금속, 텅스텐 실리사이드 등의 금속 실리사이드 또는 텅스텐질화막 등의 금속질화막을 단독 또는 다층 구조로 형성한 것이다.
또한, 하드마스크 물질로 실리콘질화막 또는 실리콘산화질화막 등의 제2하드마스크용 질화막(24)과 제1하드마스크용 탄화실리콘막(23)의 이종 구조로 형성함으로써 단일 층 또는 동일 물질의 형성에 따른 후속 SAC 공정시의 손실을 방지할 수 있음은 물론, 탄화실리콘은 저체의 강한 결합력에 의해 화학적 반응에 의해서는 식각이 이루어지지 않고 스퍼터링 등의 물리적 식각에 의해서만 식각이 이루어지는데 반해, 질화막은 화학적 반응에 의해 식각이 이루어진다는 특징이 있어, 두 물질간의 거의 무한대에 가까운 식각선택비를 확보할 수 있다.
도 2b에 도시된 바와 같이, 포토레지스트 패턴(25)을 식각마스크로 제2하드마스크용 질화막(24)과 제1하드마스크용 탄화실리콘막(23) 및 도전막(22)을 선택적으로 식각함으로써, 도전막(22')과 제1하드마스크(23') 및 제2하드마스크(24')가 적층된 구조의 게이트전극 패턴을 형성한다.
이 때, 탄화실리콘막(23)의 식각은 전술한 바와 같이 스퍼터링 등이 물리적 식각을 이용한다.
이어서, 게이트전극 패턴이 형성된 프로파일을 따라 SAC 공정에 따른 게이트전극 패턴의 측벽 손실을 방지함과 동시에 산화막계열인 절연막(27)과의 식각선택비를 확보할 수 있는 질화막을 이용하여 식각정지막(26)을 형성한다.
이어서, 식각정지막(26) 상에 BPSG(Boro Phospho Silicate Glass), HDP(High Density Plasma)산화막 등의 산화막 계열의 절연막(27)을 증착한 다음, CMP 또는 전면식각을 통해 그 상부를 평탄화시킨다.
이어서, 절연막(27) 상에 SAC 식각을 실시하기 위한 포토레지스트 패턴(도시하지 않음)을 형성한 다음, 이를 식각마스크로 절연막(27)과 식각정지막(26)을 식각하여 기판(20)의 활성영역(21)을 노출시키는 콘택홀(28)을 형성하는 바, 콘택홀(28)이 형성되는 부위의 식각정지막(26)은 게이트전극 패턴 측벽부분에서만 남는 스페이서 형태를 이룬다.
한편, 전술한 절연막(27)과 식각정지막(26) 식각시에는 통상의 SAC 공정시 사용하는 불소계플라즈마 예컨대, C2F4, C2F6, C3F 8, C4F6, C5F8 또는 C6F6 등의 CxFy(x,y는 1 ∼ 10)를 주식각가스로 하며, 여기에 SAC 공정시 폴리머를 발생시키기 위한 가스 즉, CH2F2, C3HF5, CH3F, CH2 , CH4, C2H4, H2 또는 CHF3 등의 가스를 첨가하며, 이 때 식가선택비 향상과 플라즈마 안정 및 스퍼터링 효과를 증가시켜 식각멈춤 개선을 위해 He, Ne, Ar 또는 Xe 등의 비활성 가스를 사용한다.
이 때, 질화막으로 이루어진 제2하드마스크(24')는 어택을 받아 손실이 발생하나, 탄화실리콘막으로 이루어진 제1하드마스크(23')는 손실이 발생하지 않는다.
이어서, 콘택홀(28)이 형성된 기판(20) 전면에 플러그 물질을 증착하여 노출된 기판(20)의 활성영역(21)과 도통시킨 다음, 제1하드마스크(23')가 노출될때까지 플러그 물질과 절연막(27)과 식각정지막(26) 및 제2하드마스크(24')을 CMP 공정을 통해 연마하여 제거함으로써 플러그(29)간을 분리시킴으로써, 도 2d와 같은 공정 단면이 완성된다.
이렇듯 손실된 제2하드마스크(24')를 제거함으로써 CMP 공정시 단차 발생을 억제하고 하드마스크의 비균일성에 따른 플러그의 심(Seam) 발생 등 결함 발생을 억제할 수 있다.
전술한 바와 같이, 본 발명에서 일예로 제시된 콘택홀 패턴은 후속 공정에서 이를 통해 기판과 도통되는 전도성 물질에 의해 기판의 활성영역과 비트라인 또는 스토리지노드와 연결되는 반도체소자에서 중요한 역할을 담당하게 되며, 하드마스크의 손실을 방지하여 게이트전극의 노출에 따른 전기적 단락을 방지하며, 플러그 형성 후 분리 공정에서의 결함 발생을 최소화할 수 있음을 실시예를 통해 알아 보았다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은, 자기정렬콘택 공정시 콘택오픈결함과 콘택저항을 감소시킬 수 있어, 궁극적으로 반도체 소자의 수율을 크게 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.

Claims (7)

  1. 기판 상에 도전막과 제1하드마스크용 탄화실리콘막 및 제2하드마스크용 질화막이 적층된 다수의 도전패턴을 형성하는 단계;
    상기 도전패턴이 형성된 프로파일을 따라 식각정지막을 형성하는 단계;
    상기 식각정지막이 형성된 기판 전면에 절연막을 형성하는 단계;
    SAC 식각을 위한 포토레지스트 패턴을 형성하고 상기 절연막과 상기 식각정지막을 식각하여, 상기 도전패턴 사이의 상기 기판을 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀을 매립하여 상기 노출된 기판과 도통되는 플러그를 형성하는 단계
    를 포함하는 반도체소자의 자기정렬콘택 형성방법.
  2. 제 1 항에 있어서,
    상기 절연막은 산화막이며, 상기 식각정지막은 질화막임을 특징으로 하는 반도체소자의 자기정렬콘택 형성방법.
  3. 제 1 항에 있어서,
    상기 플러그를 형성하는 단계는,
    상기 콘택홀이 형성된 기판 전면에 플러그 물질을 증착하여 상기 노출된 기판과 도통시키는 단계와,
    상기 제1하드마스크용 탄화실리콘막이 노출될때까지 상기 플러그 물질과 절연막과 상기 식각정지막 및 상기 제2하드마스크용 질화막을 화학적기계적연마하여 상기 플러그간을 분리시키는 단계를 포함하는 것을 특징으로 하는 반도체소자의 자기정렬콘택 형성방법.
  4. 제 3 항에 있어서,
    상기 플러그 물질은 폴리실리콘임을 특징으로 하는 반도체소자의 자기정렬콘택 형성방법.
  5. 제 1 항에 있어서,
    상기 도전패턴은 게이트전극 패턴임을 특징으로 하는 반도체소자의 자기정렬콘택 형성방법.
  6. 제 2 항에 있어서,
    상기 도전막은 폴리실리콘, 텅스텐, 텅스텐 실리사이드 및 텅스텐질화막으로 이루어진 그룹으로부터 선택된 적어도 하나의 물질을 이용하여 형성하는 것을 특징 으로 하는 반도체소자의 자기정렬콘택 형성방법.
  7. 제 1 항에 있어서,
    상기 콘택홀은 I형 패턴인 것을 특징으로 하는 반도체소자의 자기정렬콘택 형성방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000025731A (ko) * 1998-10-14 2000-05-06 김영환 반도체소자의 제조방법
KR20000052110A (ko) * 1999-01-29 2000-08-16 윤종용 자기정렬 콘택의 식각 정지층 식각 방법
KR20020039096A (ko) * 2000-11-20 2002-05-25 윤종용 자기 정렬 콘택 형성 방법
KR20020048618A (ko) * 2000-12-18 2002-06-24 윤종용 샐리사이드막을 갖는 반도체 장치 및 그의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000025731A (ko) * 1998-10-14 2000-05-06 김영환 반도체소자의 제조방법
KR20000052110A (ko) * 1999-01-29 2000-08-16 윤종용 자기정렬 콘택의 식각 정지층 식각 방법
KR20020039096A (ko) * 2000-11-20 2002-05-25 윤종용 자기 정렬 콘택 형성 방법
KR20020048618A (ko) * 2000-12-18 2002-06-24 윤종용 샐리사이드막을 갖는 반도체 장치 및 그의 제조 방법

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