KR20000052110A - 자기정렬 콘택의 식각 정지층 식각 방법 - Google Patents

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Abstract

본 발명은 자기정렬 콘택(self-aligned contact)의 식각 정지층(etch stopping layer) 식각 방법에 관한 것으로, 인접한 워드 라인(wordline) 사이의 층간절연막이 식각 되어 스토리지 전극 콘택홀(storage electrode contact hole)과 비트 라인 콘택홀(bit line contact hole)이 형성된다. 이 콘택홀 하부의 반도체 기판이 노출되도록 식각 정지층을 식각 함에 있어서, 본 발명에 따라 신규하게 다운 스트림(down stream) 방식의 챔버(chamber)를 사용한다. 이로써, 종래와 동일한 두께의 식각 정지층에 대한 식각 시간을 증가시킬 수 있고, 따라서 안정된 양산 조건을 확보할 수 있다. 식각 정지층의 식각 결과, 게이트 스페이서(gate spacer)의 숄더(shoulder) 부분이 취약해지는 것을 방지할 수 있으며, 콘택홀 하부의 반도체 기판의 식각량을 줄일 수 있다. 또한, 상기 식각 정지층 식각시 콘택홀 하부의 손상층(damage layer)을 제거하는 실리콘 처리 공정(silicon treatment process)을 겸하게 되므로, 콘택 저항(contact resistance)을 줄일 수 있고, 소자의 리프레시(refresh) 특성을 향상시킬 수 있다.

Description

자기정렬 콘택의 식각 정지층 식각 방법{METHOD FOR ETCHING ETCH STOPPING LAYER OF SELF-ALIGNED CONTACT}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 자기정렬 콘택(self-aligned contact)의 식각 정지층(etch stopping layer) 식각 방법에 관한 것이다.
도 1은 반도체 메모리 장치(semiconductor memory device)의 셀 어레이 영역(cell array region)을 비트 라인과 나란한 방향으로 절단한 단면도로서, 식각 정지층이 노출되도록 형성된 스토리지 전극 콘택홀(storage electrode contact hole)과 비트 라인 콘택홀(bit line contact hole)을 보여주는 단면도이다.
도 1을 참조하면, 현재 반도체 메모리 장치의 스토리지 전극 콘택홀(18a)과 비트 라인 콘택홀(18b)은 자기정렬 콘택 형성 방법을 사용하여 형성되고 있다.
상기 자기정렬 콘택 형성 방법은, 게이트 마스크 패턴(gate mask pattern)(10)과 게이트 스페이서(gate spacer)(12)를 층간절연막(16)에 대해 높은 식각 선택비(etch selectivity)를 갖는 막질을 사용하고, 이러한 높은 식각 선택비를 사용하여 상기 층간절연막(16)을 선택적으로 식각 하는 방법이다.
상기 콘택홀(18a, 18b) 형성시, 상기 콘택홀(18a, 18b) 하부의 반도체 기판(2) 특히, 소자격리막(4)이 심하게 어택(attack)되는 것을 방지하기 위해서 일반적으로 상기 층간절연막(16) 형성 전에 상기 층간절연막(16)의 식각 정지층(14)으로서, 예를 들어 100Å 두께의 얇은 실리콘 질화막(thin silicon nitride)(14)이 증착 된다.
후속 공정으로 상기 식각 정지층(14)을 식각 하는 공정이 수행되는데, 종래에는 RIE(reactive ion etching) 또는 MERIE(magnetically-enhanced reactive ion etching) 챔버(chamber) 내에서 수행되었다. 이때, 식각 가스는 CHF3로서, 캐리어 가스(carrier gas)인 Ar과, 식각 균일도(etch uniformity)를 위한 O2가 함께 사용된다. 상기 챔버 및 가스 조건에서, 상기 실리콘 질화막(14)의 식각률(etch rate)은 900Å/min 가 된다.
상기 종래의 식각 정지층 식각 방법에 의해 식각 정지층(14)이 식각된 결과가 도 2에 도시되어 있다. 이때, 상기 식각률로 100Å 두께의 얇은 실리콘 질화막(14)을 식각 하기 위한 식각 시간(etch time)은 10초로써, 식각 공정 마진(margin)이 매우 적게 된다.
도 2에 도시된 바와 같이, 상기 식각 정지층(14)의 식각 결과, 게이트 스페이서(12a)의 숄더(shoulder) 부분의 폭(W1)이 식각 전 700Å이었던 것이 400Å이하로 감소하게 되어 게이트 스페이서(12a)의 숄더 부분(22)이 취약해지는 문제점이 발생된다. 즉, 게이트 전극 패턴(8)과 후속 비트 라인 콘택이 단락(short) 되는 위험성이 있게 된다.
그리고, 상기 얇은 실리콘 질화막(14)의 식각 시간이 10초 정도로 매우 짧기 때문에 양산 공정 적용시 공정 마진 확보에 어려움이 있게 된다.
또한, 상기 비트 라인 콘택홀(18b) 하부의 반도체 기판(2)이 300Å 이상의 두께(t1)로 과도하게 식각 되고, 손상층(damage layer)이 발생되어 콘택 저항(contact resistance)을 증가시키는 등 제품의 특성에 악영향을 주게 된다.
따라서, 본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 식각 정지층의 식각 공정 마진(etch process margin)을 증가시킴으로써, 우월한 양산 공정 마진을 확보할 수 있고, 게이트 스페이서의 숄더 부분이 취약해지는 것을 방지할 수 있으며, 콘택홀 하부의 반도체 기판의 식각량을 줄일 수 있는 자기정렬 콘택의 식각 정지층 식각 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 식각 정지층 식각시 실리콘 처리 공정 효과를 동시에 얻을 수 있는 자기정렬 콘택의 식각 정지층 식각 방법을 제공함에 있다.
도 1은 반도체 메모리 장치(semiconductor memory device)의 셀 어레이 영역(cell array region)을 비트 라인과 나란한 방향으로 절단한 단면도로서, 식각 정지층이 노출되도록 형성된 스토리지 전극 콘택홀과 비트 라인 콘택홀을 보여주는 단면도;
도 2는 도 1의 참조 번호 20에 대한 부분 도면으로서, 종래의 자기정렬 콘택의 식각 정지층 식각 방법에 의해 식각 정지층이 식각된 모습을 보여주는 도면; 그리고
도 3은 도 1의 참조 번호 20에 대한 부분 도면으로서, 본 발명의 실시예에 따른 자기정렬 콘택의 식각 정지층 식각 방법에 의해 식각 정지층이 식각된 모습을 보여주는 도면이다.
* 도면의 주요 부분에 대한 부호의 설명
2 : 반도체 기판4 : 소자격리막
6 : 게이트 절연막8 : 게이트 전극 패턴
10 : 게이트 마스크 패턴12, 12a, 12b : 게이트 스페이서
14 : 식각 정지층16 : 층간절연막
18a : 스토리지 전극 콘택홀18b : 비트 라인 콘택홀
상술한 목적을 달성하기 위한 본 발명에 의하면, 자기정렬 콘택의 식각 정지층 식각 방법은, 반도체 기판 상에 형성된 제 1 물질층으로 덮인 도전막 패턴을 포함하고, 인접한 도전막 패턴 사이의 층간절연막 및 상기 층간절연막의 하부에 형성된 제 2 물질층을 차례로 식각 하여 상기 도전막 패턴 사이의 반도체 기판을 노출시켜서 자기정렬 콘택을 형성하기 위한 자기정렬 콘택홀을 형성하는 방법에 있어서, 상기 제 1 물질층과 제 2 물질층은 상기 층간절연막과 식각 선택비를 갖는 막질로 형성된다. 상기 식각 정지층은, 본 발명에 따라 신규하게 다운 스트림 방식의 챔버를 사용하여 150Å/min 이하의 식각률을 갖는 조건으로 식각 된다. 이때, 상기 식각 정지층 식각시 바람직하게, 실리콘 처리 공정이 동시에 수행되도록 한다. 이와 같은 자기정렬 콘택의 식각 정지층 식각 방법을 통해, 식각 정지층 식각 후 게이트 스페이서의 숄더 부분이 취약해지는 것을 방지할 수 있고, 콘택 저항을 줄일 수 있다.
(실시예)
이하, 도 1 및 도 3을 참조하여 본 발명의 실시예를 상세히 설명한다.
본 발명은 종래 RIE 또는 MERIE 챔버가 아닌 다운 스트림(down stream) 방식의 챔버(chamber)를 사용하여 식각 정지층을 식각 함으로써, 식각 정지층의 식각률을 감소시켜서 양산 공정 마진을 향상시킬 수 있고, 게이트 숄더 부분이 취약해지거나 콘택홀 하부의 반도체 기판이 과도하게 식각 되는 것을 방지할 수 있으며, 식각 정지층 식각시 손상층을 제거하는 실리콘 처리 공정 효과를 동시에 얻을 수 있다.
이때, 다운 스트림 방식이라 함은, 반응성 종(reactive species)이 플라즈마 내에서 발생된 후, 상기 반응성 종이 식각 챔버로 수송되는 방식을 말하며, 반응성 종이 식각 영역(etching region)의 외부에서 형성되므로, 온도 조절(temperature control) 및 라디에이션 손상(radiation damage) 문제가 최소화되거나 제거되는 장점을 갖는다.
도 3에 있어서, 도 1에 도시된 반도체 메모리 장치의 구성 요소와 동일한 기능을 갖는 구성 요소에 대해서는 동일한 참조 번호를 병기한다.
도 3은 도 1의 참조 번호 20에 대한 부분 도면으로서, 본 발명의 실시예에 따른 자기정렬 콘택의 식각 정지층 식각 방법에 의해 식각 정지층이 식각된 모습을 보여주는 도면이다.
도 1을 참조하면, 반도체 메모리 장치의 자기정렬 콘택 형성 방법은 먼저, 반도체 기판(2) 상에 활성 영역과 비활성 영역을 정의하기 위해 소자격리막(4)이 형성된다. 상기 소자격리막(4)은 예를 들어, 얕은 트렌치 격리(shallow trench isolation) 형성 방법에 의해 형성된다.
상기 반도체 기판(2) 상에 게이트 전극 패턴(8), 게이트 마스크 패턴(10), 그리고 게이트 스페이서(12)를 포함하는 워드 라인(word line)이 형성된다. 이때, 상기 게이트 전극 패턴(8)은 예를 들어, 폴리실리콘막(polysilicon layer) 및 텅스텐 실리사이드막(tungsten silicide layer)이 차례로 적층된 다층 도전막(multi-conductive layer)으로 형성된다. 상기 폴리실리콘막 및 텅스텐 실리사이드막은 예를 들어, 각각 1000Å 및 1500Å의 두께로 형성된다.
그리고, 상기 게이트 마스크 패턴(10)은 예를 들어, 실리콘 질화막 및 고온 산화막(high temperature oxide; HTO)이 차례로 적층된 다층 절연막으로 형성된다. 상기 실리콘 질화막 및 고온 산화막은 예를 들어, 각각 1500Å 및 1000Å의 두께로 형성된다. 상기 고온 산화막 상에 포토 공정에서 통상적으로 사용되는 반사 방지막(anti-reflective layer)인 SiON막이 600Å의 두께로 더 형성될 수 있다.
상기 게이트 스페이서(12)는 실리콘 질화막이 증착 및 건식 식각 되어 700Å의 폭을 갖도록 형성된다.
상기 게이트 스페이서(12) 형성 전에 이 분야에서 잘 알려진 게이트 폴리 산화(gate poly oxidation; GPox) 공정이 더 수행될 수도 있다.
상기 워드 라인을 포함하여 반도체 기판(2) 전면에 자기정렬 콘택 형성시 반도체 기판(2)과 특히 소자격리막(4)이 어택 되는 것을 방지하기 위해 후속 층간절연막(16)의 식각에 대한 식각 정지층(14)으로서 얇은 실리콘 질화막(14)이 100Å의 두께로 증착 된다.
상기 식각 정지층(14) 상에 층간절연막(16)으로써, 예를 들어 BPSG막(borophospho silicate glass layer)이 9500Å의 두께로 증착 된다. 상기 BPSG막이 리플로우(reflow)된 후, 그 상부가 평탄화 되도록 예를 들어, 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정을 사용하여 3000Å 정도가 식각 되어 6500Å의 두께로 남게 된다.
스토리지 전극 콘택홀 및 비트 라인 콘택홀 형성용 마스크인 포토레지스트 패턴(도면에 미도시)을 사용하여 상기 층간절연막(16)이 식각 된다.
상기 층간절연막(16)의 식각은 상기 식각 정지층(14)에서 정지된다. 그 결과, 도 1에 도시된 바와 같이, 스토리지 전극 콘택홀(18a)과 비트 라인 콘택홀(18b)이 형성된다.
이어서, 도 3에서와 같이, 상기 콘택홀(18a, 18b) 하부의 반도체 기판(2)을 노출시켜서 상기 콘택홀(18a, 18b) 형성 공정을 완성하기 위한 식각 정지층(14)을 식각 하는 공정이 수행된다. 이때, 상기 식각 정지층(14) 식각 공정은 상기 포토레지스트 패턴이 있는 상태에서 또는 상기 포토레지스트 패턴이 제거된 상태에서 수행된다.
본 발명에 따른 자기정렬 콘택의 식각 정지층 식각 방법은 종래와 달리, 식각 장치로서 다운 스트림(down stream) 방식의 식각 챔버가 사용된다. 식각 가스로서는 NF3이 사용되고, He 및 O2가 각각 캐리어 가스(carrier gas) 및 식각 균일도 향상을 위한 가스로서 함께 사용된다.
이때, 상기 다운 스트림 방식의 식각 챔버 및 상기 가스 조건을 사용함에 따라, 상기 식각 정지층(14)의 식각률은 150Å/min 이하로서 종래 보다 6 배정도 느려지게 된다. 상기 100Å 두께의 얇은 실리콘 질화막(14)을 식각 하는데 소요되는 시간은 1분 정도가 된다. 이는 동일한 두께의 식각 정지층(14)을 식각 하는데 있어서, 식각 시간이 6 배정도 늘어난 것으로서 식각 공정 마진이 증가되어 안정된 양산 조건을 확보할 수 있게 된다.
상기 식각 정지층(14)의 식각 공정의 결과, 상기 게이트 스페이서(12b)의 숄더 부분의 폭(W2)은 식각 전 700Å에서 종래 보다 두꺼운 500Å 이상의 두께로 남게 된다. 그리고, 상기 콘택홀(18b) 하부의 반도체 기판(2)의 식각 두께(t2)는 100Å 이하로서, 종래 보다 덜 식각 된다.
한편, 본 발명에 따른 자기정렬 콘택의 식각 정지층 식각 방법은 상기 다운 스트림 방식의 식각 챔버와 상기 식각 가스를 사용함으로써, 이 분야에서 잘 알려진 실리콘 처리 공정을 겸하게 된다. 상기 실리콘 처리 공정이라 함은 일반적으로, 콘택홀 형성을 위한 건식 식각 공정 후, 반도체 기판에 발생된 손상층을 제거하여 후속 막질과의 접착성(adhesion)을 향상시키는 공정으로서, 이러한 손상층의 제거는 콘택 저항 및 소자의 리프레시(refresh) 특성을 개선하게 된다.
본 발명은 자기정렬 콘택의 식각 정지층 식각 방법으로서, 종래의 RIE 또는 MERIE를 사용하여 식각 정지층을 식각 함에 있어서, 식각률이 비교적 높아 식각 시간이 매우 짧기 때문에 양산 공정 적용시 식각 공정 마진이 적은 문제점과, 식각 결과 게이트 스페이서의 숄더 부분이 취약해지는 문제점 및 콘택홀 하부의 반도체 기판이 다량 식각 되고, 이때 발생된 손상층(damage layer)으로 인해 콘택 저항이 증가하는 문제점을 해결한 것이다.
본 발명은 종래와 달리, 다운 스트림(down stream) 방식의 챔버를 사용하여 종래와 동일한 두께의 식각 정지층에 대한 식각 시간을 증가시킴으로써, 안정된 양산 조건을 확보할 수 있고, 식각 결과 게이트 스페이서의 숄더 부분이 취약해지는 것을 방지할 수 있으며, 콘택홀 하부의 반도체 기판의 식각량을 줄일 수 있는 효과가 있다.
또한, 식각 정지층 식각시 콘택홀 하부의 손상층을 제거하는 실리콘 처리 공정을 겸하게 됨으로써, 콘택 저항을 줄일 수 있고, 소자의 리프레시(refresh) 특성을 향상시킬 수 있는 효과가 있다.

Claims (3)

  1. 반도체 기판(2) 상에 형성된 제 1 물질층(10, 12)으로 덮인 도전막 패턴(conductive layer pattern)(8)을 포함하고, 인접한 도전막 패턴(8) 사이의 층간절연막(16) 및 상기 층간절연막(16)의 하부에 형성된 제 2 물질층(14)을 차례로 식각 하여 상기 도전막 패턴(8) 사이의 반도체 기판(2)을 노출시켜서 콘택홀(18b)을 형성하되, 상기 제 1 물질층(10, 12)과 제 2 물질층(14)을 상기 층간절연막(16)과 식각 선택비(etch selectivity)를 갖는 막질로 형성하여 상기 콘택홀(18b)을 자기정렬(self-align)로 형성하는 방법에 있어서,
    상기 제 2 물질층(14)은 상기 층간절연막(16) 식각시 식각 정지층(etch stopping layer)으로 사용되고, 다운 스트림(down stream) 방식의 챔버(chamber)를 사용하여 150Å/min 이하의 식각률(etch rate)을 갖는 조건으로 식각 되는 것을 특징으로 하는 자기정렬 콘택의 식각 정지층 식각 방법.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 물질층(10, 12, 14)은 실리콘 질화막(silicon nitride)으로 형성되고, 상기 층간절연막(16)은 산화막으로 형성되는 것을 특징으로 하는 자기정렬 콘택의 식각 정지층 식각 방법.
  3. 제 1 항에 있어서,
    상기 제 2 물질층(14)을 식각할 때 실리콘 처리(silicon treatment) 공정이 동시에 수행되도록 하고, 이를 위한 공정 가스는 NF3, O2, 그리고 He을 포함하는 것을 특징으로 하는 자기정렬 콘택의 식각 정지층 식각 방법.
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* Cited by examiner, † Cited by third party
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KR100856058B1 (ko) * 2002-06-29 2008-09-02 주식회사 하이닉스반도체 반도체소자의 자기정렬콘택 형성방법

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