KR100520140B1 - 반도체소자의캐패시터제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 유전체막으로 Ta2O5 를 사용하는 다결정실리콘/TiN 이중구조의 전하저장전극을 ECR 플라즈마 소오스를 사용하여 식각하는 공정에서 많은 양의 폴리머가 발생하게 되는데, 상기 폴리머를 낮은 압력에서 염소가스를 사용한 인-시튜(in-situ)방법으로 제거함으로써 플레이트 전극의 전기적 특성을 향상시키고, 후속공정에서 상기 폴리머에 의해 오염되는 것을 방지하여 반도체소자의 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 캐패시터 제조방법{METHOD FOR FORMING CAPACITOR OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 고유전율의 특성을 갖는 Ta2O5 막을 유전체막으로 사용하는 반도체소자에서 다결정실리콘/TiN의 이중전극 구조를 갖는 전하저장전극을 식각하는 공정시 발생하는 폴리머를 제거하여 상기 전하저장전극의 전기적 특성을 향상시키고, 후속공정에서 상기 폴리머에 의해 오염이 되는 것을 방지하여 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술에 관한 것이다.
일반적으로, 고유전 특성의 Ta2O5 막을 유전체막으로 이용하여 캐패시터를 제조하는 경우 누설전류 등의 전기적 특성이 저하되고 후속 공정의 고온 열처리 공정에서 열화되는 것을 방지하기 위해 다결정실리콘막/TiN/Ta2O5 의 이중전극 구조의 전하저장전극을 사용하고 있다.
그러나, 상기 전하저장전극 전극을 구성하는 다결정실리콘막, 금속인 TiN, 세라믹층인 Ta2O5 를 이.씨.알.(electron cyclotron resonance, 이하 ECR 이라 함) 플라즈마 소오스(plasma source) 등을 사용하여 식각을 하면, 복잡한 형태의 폴리머(polymer)가 형성되고, 상기 폴리머는 감광막 제거 공정 후 습식 세정공정에서도 제거되지 않기 때문에 전하저장전극으로서의 전기적 특성이 열화 되는 문제점이 있다. (도 1참조)
본 발명은 상기한 문제점을 해결하기 위하여, Ta2O5 을 유전체막으로 사용하는 반도체소자에서 다결정실리콘막/TiN의 이중전극 구조를 갖는 전하저장전극 식각 후 인-시튜 방법을 사용하여 폴리머를 제거함으로써 소자의 전기적 특성을 향상시키는 반도체소자의 캐패시터 제조방법을 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 제조방법은,
소정의 구조물이 형성된 반도체 기판 상부에 다결정실리콘/TiN막을 형성하는 공정과,
상기 다결정실리콘/TiN막 상부에 Ta2O5 으로 유전체막을 형성하는 공정과,
상기 다결정실리콘/TiN막 및 Ta2O5을 전하저장전극용 마스크를 사용하여 식각하는 공정과,
상기 식각공정시 발생한 폴리머를 염소가스를 사용하여 제거하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 캐패시터 제조방법에 대하여 상세히 설명을 하기로 한다.
도 2 는 본 발명에 따른 반도체소자의 캐패시터 제조방법에 의해 폴리머가 제거된 전하저장전극을 도시한 평면도이다.
먼저, 반도체기판에 소자분리 절연막, 게이트산화막, 게이트전극 및 비트라인 등의 하부구조물을 형성하고, 전체표면에 층간절연막을 형성한다. 상기 층간절연막은 중온산화막(middle temperature oxide, 이하 MTO 라 함)으로 형성한다.
다음, 상기 층간절연막을 컨택마스크로 식각하여 컨택부분으로 예정되는 부분에 컨택홀을 형성한다.
그 다음, 상기 구조의 전표면에 전하저장전극용 도전체인 다결정실리콘/TiN 막을 증착한다.
그리고, 상기 다결정실리콘/TiN 막 상부에 유전체막인 Ta2O5 막을 형성한다.
다음, 상기 다결정실리콘/TiN 막 및 Ta2O5 막을 전하저장전극용 마스크를 사용하여 식각한다. 이때, 상기 식각공정은 ECR 플라즈마 소오스를 사용하여 수행하고 상기 폴리머 제거 공정과 인-시튜방법으로 실시한다. 여기서, 상기 식각공정시 상기 Ta2O5 층의 Ta계열에 의해 발생한 폴리머는 염소가스(chlorine gas)와 불소가스(fluoine gas)로 제거가 가능하지만 하부 층절연막과 식각선택비가 큰 염소가스를 사용하여 제거할 수 있다.
상기 폴리머는 염소가스 플로우(flow)율 및 RF 바이어스 파워(bias power)가 클수록 많은 양이 제거되고, 압력이 낮을 수록 더 많이 제거되었다. 특히, 상기 폴리머는 2 mtorr의 압력에서 효과적으로 제거된다.
그러나, 상기 염소가스의 플로우율과 RF 바이어스 파워가 클수록 하부의 MTO 가 제거되는 양이 증가하게 되므로, 적절한 조건에서 폴리머 제거공정을 실시한다.
상기 폴리머를 제거하기 위한 공정은 80 ∼ 100 sccm의 염소가스 플로우율과 35 ∼ 45 W의 RF 바이어스 파워에서 50 ∼ 60 초간 실시한다.
한편, 상기 MTO 가 제거되는 것을 개의치않을 경우에는 상기 80 ∼ 100 sccm의 염소가스 플로우율과 35 ∼ 45 W의 RF 바이어스 파워 보다 높은 값을 사용하여 50 ∼ 60 초 보다 짧은 시간에 상기 폴리머를 제거할 수 있다. (도 2참조)
상기한 바와 같이 본 발명에 따른 반도체 소자의 캐패시터 제조방법은, 유전체막으로 Ta2O5 를 사용하는 다결정실리콘/TiN 이중구조의 전하저장전극을 ECR 플라즈마 소오스를 사용하여 식각하는 공정에서 많은 양의 폴리머가 발생하게 되는데, 상기 폴리머를 낮은 압력에서 염소가스를 사용한 인-시튜방법으로 제거함으로써 플레이트 전극의 전기적 특성을 향상시키고, 후속공정에서 상기 폴리머에 의해 오염되는 것을 방지하여 반도체소자의 신뢰성을 향상시키는 이점이 있다.
도 1 은 종래기술에 따른 반도체소자의 캐패시터 제조방법에 의해 발생한 폴리머가 발생된 전하저장전극을 도시한 평면도.
도 2 는 본 발명에 따른 반도체소자의 캐패시터 제조방법에 의해 폴리머가 제거된 전하저장전극을 도시한 평면도.

Claims (3)

  1. 소정의 구조물이 형성된 반도체 기판 상부에 다결정실리콘/TiN막을 형성하는 공정과,
    상기 다결정실리콘/TiN막 상부에 Ta2O5 으로 유전체막을 형성하는 공정과,
    상기 다결정실리콘/TiN막 및 Ta2O5을 전하저장전극용 마스크를 사용하여 식각하는 공정과,
    상기 식각공정시 발생한 폴리머를 염소가스를 사용하여 제거하는 공정을 포함하는 반도체소자의 캐패시터 제조방법.
  2. 제 1 항에 있어서,
    상기 식각공정은 ECR 플라즈마 소오스를 사용하여 수행하고 상기 폴리머 제거 공정과 인-시튜방법으로 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  3. 제 1 항에 있어서.
    상기 폴리머를 제거하는 공정은 80 ∼ 100 sccm의 염소가스와 35 ∼ 45 W 의 RF 바이어스 파워에서 50 ∼ 60 초간 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
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