KR100333127B1 - 반도체소자의캐패시터제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, Ta2O5를 유전막으로 사용하고 다결정실리콘/WN(W2N) 이중구조를 갖는 접지전극의 식각공정에 있어서, ECR(electron cyclotron resonance) 플라즈마 소오스를 사용하여 인-시튜(in-situ)방법으로 상기 다결정실리콘층/WN(W2N)막과 유전막을 동시에 식각함으로써 공정의 단순화 및 안정화를 가능하게 하여 반도체소자의 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 캐패시터 제조방법
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 고유전율의 특성을 갖는 Ta2O5막을 유전체막으로 사용하는 반도체소자에서 다결정실리콘/WN/Ta2O5막의 적층구조를 갖는 접지전극 식각공정에 있어서 인시튜방법으로 동시에 식각함으로써 공정을 용이하게 하고 접지전극의 전기적 특성을 향상시켜 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술에 관한 것이다.
일반적으로, 고유전 특성의 Ta2O5막을 유전체막으로 이용하여 캐패시터를 제조하는 경우 누설전류 등의 전기적 특성이 저하되고 후속 공정의 고온 열처리 공정에서 열화되어 유전율이 감소되는 것을 방지하기 위해 다결정실리콘막/TiN/Ta2O5의 이중전극 구조의 전하저장전극을 사용하고 있으나, 600℃ 이상의 고온공정에서 상기 TiN막과 Ta2O5막 중의 산소가 반응하여 산화된 TiON을 형성한다. 또한, Ta2O5막의 Ta가 TiN막중으로 확산되고, 상기 TiN막의 Ti가 Ta2O5막 내로 확산되어 상기 Ta2O5막의 막질이 열화됨으로써 누설전류가 증가하게 된다.
따라서, 상기와 같은 문제점을 방지하기 위하여 상기 TiN막 대신 WN 또는 W2N막을 사용하게 되었으나 다결정실리콘막, WN막 및 Ta2O5막은 각각 Cl2가스, SF6가스 및 Cl2가스를 사용하여 식각해야 되지만 상기 SF6가스는 플라즈마 점화(ignition)와 유지(sustain)이 어려운 가스로 SF6가스에 대해 플라즈마 매칭(maching)이 잘 되는 전용장비의 사용이 필요하며, 한 챔버내에서 안정된 공정을 진행하기에는 플라즈마 안정화에 많은 무리가 있어 실제 적용이 어려운 문제점이 있다.
본 발명은 상기한 문제점을 해결하기 위하여, Ta2O5을 유전체막으로 사용하는 반도체소자에서 다결정실리콘막/WN(또는 W2N)의 이중전극 구조를 갖는 전하접지전극 식각공정에 있어서 인-시튜 방법을 사용하여 상기 다결정실리콘막/WN의 이중전극 및 Ta2O5막을 동시에 식각함으로써 소자의 전기적 특성을 향상시키는 반도체소자의 캐패시터 제조방법을 제공하는 데 그 목적이 있다.
도 1 및 도 2 는 본 발명에 따른 반도체소자의 캐패시터 제조방법에 의해 형성된 캐패시터의 단면도.
〈 도면의 주요부분에 대한 부호의 설명 〉
10 : 층간절연막 20 : 하부전극
30 : Ta2O5막 40 : WN막
50 : 다결정실리콘층
상기 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 제조방법은,
소정의 하부구조물이 형성된 반도체기판 상부에 캐패시터의 하부전극이 구비되는 층간절연막을 형성하는 공정과,
상기 하부전극 상부에 유전막으로 Ta2O5막을 형성하는 공정과,
상기 유전막 상부에 상부전극용 박막으로 WN막/다결정실리콘층 적층구조를 형성하는 공정과,
상기 다결정실리콘층 상부에 상부전극으로 예정되는 부분을 보호하는 감광막 패턴을 형성하는 공정과,
상기 감광막 패턴을 식각마스크로 사용하여 상기 다결정실리콘층/WN막 및 Ta2O5막을 인시튜방법으로 플라즈마식각하는 공정과,
상기 감광막 패턴을 제거하는 공정을 포함하는 것을 제1특징으로 한다.
상기 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 제조방법은,
소정의 하부구조물이 형성된 반도체기판 상부에 캐패시터의 하부전극이 구비되는 층간절연막을 형성하는 공정과,
상기 하부전극 상부에 유전막으로 Ta2O5막을 형성하는 공정과,
상기 유전막 상부에 상부전극용 박막으로 W2N막/다결정실리콘층 적층구조를 형성하는 공정과,
상기 다결정실리콘층 상부에 상부전극으로 예정되는 부분을 보호하는 감광막 패턴을 형성하는 공정과,
상기 감광막 패턴을 식각마스크로 사용하여 상기 다결정실리콘층/W2N막 및 Ta2O5막을 인시튜방법으로 플라즈마식각하는 공정과,
상기 감광막 패턴을 제거하는 공정을 포함하는 것을 제2특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 캐패시터 제조방법에 대하여 상세히 설명을 하기로 한다.
도 1 및 도 2 는 본 발명에 따른 반도체소자의 캐패시터 제조방법에 의해 형성된 전하저장전극을 도시한 단면도이다.
먼저, 반도체기판에 소자분리 절연막, 게이트 산화막을 형성하고, 게이트 전극 및 소오스/드레인영역을 구비하는 모스 트랜지스터를 형성한 다음, 비트라인 등의 하부구조물을 형성한 다음, 층간절연막(10)을 형성한다.
다음, 상기 모스 트랜지스터의 소오스/드레인영역에서 저장전극 콘택으로 예정되는 부분과 접속되는 하부전극(20)을 형성한다. 상기 하부전극(20)은 다결정실리콘층을 이용하여 형성한다.
그 다음, 상기 구조 상부에 Ta2O5막(30)을 이용하여 유전막을 형성한다.
그리고, 상기 Ta2O5막(30) 상부에 WN(40) 및 다결정실리콘층(50)의 적층구조의 상부전극용 박막을 형성한다. 상기 WN막(40)은 W2N막으로 형성할 수도 있고 200∼500Å 두께로 형성한다.
다음, 상기 다결정실리콘층(50) 상부에 상부전극으로 예정되는 부분을 보호하는 감광막 패턴(도시안됨)을 형성하고, 상기 감광막 패턴을 식각마스크로 사용하여 상기 다결정실리콘층/WN막(50, 40) 및 Ta2O5막(30)을 식각한다.
상기 식각공정은 인시튜방법으로 상기 다결정실리콘층/WN(50, 40) 및 Ta2O5막(30)을 Cl2분위기가스를 사용하여 실시한다. 이때, 상기 다결정실리콘층(50)과 Ta2O5막(30)은 상기 Cl2분위기 가스와의 화학반응에 의해 식각되고, 상기 WN막(40)은 상기 Cl2분위기 가스를 사용한 물리적 스퍼터링(physical sputtering)에 의해 식각된다. 그리고, 상기 다결정실리콘층(50)과 Ta2O5막(30)은 마이크로파 파워(microwave power)가 850∼1600W, 압력이 2∼7mTorr 이고, Cl2분위기 가스의 플로우율이 40∼80sccm이며 RF 바이어스 파워는 30∼50W인 조건에서 식각한다. 또한, 상기 WN막(40)은 이온 에너지를 적절히 확보하기 위하여 30∼50W범위의 RF 바이어스 파워에서 식각하고, 식각 생성물을 용이하게 제거하기 위하여 1∼5mTorr의 압력의 조건에서 식각한다.
그 후, 상기 감광막 패턴을 제거한다. (도 1, 도 2참조)
상기한 바와 같이 본 발명에 따른 반도체 소자의 캐패시터 제조방법은, Ta2O5를 유전막으로 사용하고 다결정실리콘/WN(W2N) 이중구조를 갖는 접지전극의 식각공정에 있어서, Cl2분위기 가스를 사용한 인-시튜방법으로 상기 다결정실리콘/WN(W2N)막과 유전막을 동시에 식각함으로써 공정의 단순화 및 안정화를 가능하게 하여 반도체소자의 신뢰성을 향상시키는 이점이 있다.

Claims (7)

  1. 소정의 하부구조물이 형성된 반도체기판 상부에 캐패시터의 하부전극이 구비되는 층간절연막을 형성하는 공정과,
    상기 하부전극 상부에 유전막으로 Ta2O5막을 형성하는 공정과,
    상기 유전막 상부에 상부전극용 박막으로 WN막/다결정실리콘층 적층구조를 형성하는 공정과,
    상기 다결정실리콘층 상부에 상부전극으로 예정되는 부분을 보호하는 감광막 패턴을 형성하는 공정과,
    상기 감광막 패턴을 식각마스크로 사용하여 상기 다결정실리콘층/WN막 및 Ta2O5막을 인시튜방법으로 플라즈마식각하는 공정과,
    상기 감광막 패턴을 제거하는 공정을 포함하는 반도체소자의 캐패시터 제조방법.
  2. 제 1 항에 있어서.
    상기 다결정실리콘층/WN막 및 Ta2O5막은 ECR(electron cyclotron resonance) 플라즈마 장비를 사용하여 식각하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 다결정실리콘층과 Ta2O5막은 Cl2분위기가스와의 화학적인 반응으로 식각되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 플라즈마식각공정의 조건은 마이크로파 파워가 850∼1600W, 압력이 2∼7mTorr 이고, Cl2분위기 가스의 플로우율이 40∼80sccm이며 RF 바이어스 파워는 30∼50W인 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 WN막은 상기 Cl2분위기 가스를 이용한 스퍼터링방법으로 식각하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  6. 제 5 항에 있어서,
    상기 WN막의 식각공정은 30∼50W 범위의 RF 바이어스 파워와 1∼5mTorr의 압력에서 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  7. 소정의 하부구조물이 형성된 반도체기판 상부에 캐패시터의 하부전극이 구비되는 층간절연막을 형성하는 공정과,
    상기 하부전극 상부에 유전막으로 Ta2O5막을 형성하는 공정과,
    상기 유전막 상부에 상부전극용 박막으로 W2N막/다결정실리콘층 적층구조를 형성하는 공정과,
    상기 다결정실리콘층 상부에 상부전극으로 예정되는 부분을 보호하는 감광막 패턴을 형성하는 공정과,
    상기 감광막 패턴을 식각마스크로 사용하여 상기 다결정실리콘층/W2N막 및 Ta2O5막을 인시튜방법으로 플라즈마식각하는 공정과,
    상기 감광막 패턴을 제거하는 공정을 포함하는 공정을 포함하는 반도체소자의 캐패시터 제조방법.
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* Cited by examiner, † Cited by third party
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0817822A (ja) * 1994-06-27 1996-01-19 Nec Corp 半導体装置およびその製造方法
JPH08213364A (ja) * 1995-02-03 1996-08-20 Matsushita Electron Corp 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0817822A (ja) * 1994-06-27 1996-01-19 Nec Corp 半導体装置およびその製造方法
JPH08213364A (ja) * 1995-02-03 1996-08-20 Matsushita Electron Corp 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100461506B1 (ko) * 2002-03-09 2004-12-14 한국전자통신연구원 박막 식각 방법 및 이를 이용한 반도체 소자의 트랜지스터및 캐패시터 제조 방법

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