KR20040028245A - 반도체소자의 제조방법 - Google Patents
반도체소자의 제조방법 Download PDFInfo
- Publication number
- KR20040028245A KR20040028245A KR1020020059384A KR20020059384A KR20040028245A KR 20040028245 A KR20040028245 A KR 20040028245A KR 1020020059384 A KR1020020059384 A KR 1020020059384A KR 20020059384 A KR20020059384 A KR 20020059384A KR 20040028245 A KR20040028245 A KR 20040028245A
- Authority
- KR
- South Korea
- Prior art keywords
- etching
- polysilicon layer
- pattern
- layer
- insulating film
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000000034 method Methods 0.000 title claims abstract description 27
- 238000005530 etching Methods 0.000 claims abstract description 47
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 39
- 229920005591 polysilicon Polymers 0.000 claims abstract description 35
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims abstract description 16
- 229910021342 tungsten silicide Inorganic materials 0.000 claims abstract description 16
- 238000004519 manufacturing process Methods 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 238000000059 patterning Methods 0.000 abstract description 4
- 230000002708 enhancing effect Effects 0.000 abstract 1
- 239000007789 gas Substances 0.000 description 26
- 150000004767 nitrides Chemical class 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 5
- 239000012535 impurity Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 239000000203 mixture Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000009616 inductively coupled plasma Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Drying Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 게이트전극의 패터닝 시 고압(high pressure) 및 높은 바이어스 파워(high bias power)를 이용하여 게이트전극을 구성하는 다결정실리콘층의 식각 타겟(etch target)을 증가시킴으로써 게이트전극의 프로파일(profile)을 수직(vertical)하게 유지하는 동시에 다결정실리콘층의 식각 잔류물을 효과적으로 제거할 수 있으므로 식각 잔류물에 의해 소자 간에 브리지(bridge)가 발생하는 것을 방지하고, 그에 다른 소자의 동작 특성 및 신뢰성을 향상시키는 기술이다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 보다 상세하게 게이트전극의 패터닝 시 압력 및 바이어스 파워를 높여 식각공정을 진행함으로써 다결정실리콘층의 식각 타겟을 증가시켜 식각 잔류물을 완전하게 제거하는 동시에 식각 프로파일을 수직하게 형성할 수 있는 반도체소자의 제조방법에 관한 것이다.
반도체소자가 고집적화되어 감에 따라 모스 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor; 이하 MOSFET라 칭함)의 게이트 전극도 폭이 줄어들고 있으나, 게이트 전극의 폭이 N배 줄어들면 게이트 전극의 전기 저항이 N배 증가되어 반도체소자의 동작 속도를 떨어뜨리는 문제점이 있다.
따라서 게이트 전극의 저항을 감소시키기 위하여 가장 안정적인 MOSFET 특성을 나타내는 다결정실리콘층/산화막 계면의 특성을 이용하여 다결정실리콘층과 실리사이드의 적층 구조인 폴리사이드가 저 저항 게이트전극으로 사용된다.
일반적으로 반도체 회로를 구성하는 트랜지스터의 기능에서 가장 중요한 기능은 전류구동능력이며, 이를 고려하여 MOSFET의 채널 폭을 조정한다. 가장 널리 쓰이는 MOSFET는 게이트 전극으로 불순물이 도핑된 다결정실리콘층을 사용하고, 소오스/드레인 영역은 반도체기판 상에 불순물이 도핑된 확산 영역이 사용된다.
이하, 첨부된 도면을 참고로 하여 종래기술에 따른 반도체소자의 제조방법을 설명한다.
도 1 은 종래기술에 따른 반도체소자의 제조방법에 의해 형성된 게이트전극을 나타내는 사진이다.
먼저, 반도체기판에 활성영역을 정의하는 소자분리절연막을 형성한다.
다음, 상기 반도체기판 상부에 게이트절연막, 다결정실리콘층, 텅스텐실리사이드(WSix)막 및 마스크절연막의 적층구조를 형성한다. 이때, 상기 다결정실리콘층은 800 ∼ 1100Å 두께로 형성되고, 상기 텅스텐실리사이드막은 700 ∼ 1300Å 두께로 형성되고, 상기 마스크절연막은 1500 ∼ 1800Å 두께의 질화막으로 형성된다.
그 다음, 게이트전극 마스크를 이용한 사진식각공정으로 상기 적층구조를 식각하여 상기 마스크절연막패턴, 텅스텐실리사이드층패턴 및 다결정실리콘층패턴으로 이루어지는 게이트전극과 게이트절연막패턴을 형성한다. 이때, 상기 사진식각공정을 진행하기 전에 상기 마스크절연막 상부에 SiON막을 600 ∼ 900Å 두께 형성하여 반사방지막을 형성한다.
이때, 상기 마스크절연막은 1 ∼ 7mTorr의 압력 하에서 300 ∼ 700W의 소오스 파워와 20 ∼ 60W의 바이어스파워를 인가하고, 35 ∼ 55sccm의 CF4가스를 식각가스로 사용한 건식식각공정으로 5 ∼ 15초간 실시한다.
그리고 상기 텅스텐실리사이드층은 1 ∼ 7mTorr의 압력 하에서 400 ∼ 800W의 소오스 파워와 40 ∼ 80W의 바이어스파워를 인가하고, 3 ∼ 9sccm의 SF6가스와 100 ∼ 140sccm의 Cl2가스 및 1 ∼ 7sccm의 N2가스의 혼합가스를 식각가스로 사용한 건식식각공정으로 식각된다. 이때, 상기 텅스텐실리사이드층은 식각정지점(end of point)보다 50 ∼ 60% 과도식각한다.
또한, 상기 다결정실리콘층의 식각공정은 30 ∼ 60mTorr의 압력 하에서 300 ∼ 500W의 소오스 파워와 50 ∼ 120W의 바이어스파워를 인가하고, 130 ∼ 170sccm의 HBr 가스와 1 ∼ 7sccm의 O2가스의 혼합가스를 식각가스로 사용한 건식식각공정으로 60 ∼ 70초간 실시한다. 상기 식각공정 시 상기 다결정실리콘층의 식각 타겟은 1100 ∼ 1400Å 두께로 한다.
다음, 전체표면 상부에 소정 두께의 질화막을 형성한 후 상기 질화막을 전면식각하여 상기 게이트전극 및 게이트절연막패턴의 측벽에 질화막 스페이서를 형성한다.
그 후, 상기 질화막 스페이서 양측 반도체기판에 고농도의 불순물을 이온주입하여 소오스/드레인영역을 형성한다.
상기한 바와 같이, 종래기술에 따른 반도체소자의 제조방법은 게이트전극 패터닝 시 활성영역과 소자분리절연막 간의 단차 때문에 게이트전극을 구성하는 다결정실리콘층의 식각 타겟이 부족하여 후속 공정으로 형성되는 소자와 브리지(bridge)를 유발시킬 수 있다. 이를 방지하기 위하여 다결정실리콘층을 과도식각함으로써 식각 타겟을 증가시키는 방법이 사용되었으나, 게이트전극이 네가티브 프로파일(negative profile)로 형성되는 등의 문제점이 발생하였다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 게이트전극을 구성하는 다결정실리콘층의 식각공정 시 식각 조건 중 압력 및 바이어스 파워를 높여 게이트전극의 프로파일을 수직하게 형성하는 동시에 다결정실리콘층의 식각 타겟을 증가시켜 식각 잔류물을 제거할 수 있는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1 은 종래기술에 따른 반도체소자의 제조방법에 의해 형성된 게이트전극을 나타내는 사진.
도 2 는 본 발명에 따른 반도체소자의 제조방법에 의해 형성된 게이트전극을 나타내는 사진.
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,
반도체기판 상부에 게이트절연막, 다결정실리콘층, 텅스텐 실리사이드층 및 마스크절연막의 적층구조를 형성하는 공정과,
상기 적층구조를 식각하여 마스크절연막패턴, 텅스텐 실리사이드층패턴, 다결정실리콘층 패턴 및 게이트절연막패턴을 형성하되, 상기 다결정실리콘층의 프로파일을 변경하지 않고 식각 타겟을 증가시켜 식각 잔류물을 제거하는 공정과,
상기 다결정실리콘층은 800 ∼ 1100Å 두께로 형성되는 것과,
상기 다결정실리콘층은 50 ∼ 150mTorr의 압력 하에서 300 ∼ 500W의 소오스 파워와 100 ∼ 200W의 바이어스파워를 인가하고, 130 ∼ 170sccm의 HBr 가스와 5 ∼ 7sccm의 O2가스의 혼합가스를 식각가스를 이용하여 65 ∼ 75초간 식각하는 것과,
상기 다결정실리콘층의 식각 타겟은 1400 ∼ 1700Å으로 하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2 는 본 발명에 따른 반도체소자의 제조방법에 의해 형성된 게이트전극을 나타내는 사진이다.
먼저, 반도체기판에 활성영역을 정의하는 소자분리절연막을 형성한다.
다음, 상기 반도체기판 상부에 게이트절연막, 다결정실리콘층, 텅스텐실리사이드(WSix)막 및 마스크절연막의 적층구조를 형성한다. 이때, 상기 다결정실리콘층은 800 ∼ 1100Å 두께로 형성되고, 상기 텅스텐실리사이드막은 700 ∼ 1300Å 두께로 형성되고, 상기 마스크절연막은 1500 ∼ 1800Å 두께의 질화막으로 형성된다.
그 다음, 게이트전극 마스크를 이용한 사진식각공정으로 상기 적층구조를 식각하여 상기 마스크절연막패턴, 텅스텐실리사이드층패턴 및 다결정실리콘층패턴으로 이루어지는 게이트전극과 게이트절연막패턴을 형성한다. 이때, 상기 사진식각공정을 진행하기 전에 상기 마스크절연막 상부에 SiON막을 600 ∼ 900Å 두께 형성하여 반사방지막을 형성한다.
이때, 상기 마스크절연막은 1 ∼ 7mTorr의 압력 하에서 300 ∼ 700W의 소오스 파워와 20 ∼ 60W의 바이어스파워를 인가하고, 35 ∼ 55sccm의 CF4가스를 식각가스로 사용한 건식식각공정을 5 ∼ 15초간 실시하여 식각된다.
그리고 상기 텅스텐실리사이드층은 1 ∼ 7mTorr의 압력 하에서 400 ∼ 800W의 소오스 파워와 40 ∼ 80W의 바이어스파워를 인가하고, 3 ∼ 9sccm의 SF6가스와 100 ∼ 140sccm의 Cl2가스 및 1 ∼ 4sccm의 N2가스의 혼합가스를 식각가스로 사용한 건식식각공정으로 식각된다. 이때, 상기 텅스텐실리사이드층은 식각정지점(end of point)보다 50 ∼ 60% 정도 과도식각을 실시한다.
또한 상기 다결정실리콘층은 50 ∼ 150mTorr의 압력 하에서 300 ∼ 500W의 소오스 파워와 100 ∼ 200W의 바이어스파워를 인가하고, 130 ∼ 170sccm의 HBr 가스와 5 ∼ 7sccm의 O2가스의 혼합가스를 식각가스를 이용한 건식식각공정을 65 ∼ 75초간 실시하여 식각한다. 상기 식각공정 시 상기 다결정실리콘층의 식각 타겟을 1400 ∼ 2000Å으로 하여 상기 다결정실리콘층이 완전히 패터닝될 수 있도록 한다.
여기서, 상기 식각공정은 바이어스 파워를 50 ∼ 120W에서 100 ∼ 200W로 증가시킴으로써 식각 이온들의 직진성을 향상시켜 상기 다결정실리콘층의 식각 프로파일을 수직하게 형성할 수 있다.
그리고 식각 챔버 내의 압력을 30 ∼ 60mTorr에서 50 ∼ 150mTorr로 증가시킴으로써 식각 이온들의 충돌 횟수를 감소시키고, 그에 의해 상기 식각 이온들이 다결정실리콘층의 측면으로 충돌 횟수를 감소시켜 네가티브 프로파일(negative profile)으로 되는 것을 방지할 수 있다.
이로 인하여 상기 식각 이온들이 게이트전극의 측면으로 충돌하는 횟수가 감소하여 게이트전극의 프로파일을 수직하게 형성할 수 있다.
상기 식각공정은 RIE(reactive ion etching)형 장비에서 ICP(inductively coupled plasma)형 장비까지 플라즈마(plasma)를 사용하는 모든 장비를 이용하여 실시된다.
그 후, 후속공정으로 저농도 불순물영역, 질화막 스페이서 등을 형성하여 MOSFET을 형성한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 게이트전극의 패터닝 시 고압 및 높은 바이어스 파워를 이용하여 게이트전극을 구성하는 다결정실리콘층의 식각 타겟을 증가시킴으로써 게이트전극의 프로파일을 수직하게 유지하는 동시에 다결정실리콘층의 식각 잔류물을 효과적으로 제거할 수 있으므로 식각 잔류물에 의해 소자 간에 브리지가 발생하는 것을 방지하고, 그에 다른 소자의 동작 특성 및 신뢰성을 향상시키는 이점이 있다.
Claims (4)
- 반도체기판 상부에 게이트절연막, 다결정실리콘층, 텅스텐 실리사이드층 및 마스크절연막의 적층구조를 형성하는 공정과,상기 적층구조를 식각하여 마스크절연막패턴, 텅스텐 실리사이드층패턴, 다결정실리콘층 패턴 및 게이트절연막패턴을 형성하되, 상기 다결정실리콘층의 프로파일을 변경하지 않고 식각 타겟을 증가시켜 식각 잔류물을 제거하는 공정을 포함하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 다결정실리콘층은 800 ∼ 1100Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 다결정실리콘층은 50 ∼ 150mTorr의 압력 하에서 300 ∼ 500W의 소오스 파워와 100 ∼ 200W의 바이어스파워를 인가하고, 130 ∼ 170sccm의 HBr 가스와 5 ∼ 7sccm의 O2가스의 혼합가스를 식각가스를 이용하여 65 ∼ 75초간 식각하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 다결정실리콘층의 식각 타겟은 1400 ∼ 1700Å으로 하는 것을 특징으로 하는 반도체소자의 제조방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020020059384A KR20040028245A (ko) | 2002-09-30 | 2002-09-30 | 반도체소자의 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020020059384A KR20040028245A (ko) | 2002-09-30 | 2002-09-30 | 반도체소자의 제조방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20040028245A true KR20040028245A (ko) | 2004-04-03 |
Family
ID=37330466
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020020059384A KR20040028245A (ko) | 2002-09-30 | 2002-09-30 | 반도체소자의 제조방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR20040028245A (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106024622A (zh) * | 2016-07-27 | 2016-10-12 | 上海华虹宏力半导体制造有限公司 | 自对准硅化物阻挡层的制造方法 |
-
2002
- 2002-09-30 KR KR1020020059384A patent/KR20040028245A/ko not_active Application Discontinuation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106024622A (zh) * | 2016-07-27 | 2016-10-12 | 上海华虹宏力半导体制造有限公司 | 自对准硅化物阻挡层的制造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7109085B2 (en) | Etching process to avoid polysilicon notching | |
US6770540B2 (en) | Method of fabricating semiconductor device having L-shaped spacer | |
KR20080086686A (ko) | 반도체 소자의 제조방법 | |
KR100954107B1 (ko) | 반도체 소자의 제조방법 | |
US6083815A (en) | Method of gate etching with thin gate oxide | |
US7572704B2 (en) | Method for forming metal pattern and method for forming gate electrode in semiconductor device using the same | |
KR20080060305A (ko) | 반도체 소자의 제조방법 | |
US7015089B2 (en) | Method to improve etching of resist protective oxide (RPO) to prevent photo-resist peeling | |
JP2004165555A (ja) | 半導体装置の製造方法 | |
JPH07202179A (ja) | 半導体mosトランジスタの製造方法 | |
US6828187B1 (en) | Method for uniform reactive ion etching of dual pre-doped polysilicon regions | |
KR20140068149A (ko) | 반도체 장치의 제조 방법 | |
KR20040028245A (ko) | 반도체소자의 제조방법 | |
JP2009099742A (ja) | 半導体装置の製造方法 | |
Vitale et al. | High density plasma etching of titanium nitride metal gate electrodes for fully depleted silicon-on-insulator subthreshold transistor integration | |
JPH07201830A (ja) | 半導体装置の製造方法 | |
KR100661216B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
TW200529326A (en) | Offset spacer manufacturing for critical dimension precision | |
US6191019B1 (en) | Method for forming a polysilicon layer in a polycide process flow | |
KR100596835B1 (ko) | 반도체 소자의 게이트 전극 형성 방법 | |
KR100303357B1 (ko) | 반도체 소자의 제조방법 | |
KR100333127B1 (ko) | 반도체소자의캐패시터제조방법 | |
KR100314151B1 (ko) | 반도체소자의 트랜지스터 형성방법 | |
KR20000030956A (ko) | 반도체 장치의 게이트 전극 형성을 위한 폴리실리콘 식각 방법 | |
KR100571654B1 (ko) | 듀얼-폴리실리콘 게이트를 가지는 반도체 소자의 게이트전극 형성 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E601 | Decision to refuse application |