JP2004165555A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】シリコン基板が受けるダメージを最小限度に抑制しつつ、高誘電体材料膜を効率良くパターニングできるようにする。
【解決手段】シリコン基板１０の上に高誘電体材料膜１４を堆積した後、該高誘電体材料膜１４の上に導電膜１５を堆積する。導電膜１５に対して選択的にドライエッチングを行なって、導電膜１５よりなるゲート電極１５Ａを形成する。高誘電体材料膜１４に対して、高誘電体材料膜１４の最大値が１ｎｍ以下であり且つ高誘電体材料膜１４が残存する状態になるまで選択的にドライエッチングを行なった後、高誘電体材料膜１４に対して選択的にウェットエッチングを行なって、高誘電体材料膜１４よりなるゲート絶縁膜１４Ａを形成する。
【選択図】 図１
【解決手段】シリコン基板１０の上に高誘電体材料膜１４を堆積した後、該高誘電体材料膜１４の上に導電膜１５を堆積する。導電膜１５に対して選択的にドライエッチングを行なって、導電膜１５よりなるゲート電極１５Ａを形成する。高誘電体材料膜１４に対して、高誘電体材料膜１４の最大値が１ｎｍ以下であり且つ高誘電体材料膜１４が残存する状態になるまで選択的にドライエッチングを行なった後、高誘電体材料膜１４に対して選択的にウェットエッチングを行なって、高誘電体材料膜１４よりなるゲート絶縁膜１４Ａを形成する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、高誘電体材料膜よりなるゲート絶縁膜と該ゲート絶縁膜の上に堆積された導電膜よりなるゲート電極とを有する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路装置における高集積化及び高速化に対する技術進展に伴い、ＭＯＳＦＥＴの微細化が進められている。
【０００３】
ところが、ＭＯＳＦＥＴの微細化に対応するためゲート絶縁膜の薄膜化を進めていくと、トンネル電流によるゲートリーク電流の増大という問題が顕在化してくる。
【０００４】
そこで、この問題を抑制するために、ＨｆＯ２ 又はＺｒＯ２ 等の金属酸化物の高誘電体材料よりなるゲート絶縁膜（以下、ｈｉｇｈ−ｋゲート絶縁膜と称する）を採用することにより、ＳｉＯ２ 換算膜厚の薄膜化を実現しながら、物理的な膜厚を厚くしてリーク電流を低減するという手法が研究されている。
【０００５】
例えば、ＺｒＯ２ 膜よりなる絶縁膜を用いた半導体装置としては、「ＥｘｔｅｎｄｅｄＡｂｓｔｒａｃｔｓ ｏｆ ｔｈｅ ２０００ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ，２０００ ｐｐ．２２８−２２９」に示されるものが知られている。
【０００６】
また、特開平２００２−７５９７２号公報には、シリコン酸化膜に対して、フッ酸を用いるウェットエッチングによりパターニングを行なって、ゲート絶縁膜を形成する方法が示されている。
【０００７】
【発明が解決しようとする課題】
ところで、ＺｒＯ２ 膜よりなるｈｉｇｈ−ｋゲート絶縁膜を有するトランジスタ構造へのインテグレーションにおいては、さまざまな問題がある。
【０００８】
まず、第１の問題について説明する。ゲート電極としては、従来から用いられているポリシリコンゲートのほかに、ポリシリゲルゲート、高融点金属若しくはその窒化物よりなるメタルゲート、又はこれらの積層構造よりなるポリメタルゲート等が提案されているが、これらの材料よりなるゲート電極とｈｉｇｈ−ｋゲート絶縁膜とを有する半導体装置においては、純粋な電気特性のみならず、これを実現するプロセス、特に微細加工技術が未確立である。
【０００９】
例えば、ｈｉｇｈ−ｋゲート絶縁膜は、従来のＳｉＯ２ よりなるゲート絶縁膜に比べて物理的な膜厚を大きくできると共にエッチング耐性に優れているが、ゲート電極の微細化の進展に伴って、ゲート電極形成用材料として高融点金属膜が用いられると共に、デュアルゲート電極が採用されることが予想されるので、選択性の高いエッチングプロセスを構築する必要がある。
【００１０】
次に、第２の問題について説明する。シリコン基板上に堆積された高誘電体材料膜の不要部分、すなわち、ｈｉｇｈ−ｋゲート絶縁膜にならない部分については除去する必要があるが、高誘電体材料膜、特に膜堆積後にアニール処理が施されたものについては、結晶構造が安定している反面、フッ酸等によるウェットエッチングでは除去し難いという問題がある。
【００１１】
以上のように、導電膜をパターニングしてゲート電極を形成する際には、高いエッチング耐性が求められる一方、高誘電体材料膜をパターニングしてゲート絶縁膜を形成する際には、高いエッチングレート及びエッチング選択比が求められる。また、パターニングにより形成されるゲート絶縁膜においては高い品質及び信頼性が求められる。
【００１２】
前記に鑑み、本発明は、下地のシリコン基板が受けるダメージを最小限度に抑制しつつ、高誘電体材料膜を効率良くパターニングできるようにして、信頼性及び加工性に優れた高誘電体材料膜よりなるゲート絶縁膜を形成できる方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る第１の半導体装置の製造方法は、シリコン基板上に高誘電体材料膜を堆積した後、高誘電体材料膜の上に導電膜を堆積する工程と、導電膜に対して選択的にドライエッチングを行なって、導電膜よりなるゲート電極を形成する工程と、高誘電体材料膜に対して選択的にドライエッチングを行なった後、残存する高誘電体材料膜をウェットエッチングにより除去することにより、高誘電体材料膜よりなるゲート絶縁膜を形成する工程とを備えている。
【００１４】
本発明に係る第１の半導体装置の製造方法によると、高誘電体材料膜に対して選択的にドライエッチングを行なった後、残存する高誘電体材料膜をウェットエッチングにより除去するため、高誘電体材料膜を効率良くパターニングすることができると共に、ドライエッチングは高誘電体材料膜が残存する状態で終了するので、シリコン基板がドライエッチングによりダメージを受ける事態を最小限度に抑制することができる。また、ドライエッチングにより非晶質化した高誘電体材料膜に対してウェットエッチングを行なうため、残存する高誘電体材料膜の不要部分はウェットエッチングにより容易に除去することができる。
【００１５】
従って、高誘電体材料膜よりなり信頼性が高いゲート絶縁膜を優れた加工性で形成することが可能になる。
【００１６】
第１の半導体装置の製造方法において、残存する高誘電体材料膜の厚さは１ｎｍ以下であることが好ましい。
【００１７】
このようにすると、残存する高誘電体材料膜を効率良く除去することができる。
【００１８】
第１の半導体装置の製造方法において、ゲート絶縁膜を形成する工程におけるドライエッチングは、塩素を主成分として含むガスに酸素ガスが添加されてなるエッチングガスを用いて行なわれることが好ましい。
【００１９】
このようにすると、高誘電体材料膜のシリコン基板に対するドライエッチングの選択比が高くなるので、シリコン基板が受けるダメージを抑制しつつ高誘電体材料膜をパターニングすることができる。
【００２０】
第１の半導体装置の製造方法において、ゲート絶縁膜を形成する工程におけるドライエッチングは、臭素を主成分として含むガスに酸素ガスが添加されてなるエッチングガスを用いて行なわれることが好ましい。
【００２１】
このようにすると、高誘電体材料膜のシリコン基板に対するドライエッチングの選択比が高くなるので、シリコン基板が受けるダメージを抑制しつつ高誘電体材料膜をパターニングすることができる。
【００２２】
第１の半導体装置の製造方法において、ゲート絶縁膜を形成する工程におけるドライエッチングは、フルオロカーボンガスを含むエッチングガスを用いて行なわれることが好ましい。
【００２３】
このようにすると、高誘電体材料膜のシリコン基板に対するドライエッチングの選択比が高くなるので、シリコン基板が受けるダメージを抑制しつつ高誘電体材料膜をパターニングすることができる。
【００２４】
第１の半導体装置の製造方法において、ゲート絶縁膜を形成する工程におけるウェットエッチングは、フッ酸溶液を用いて行なわれることが好ましい。
【００２５】
このようにすると、シリコン基板上に残存する高誘電体材料膜の不要部分を確実に除去することができる。
【００２６】
本発明に係る第２の半導体装置の製造方法は、シリコン基板上に高誘電体材料膜を堆積した後、高誘電体材料膜の上に導電膜を堆積する工程と、導電膜に対して選択的にドライエッチングを行なって、導電膜よりなるゲート電極を形成する工程と、高誘電体材料膜に対して、フルオロカーボンガスを含むエッチングガスを用いるドライエッチングを行なって、高誘電体材料膜よりなるゲート絶縁膜を形成する工程とを備えている。
【００２７】
第２の半導体装置の製造方法によると、高誘電体材料膜に対して、フルオロカーボンガスを含むエッチングガスを用いるドライエッチングを行なって、高誘電体材料膜よりなるゲート絶縁膜を形成するため、高誘電体材料膜のシリコン基板に対するドライエッチングの選択比が高くなるので、シリコン基板が受けるダメージを抑制しつつ高誘電体材料膜をパターニングすることができる。
【００２８】
従って、高誘電体材料膜よりなり信頼性が高いゲート絶縁膜を優れた加工性で形成することが可能になる。
【００２９】
第２の半導体装置の製造方法は、ゲート絶縁膜を形成する工程の後に、フッ酸溶液を用いるウェットエッチングにより、シリコン基板の上に存在する残渣を除去する工程をさらに備えていることが好ましい。
【００３０】
このようにすると、ドライエッチングにより非晶質化した高誘電体材料膜の残渣はフッ酸を用いるウェットエッチングにより容易に除去することができる。
【００３１】
第２の半導体装置の製造方法において、高誘電体材料膜は、ハフニウム酸化物よりなることが好ましい。
【００３２】
このようにすると、高誘電体材料膜を確実にパターニングすることができる。
【００３３】
第１又は第２の半導体装置の製造方法において、導電膜を堆積する工程は、高誘電体材料膜の上にエッチングストッパー膜を介して導電膜を堆積する工程を含むことが好ましい。
【００３４】
このようにすると、高誘電体材料膜と導電膜との間にエッチングストッパー膜が介在するため、導電膜に対するドライエッチング工程における導電膜のエッチング選択性を高くできるので、導電膜よりなる残渣を発生させることなく且つ導電膜に対するエッチング均一性を確保しながら導電膜をパターニングすることができる。
【００３５】
この場合、エッチングストッパー膜は、チタン、タンタル若しくはタングステン又はこれらの窒化物よりなることが好ましい。
【００３６】
このようにすると、導電膜のエッチングストッパー膜に対するエッチング選択比を高くすることができる。
【００３７】
また、この場合、エッチングストッパー膜の膜厚は、２ｎｍ未満であることが好ましい。
【００３８】
このようにすると、エッチングストッパー膜の不要部分を除去する工程が容易になる。
【００３９】
第１又は第２の半導体装置の製造方法において、シリコン基板には、ｐ型ウェル領域及びｎ型ウェル領域がそれぞれ形成されており、導電膜を堆積する工程は、高誘電体材料膜の上におけるｐ型ウェル領域の上方に第１の導電性材料膜を介して導電膜を堆積すると共に、高誘電体材料膜の上におけるｎ型ウェル領域の上方に第２の導電性材料膜を介して導電膜を堆積する工程を含むことが好ましい。
【００４０】
このようにすると、デュアルゲート電極の特性の確保と、ゲート電極を形成する際のドライエッチングの選択比の向上との両立を図ることができる。
【００４１】
この場合、第１の導電性材料膜の仕事関数は４．６ｅＶ未満であり、第２の導電性材料膜の仕事関数は４．６ｅＶ以上であることが好ましい。
【００４２】
このようにすると、デュアルゲート電極の特性を確実に確保することができる。
【００４３】
また、この場合、第１の導電性材料膜及び第２の導電性材料膜の膜厚は、いずれも２ｎｍ以上で且つ１０ｎｍ未満であることが好ましい。
【００４４】
このようにすると、デュアルゲート電極の特性の確保と、ゲート電極を形成する際のドライエッチングの選択比の向上との両立を確実に図ることができる。
【００４５】
また、この場合、ｐ型ウェル領域は、シリコン基板に対して、第１のフォトマスクを用いて形成された第１のマスクパターンをマスクにしてｐ型不純物をイオン注入することにより形成されており、ｎ型ウェル領域は、シリコン基板に対して、第２のフォトマスクを用いて形成された第２のマスクパターンをマスクにしてｎ型不純物をイオン注入することにより形成されており、第１の導電性材料膜は、第２のフォトマスクを用いて形成された第３のマスクパターンを用いる選択的エッチングによりパターニングされており、第２の導電性材料膜は、第１のフォトマスクを用いて形成された第４のマスクパターンを用いる選択的エッチングによりパターニングされていることが好ましい。
【００４６】
このようにすると、第３のマスクパターン及び第４のマスクパターンを形成するために各フォトマスクが不要になるので、工程数の増加を抑制することができる。
【００４７】
第１又は第２の半導体装置の製造方法は、ゲート電極を形成する工程とゲート絶縁膜を形成する工程との間に、高誘電体材料膜を酸素を含むプラズマに曝す工程を備えていることが好ましい。
【００４８】
このようにすると、パターニングされた高誘電体材料膜よりなるゲート絶縁膜の品質及び信頼性が向上する。その理由については、必ずしも明らかではないが、高誘電体材料膜における酸素欠損等に起因する結晶の破壊が抑制されるモノと考えられる。
【００４９】
第１又は第２の半導体装置の製造方法において、高誘電体材料膜は、高誘電体材料膜に対してドライエッチングを行なう工程の前には５００℃以上の温度下での熱処理は施されていない一方、高誘電体材料膜に対してドライエッチングを行なう工程の後には５００℃以上の温度下での熱処理が施されることが好ましい。
【００５０】
このようにすると、高誘電体材料膜はドライエッチングされる前においては５００℃以上の温度の熱処理が施されていないため、ゲート絶縁膜を形成するためのドライエッチング工程が容易になると共に、高誘電体材料膜はドライエッチングされた後においては５００℃以上の温度の熱処理が施されるため、ゲート絶縁膜の品質及び信頼性が向上する。
【００５１】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の製造方法について、図１（ａ） 〜（ｃ） 、図２及び図３を参照しながら説明する。
【００５２】
まず、図１（ａ） に示すように、ｐ型のシリコン基板１０の表面部に、ＳｉＯ２ よりなる素子分離領域１１、ｐ型ウェル領域１２及びｎ型ウェル領域１３をそれぞれ形成した後、シリコン基板１０を成膜装置のチャンバー内に導入して、シリコン基板１０の上に高誘電体材料膜１４を堆積する。成膜装置としては、例えば直流のスパッタリング装置を用い、シリコン基板１０の上に高誘電体材料膜１４を直接に堆積する。高誘電体材料膜１４としては、ランタノイド、アクチノイド若しくはアルミニウム等のＩＩＩ 族元素、又はハフニウム若しくはジルコニウム等のＩＶ族元素を含む金属酸化物を用いることが好ましい。
【００５３】
ここで、ハフニウム酸化物（ＨｆＯ２ ）よりなる高誘電体材料膜１４を堆積する方法について説明する。すなわち、ＡｒガスとＯ２ ガスと混合ガスよりなる雰囲気中において、ハフニウム（Ｈｆ）よりなる金属ターゲットに直流電圧を印加して放電を起こさせると、反応性スパッタリング法により、ＨｆＯ２ よりなる高誘電体材料膜１４が形成される。この場合、スパッタリング時間を制御することにより、３〜１０ｎｍの膜厚を有するＨｆＯ２ 膜を得ることができる。
【００５４】
次に、スパッタリング法により、高誘電体材料膜１４の上に、例えばタングステン（Ｗ）よりなり、８０ｎｍ程度の膜厚を有する導電膜１５を堆積する。
【００５５】
次に、周知のリソグラフィ工程により、導電膜１５の上に、例えばＳｉ３Ｎ４よりなり、導電膜１５をゲート電極形状にパターニングするためのハードマスク１６を形成する。
【００５６】
次に、図１（ｂ） に示すように、導電膜１５に対してハードマスク１６をマスクにドライエッチングを行なうことにより、導電膜１５の不要部分を除去して、導電膜１５よりなるゲート電極１５Ａを形成する。
【００５７】
導電膜１５に対するドライエッチング工程においては、例えば、反応性イオンエッチング装置を用いると共に、塩素（Ｃｌ２ ）ガス又は臭化水素（ＨＢｒ）ガスよりなるエッチングガスを用いて、圧力が１Ｐａ程度に保たれたチャンバー内において放電を起こすことにより、導電膜１５に対してプラズマエッチングを行なうことができる。
【００５８】
ところで、エッチングガスとして、塩素ガス又は臭化水素ガスを単独で用いると、導電膜１５に対してエッチングを行なうことはできるが、導電膜１５の高誘電体材料膜１４に対するエッチング選択比は高くない。このため、オーバーエッチングの時間が長い場合には、高誘電体材料膜１４が部分的に破れて、シリコン基板１０がエッチングされてしまうという問題が起きる。
【００５９】
ところが、エッチングガスに酸素（Ｏ２ ）ガスを添加すると、図２に示すように、導電膜１５の高誘電体材料膜１４に対するエッチング選択比が高くなる。このため、導電膜１５に対するオーバーエッチング工程において、つまり高誘電体材料膜１４が部分的に露出してからのエッチング工程において、塩素ガス又は臭化水素ガスに酸素ガスが添加されてなるエッチングガスを用いると、高誘電体材料膜１４が部分的に破れて、シリコン基板１０がエッチングされてしまう事態を回避することができる。
【００６０】
次に、図１（ｃ） に示すように、高誘電体材料膜１４に対してハードマスク１６をマスクにドライエッチングを行なうことにより、高誘電体材料膜１４の不要部分を除去して、高誘電体材料膜１４よりなるゲート絶縁膜１４Ａを形成する。
【００６１】
高誘電体材料膜１４に対するドライエッチング工程においては、導電膜１５に対するオーバーエッチング工程と同様のエッチングガス、つまり塩素ガスに酸素ガスが添加されたなるエッチングガス又は臭化水素ガスに酸素ガスが添加されてなるエッチングガスを用いる。この場合、エッチングガスにおける酸素ガスの添加量は、導電膜１５に対するオーバーエッチング工程よりも増加させることが好ましい。このようにすると、高誘電体材料膜１４をシリコン基板１０に対する高い選択比でドライエッチングすることができると共に、シリコン基板１０への浸食は酸化による後退程度に抑制することができる。
【００６２】
また、高誘電体材料膜１４に対するドライエッチング工程においては、高融点材料膜１４の最大値が１ｎｍ以下であって且つ高誘電体材料膜１４がシリコン基板１０の上に残存する状態で終了する。
【００６３】
次に、高誘電体材料膜１４に対するドライエッチング工程が終了したときに、シリコン基板１０の上に存在している高誘電体材料膜１４に対して、フッ酸溶液を用いるウェットエッチングを行なって、高誘電体材料膜１４を除去する。
【００６４】
前述のように、高誘電体材料膜１４に対して、高誘電体材料膜１４の最大値が１ｎｍ以下であり且つ高誘電体材料膜１４が残存する状態になるまでドライエッチングを行なうため、高誘電体材料膜１４を効率良くパターニングすることができると共に、ドライエッチングは高誘電体材料膜１４が残存する状態で終了するので、シリコン基板１０がドライエッチングによりダメージを受ける事態を最小限度に抑制することができる。
【００６５】
また、ドライエッチングのプラズマにより非晶質化した高誘電体材料膜１４に対してウェットエッチングを行なうため、残存する高誘電体材料膜１４はウェットエッチングにより容易に除去することができる。
【００６６】
尚、高誘電体材料膜１４に対するドライエッチング工程においては、塩素ガス又は臭化水素ガスに酸素ガスが添加されてなる混合ガスに代えて、フルオロカーボンガス（炭素及びフッ素を含むガス）よりなるエッチングガス、例えば、Ｃ４Ｆ８ガスとＣＦ４ ガスとの混合ガスを用いることができる。この場合、図３に示すように、高誘電体材料膜１４のシリコン基板１０に対する選択比は、Ｃ／Ｆ比の増加に伴って高くなる。
【００６７】
高誘電体材料膜１４に対するドライエッチング工程でフルオロカーボンガスを用いる場合には、ドライエッチング工程において、高融点材料膜１４の最大値が１ｎｍ以下であって且つ高誘電体材料膜１４がシリコン基板１０の上に残存する状態で終了してもよいし、高誘電体材料膜１４の不要部分がほぼ完全に除去されるまで行なってもよい。
【００６８】
高誘電体材料膜１４に対するドライエッチング工程でフルオロカーボンガスを用いる場合にも、ドライエッチング工程が終了した後に、シリコン基板１０の上に残存する高誘電体材料膜１４の残渣をフッ酸溶液を用いるウェットエッチングにより除去することが好ましい。このようにすると、プラズマによりダメージを受けて非晶質化している高誘電体材料膜１４の残渣は確実に除去される。
【００６９】
尚、第１の実施形態においては、高誘電体材料膜１４に対するドライエッチング工程では、塩素ガスに酸素ガスが添加されたエッチングガス、臭化水素ガスに酸素ガスが添加されたエッチングガス、又はフルオロカーボンガスよりエッチングガスを用いたが、これに代えて、塩化水素ガスに酸素ガスが添加されたエッチングガスを用いてもよい。この場合、エッチングガスにアルゴンガス等の希ガスが含まれていてもよい。
【００７０】
また、エッチングガスとして、フルオロカーボンガスを用いる場合には、Ｃ４Ｆ８ガス、ＣＦ４ ガス、Ｃ５Ｆ８ガス若しくはＣＨＦ３ガスを単独で又は混合ガスとして用いてもよい。
【００７１】
（第１の実施形態の変形例）
以下、本発明の第１の実施形態の変形例に係る半導体装置の製造方法について、図４を参照しながら説明する。
【００７２】
通常、高誘電体材料膜１４の膜質を安定化及び向上させるため、膜堆積後に、高誘電体材料膜１４に対して窒素（Ｎ２ ）ガス等の不活性ガス雰囲気中における５００℃以上の温度下での熱処理が施される。
【００７３】
ところが、５００℃以上の温度での熱処理が施された高誘電体材料膜１４は加工性が低下し、高誘電体材料膜１４に対するドライエッチング加工が困難になるので、第１の実施形態では、高誘電体材料膜１４に対する５００℃以上の温度下での熱処理は施されていない。
【００７４】
これに対して、第１実施形態の変形例では、高誘電体材料膜１４に対してパターニングを行なって、高誘電体材料膜１４よりなるゲート絶縁膜１４Ａを形成した後に、ゲート絶縁膜１４Ａに対して、５００℃以上の温度、例えば７００℃の温度での１分間の熱処理を施す。
【００７５】
このようにすると、熱処理が施されていない高誘電体材料膜１４に対してドライエッチングを行なうため、パターニングによりゲート絶縁膜１４Ａを形成する工程が容易になると共に、パターニング後にゲート絶縁膜１４Ａに対して５００℃以上の温度の熱処理を施すため、ゲート絶縁膜１４Ａの膜質が向上して信頼性が向上する。
【００７６】
尚、ゲート絶縁膜１４Ａに対して、７００℃の温度下で１分間の熱処理を施す代わりに、ゲート絶縁膜１４Ａを、通常のレジストアッシング用に用いられる酸素プラズマ（電力：８００Ｗ）に５分間曝してもよい。このようにすると、ゲート絶縁膜１４Ａの膜質を向上させることができる。
【００７７】
図４は、第１の実施形態の変形例を評価するために行なった実験結果を示しており、ｐ型のウェル領域の上に形成されたＮＭＯＳトランジスタのゲート電極１５Ａに対する注入電荷量と累積不良率との関係を示している。この実験は、膜厚が３ｎｍである高誘電体材料膜１４よりなるゲート絶縁膜１４Ａの上に形成されたゲート電極１５Ａに−３．２Ｖの定電圧を印加した場合の破壊電荷量依存性を調べたものである。尚、図４において、（ａ） はゲート絶縁膜１４Ａに対して熱処理を施さなかった場合を示し、（ｂ） はゲート絶縁膜１４Ａに対して熱処理を施した場合を示し、（ｃ） はゲート絶縁膜１４Ａに対して酸素のプラズマ処理を施した場合を示している。
【００７８】
図４（ａ） と、図４（ｂ） 又は図４（ｃ） との対比から明らかなように、熱処理を施した場合（図４（ｂ） の場合）には、熱処理を施さなかった場合（図４（ａ） の場合）に比べて、破壊電荷量の平均値及び分散値のいずれもが向上し、またプラズマ処理を施した場合（図４（ｃ） の場合）には、熱処理を施した場合（図４（ｂ） の場合）に比べて、破壊電荷量の平均値及び分散値のいずれもが向上していることが分かる。
【００７９】
酸素のプラズマ処理を施すと破壊電荷量が向上する理由については明らかではないが、酸素欠損等に起因する破壊機構が抑制されるものと考えられる。
【００８０】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について、図５（ａ） 〜（ｄ） を参照しながら説明する。
【００８１】
まず、図５（ａ） に示すように、第１の実施形態と同様、ｐ型のシリコン基板２０の表面部に、ＳｉＯ２ よりなる素子分離領域２１、ｐ型ウェル領域２２及びｎ型ウェル領域２３をそれぞれ形成した後、シリコン基板２０の上に、例えばＨｆＯ２ よりなる高誘電体材料膜２４を堆積する。高誘電体材料膜２４としては、ランタノイド、アクチノイド若しくはアルミニウム等のＩＩＩ 族元素、又はハフニウム若しくはジルコニウム等のＩＶ族元素を含む金属酸化物を用いることができる。
【００８２】
次に、高誘電体材料膜２４の上にエッチングストッパー膜２５を堆積した後、該エッチングストッパー膜２５の上に、例えばタングステン（Ｗ）よりなり８０ｎｍ程度の膜厚を有する導電膜２６を堆積する。
【００８３】
エッチングストッパー膜２５を構成する材料としては、導電膜２６をドライエッチングするためのエッチングガスに対して選択比が低いことが好ましい。
【００８４】
ところで、導電膜２６に対するエッチング工程においては、高誘電体材料膜２４に対する選択比が高いことも必要であるから、第１の実施形態と同様、塩素又は臭素を含むガスに酸素を含むガスが添加されてなるエッチングガスを用いることが好ましい。
【００８５】
従って、エッチングストッパー膜２５を構成する材料としては、塩素又は臭素を含むガスに酸素を含むガスが添加されてなるエッチングガスに対するドライエッチング耐性が高いことが好ましいので、チタン（Ｔｉ）、タンタル（Ｔａ）若しくはタングステン（Ｗ）又はこれらの窒化物が好ましい。エッチングストッパー膜２５の膜厚としては、ＭＯＳ構造に電気的影響を与えない程度が好ましく、具体的には２ｎｍ程度又はそれ以下が好ましい。エッチングストッパー膜２５の膜厚がこの程度であれば、導電膜２６に対するエッチング工程において、エッチングストッパ層として機能すると共に、エッチングストッパー膜２５における不要部分を除去する工程が容易である。
【００８６】
その後、周知のリソグラフィ工程により、導電膜２６の上に、例えばＳｉ３Ｎ４よりなり、導電膜２６をゲート電極形状にパターニングするためのハードマスク２７を形成する。
【００８７】
次に、図５（ｂ） に示すように、導電膜２６に対してハードマスク２７をマスクにドライエッチングを行なうことにより、導電膜２６の不要部分を除去して、導電膜２６よりなるゲート電極２６Ａを形成する。
【００８８】
導電膜２６に対するドライエッチング工程においては、例えば、反応性イオンエッチング装置を用いると共に、塩素ガスに酸素ガスが添加されたエッチングガスを用いて、チャンバー内の圧力を１Ｐａ程度に設定して放電を起こすと、導電膜２６をエッチングストッパー膜２５に対する高い選択比でエッチングすることができる。ところで、エッチングガスにおける酸素ガスの混合比（流量比）を２０％程度にすると、導電膜２６のエッチングストッパー膜２５に対する選択比は１００以上になるため、１００％のオーバーエッチング工程を適用することができるので、導電膜２６の段差部に存在する残渣を除去できると共にエッチングの不均一性を排除することができる。
【００８９】
次に、図５（ｃ） に示すように、エッチングストッパー膜２５に対してハードマスク２７をマスクにドライエッチングを行なって、パターニングされたストッパー膜２５Ａを形成する。このドライエッチング工程においては、導電膜２６のエッチングに用いるエッチングガスから酸素ガスが除かれたガス、つまり塩素ガスを用いることができる。このようにすると、エッチングストッパー膜２５を高誘電体材料膜２４に対する高い選択比でドライエッチングをすることができる。
【００９０】
次に、図５（ｄ） に示すように、高誘電体材料膜２４に対してハードマスク２７をマスクにドライエッチングを行なうことにより、高誘電体材料膜２４の不要部分を除去して、高誘電体材料膜２４よりなるゲート絶縁膜２４Ａを形成する。このドライエッチング工程においては、エッチングストッパー膜２５のエッチングに用いるエッチングガスに酸素ガスが添加されたガス、つまり塩素ガスと酸素ガスとの混合ガスを用いることができる。このようにすると、高誘電体材料膜２４をシリコン基板２０に対する高い選択比でエッチングすることができる。
【００９１】
ところで、第２の実施形態においては、前述のように、導電膜２６をエッチングストッパー膜２５に対する高い選択比でエッチングできるため、導電膜２６に対してほぼ完全なオーバーエッチングを行なうことができるので、導電膜２６の残渣は完全に除去されている。このため、高誘電体材料膜２４のエッチング工程でのオーバーエッチングの時間を短縮できるので、高誘電体材料膜２４が除去された後にシリコン基板２０が酸化により浸食されて後退する事態を抑制することができる。
【００９２】
高誘電体材料膜２４に対するエッチングが終了したときに、シリコン基板２０の上に残存する高誘電体材料膜２４に対して、フッ酸溶液を用いるウェットエッチングを行なって、シリコン基板２０における酸化により浸食された部分を修復する。
【００９３】
尚、高誘電体材料膜２４に対するドライエッチング工程においては、塩素ガスと酸素ガスとの混合ガスに代えて、フルオロカーボンガス、例えばＣ４Ｆ８ガスとＣＦ４ ガスとの混合ガスを用いることにより、高誘電体材料膜２４のシリコン基板２０に対する選択比を高くすることができる。この場合にも、高誘電体材料膜２４に対するドライエッチングが終了したときに、シリコン基板２０の上に残存する高誘電体材料膜２４に対して、フッ酸溶液を用いるウェットエッチングを行なうことが好ましい。
【００９４】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置の製造方法について、図６（ａ） 〜（ｄ） 及び図７（ａ） 〜（ｃ） を参照しながら説明する。
【００９５】
まず、図６（ａ） に示すように、ｐ型のシリコン基板３０の表面部に、ＳｉＯ２ よりなる素子分離領域３１を形成した後、第１のフォトマスク（例えばレチクル）を用いて形成された第１のレジストパターンを用いてｐ型不純物をイオン注入することによりｐ型ウェル領域３２を形成すると共に、第２のフォトマスク（例えばレチクル）を用いて形成された第２のレジストパターンを用いてｎ型不純物をイオン注入することによりｎ型ウェル領域３３を形成する。その後、シリコン基板３０の上に、例えばＨｆＯ２ よりなる高誘電体材料膜３４を堆積する。高誘電体材料膜３４としては、ランタノイド、アクチノイド若しくはアルミニウム等のＩＩＩ 族元素、又はハフニウム若しくはジルコニウム等のＩＶ族元素を含む高誘電体酸化物を用いることができる。
【００９６】
次に、スパッタリング法により、高誘電体材料膜３４の上に、仕事関数が４．６ｅＶ未満である導電性材料、例えばチタン（Ｔｉ）よりなり１０ｎｍ程度の膜厚を有する第１の導電膜３５を全面に亘って堆積した後、第１の導電膜３５の上におけるｐ型ウェル領域３２の上方に、前述の第２のフォトマスクを用いて形成された第３のレジストパターン３６を形成する。尚、第１の導電膜３５を構成する材料としては、チタンに代えて、アルミニウム（Ａｌ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）又はニオブ（Ｎｂ）を用いることができる。
【００９７】
次に、図６（ｂ） に示すように、第１の導電膜３５に対して第３のレジストパターン３６をマスクにすると共に例えば塩素ガスを含むエッチングガスを用いてドライエッチングを行なって、第１の導電膜３５をｐ型ウェル領域３２の上方にのみ残す。
【００９８】
次に、図６（ｃ） に示すように、第３のレジストパターン３６を除去した後、スパッタリング法により、第１の導電膜３５及び高誘電体材料膜３４の上に、仕事関数が４．６ｅＶ以上である導電材料、例えば窒化タンタル（ＴａＮ）よりなり、１０ｎｍ程度の膜厚を有する第２の導電膜３７を全面に亘って堆積した後、第２の導電膜３７の上におけるｎ型ウェル領域３３の上方に、前述の第１のフォトマスクを用いて形成された第４のレジストパターン３８を形成する。尚、第２の導電膜３７を構成する材料としては、窒化タンタルに代えて、酸化ルテニウム（ＲｕＯ２ ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、窒化タングステン（ＷＮ）又は窒化モリブデン（Ｍｏ２Ｎ ）を用いることができる。
【００９９】
次に、図６（ｄ） に示すように、第２の導電膜３７に対して第４のレジストパターン３８をマスクにすると共に例えば塩素ガスを含むエッチングガスを用いてドライエッチングを行なって、第２の導電膜３７をｎ型ウェル領域３３の上方にのみ残す。
【０１００】
尚、工程の簡略化を図るために、第２の導電膜３７に対するエッチング工程を省略して、第２の導電膜３７をｐ型ウェル領域３２の上方に残しておいてもよい。
【０１０１】
次に、図７（ａ） に示すように、第４のレジストパターン３８を除去した後、スパッタリング法により、第１の導電膜３５及び第２の導電膜３７の上に、例えばタングステンよりなり７０ｎｍ程度の膜厚を有する第３の導電膜３９を堆積して、第１の導電膜３５及び第３の導電膜３９よりなる第１の積層膜の厚さ並びに第２の導電膜３７及び第３の導電膜３９よりなる第２の積層膜の厚さをそれぞれ８０ｎｍ程度にする。
【０１０２】
次に、周知のリソグラフィ工程により、第３の導電膜３９の上に、例えばＳｉ３Ｎ４よりなり、第１及び第２の積層膜をゲート電極形状にパターニングするためのハードマスク４０を形成する。
【０１０３】
次に、図７（ｂ） に示すように、第１の導電膜３５、第２の導電膜３７及び第３の導電膜３９に対してハードマスク４０をマスクにドライエッチングを行なうことにより、パターン化された第１の導電膜３５Ａ及び第３の導電膜３９Ａよりなる第１のゲート電極、並びにパターン化された第２の導電膜３７Ａ及び第３の導電膜３９Ａよりなる第２のゲート電極を形成する。このドライエッチング工程においては、例えば、反応性イオンエッチング装置を用いると共に、塩素ガスに酸素ガスが添加されたエッチングガスを用いて、チャンバー内の圧力を１Ｐａ程度に設定して放電を起こすと、第１の導電膜３５、第２の導電膜３７及び第３の導電膜３９を高誘電体材料膜３４に対する高い選択比でエッチングすることができる。
【０１０４】
次に、図６（ｃ） に示すように、高誘電体材料膜３４に対してハードマスク４０をマスクにドライエッチングを行なうことにより、高誘電体材料膜３４よりなるゲート絶縁膜３４Ａを形成する。このドライエッチング工程においては、塩素ガスと酸素ガスとの混合ガス又はフルオロカーボンガスよりなるエッチングガスを用いると、高誘電体材料膜３４をシリコン基板３０に対する高い選択比でエッチングすることができる
高誘電体材料膜３４に対するエッチングが終了した後に、シリコン基板３０の上に残存する高誘電体材料膜３４に対して、フッ酸溶液を用いるウェットエッチングを行なって、シリコン基板３０における酸化により浸食された部分を修復する。
【０１０５】
ところで、ＭＯＳトランジスタの高性能化を図るために、デュアルゲート構造を採用する場合、導電型が異なるウェル領域の上に異なる材料よりなる導電膜（第１の導電膜３５及び第２の導電膜３７）を形成する必要がある。
【０１０６】
ところが、異なる材料よりなる導電膜に対してドライエッチングを行なってゲート電極を形成する場合、第１の導電膜３５と第２の導電膜３７とに対するエッチングレートが異なるという問題が起きる。
【０１０７】
そこで、第３の実施形態においては、ｐ型ウェル領域３２の上方に形成されている第１の導電膜３５及びｎ型ウェル領域３３の上方に形成されている第２の導電膜３７の上に共通に第３の導電膜３９を形成している。このため、第１の導電膜３５、第２の導電膜３７及び第３の導電膜３９をパターニングして第１及び第２のゲート電極を形成する際のエッチングレートの差異を抑制することができる。従って、第１及び第２のゲート電極を形成するためのドライエッチング工程において、高誘電体材料膜３４に対する高い選択性を確保することができる。
【０１０８】
また、第１の導電膜３５と第２の導電膜３７とに対するエッチングレートの差異を抑制するために、第１の導電膜３５及び第２の導電膜３７の膜厚としては、２ｎｍ以上で且つ１０ｎｍ未満であることが好ましい。
【０１０９】
尚、第３の実施形態においては、第１の導電膜３５、第２の導電膜３７及び第３の導電膜３９をドライエッチングする際の高誘電体材料膜３４に対する選択性を高めるために、第２の実施形態と同様、第１の導電膜３５及び第２の導電膜３７と第３の導電膜３９との間にエッチングストッパー膜を形成してもよい。
【０１１０】
【発明の効果】
本発明に係る第１の半導体装置の製造方法によると、高誘電体材料膜を効率良くパターニングすることができ、シリコン基板がドライエッチング
によりダメージを受ける事態を最小限度に抑制することができ、また、残存する高誘電体材料膜の不要部分をウェットエッチングにより容易に除去することができる。
【０１１１】
本発明に係る第２の半導体装置の製造方法によると、シリコン基板が受けるダメージを抑制しつつ高誘電体材料膜をパターニングすることができる。
【０１１２】
従って、第１又は第２の半導体装置の製造方法によると、高誘電体材料膜よりなり信頼性が高いゲート絶縁膜を優れた加工性で形成することが可能になる。
【図面の簡単な説明】
【図１】（ａ） 〜（ｃ） は第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２】第１の実施形態において高誘電体材料膜に対するエッチングに用いるエッチングガスにおけるＯ２／Ｃｌ２と、選択比との関係を示す図である。
【図３】第１の実施形態において高誘電体材料膜に対するエッチングに用いるエッチングガスにおけるＣ４Ｆ８／ＣＦ４ と、選択比との関係を示す図である。
【図４】第１の実施形態の変形例に係る半導体装置の製造方法において、ゲート絶縁膜に対して熱処理を施さなかった場合、ゲート絶縁膜に対して熱処理を施した場合、及びゲート絶縁膜に対して酸素プラズマ処理を施した場合における、注入電荷量と累積不良率との関係を示す図である。
【図５】（ａ） 〜（ｄ） は第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図６】（ａ） 〜（ｄ） は第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図７】（ａ） 〜（ｃ） は第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【符号の説明】
１０ シリコン基板
１１ 素子分離領域
１２ ｐ型ウェル領域
１３ ｎ型ウェル領域
１４ 高誘電体材料膜
１４Ａ ゲート絶縁膜
１５ 導電膜
１５Ａ ゲート電極
１６ ハードマスク
２０ シリコン基板
２１ 素子分離領域
２２ ｐ型ウェル領域
２３ ｎ型ウェル領域
２４ 高誘電体材料膜
２４Ａ ゲート絶縁膜
２５ エッチングストッパー膜
２６ 導電膜
２６Ａ ゲート電極
２７ ハードマスク
３０ シリコン基板
３１ 素子分離領域
３２ ｐ型ウェル領域
３３ ｎ型ウェル領域
３４ 高誘電体材料膜
３４Ａ ゲート絶縁膜
３５ 第１の導電膜
３５Ａ パターン化された第１の導電膜
３６ 第３のレジストパターン
３７ 第２の導電膜
３７ パターン化された第２の導電膜
３８ 第４のレジストパターン
３９ 第３の導電膜
３９Ａ パターン化された第３の導電膜
４０ ハードマスク
【発明の属する技術分野】
本発明は、高誘電体材料膜よりなるゲート絶縁膜と該ゲート絶縁膜の上に堆積された導電膜よりなるゲート電極とを有する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路装置における高集積化及び高速化に対する技術進展に伴い、ＭＯＳＦＥＴの微細化が進められている。
【０００３】
ところが、ＭＯＳＦＥＴの微細化に対応するためゲート絶縁膜の薄膜化を進めていくと、トンネル電流によるゲートリーク電流の増大という問題が顕在化してくる。
【０００４】
そこで、この問題を抑制するために、ＨｆＯ２ 又はＺｒＯ２ 等の金属酸化物の高誘電体材料よりなるゲート絶縁膜（以下、ｈｉｇｈ−ｋゲート絶縁膜と称する）を採用することにより、ＳｉＯ２ 換算膜厚の薄膜化を実現しながら、物理的な膜厚を厚くしてリーク電流を低減するという手法が研究されている。
【０００５】
例えば、ＺｒＯ２ 膜よりなる絶縁膜を用いた半導体装置としては、「ＥｘｔｅｎｄｅｄＡｂｓｔｒａｃｔｓ ｏｆ ｔｈｅ ２０００ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ，２０００ ｐｐ．２２８−２２９」に示されるものが知られている。
【０００６】
また、特開平２００２−７５９７２号公報には、シリコン酸化膜に対して、フッ酸を用いるウェットエッチングによりパターニングを行なって、ゲート絶縁膜を形成する方法が示されている。
【０００７】
【発明が解決しようとする課題】
ところで、ＺｒＯ２ 膜よりなるｈｉｇｈ−ｋゲート絶縁膜を有するトランジスタ構造へのインテグレーションにおいては、さまざまな問題がある。
【０００８】
まず、第１の問題について説明する。ゲート電極としては、従来から用いられているポリシリコンゲートのほかに、ポリシリゲルゲート、高融点金属若しくはその窒化物よりなるメタルゲート、又はこれらの積層構造よりなるポリメタルゲート等が提案されているが、これらの材料よりなるゲート電極とｈｉｇｈ−ｋゲート絶縁膜とを有する半導体装置においては、純粋な電気特性のみならず、これを実現するプロセス、特に微細加工技術が未確立である。
【０００９】
例えば、ｈｉｇｈ−ｋゲート絶縁膜は、従来のＳｉＯ２ よりなるゲート絶縁膜に比べて物理的な膜厚を大きくできると共にエッチング耐性に優れているが、ゲート電極の微細化の進展に伴って、ゲート電極形成用材料として高融点金属膜が用いられると共に、デュアルゲート電極が採用されることが予想されるので、選択性の高いエッチングプロセスを構築する必要がある。
【００１０】
次に、第２の問題について説明する。シリコン基板上に堆積された高誘電体材料膜の不要部分、すなわち、ｈｉｇｈ−ｋゲート絶縁膜にならない部分については除去する必要があるが、高誘電体材料膜、特に膜堆積後にアニール処理が施されたものについては、結晶構造が安定している反面、フッ酸等によるウェットエッチングでは除去し難いという問題がある。
【００１１】
以上のように、導電膜をパターニングしてゲート電極を形成する際には、高いエッチング耐性が求められる一方、高誘電体材料膜をパターニングしてゲート絶縁膜を形成する際には、高いエッチングレート及びエッチング選択比が求められる。また、パターニングにより形成されるゲート絶縁膜においては高い品質及び信頼性が求められる。
【００１２】
前記に鑑み、本発明は、下地のシリコン基板が受けるダメージを最小限度に抑制しつつ、高誘電体材料膜を効率良くパターニングできるようにして、信頼性及び加工性に優れた高誘電体材料膜よりなるゲート絶縁膜を形成できる方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る第１の半導体装置の製造方法は、シリコン基板上に高誘電体材料膜を堆積した後、高誘電体材料膜の上に導電膜を堆積する工程と、導電膜に対して選択的にドライエッチングを行なって、導電膜よりなるゲート電極を形成する工程と、高誘電体材料膜に対して選択的にドライエッチングを行なった後、残存する高誘電体材料膜をウェットエッチングにより除去することにより、高誘電体材料膜よりなるゲート絶縁膜を形成する工程とを備えている。
【００１４】
本発明に係る第１の半導体装置の製造方法によると、高誘電体材料膜に対して選択的にドライエッチングを行なった後、残存する高誘電体材料膜をウェットエッチングにより除去するため、高誘電体材料膜を効率良くパターニングすることができると共に、ドライエッチングは高誘電体材料膜が残存する状態で終了するので、シリコン基板がドライエッチングによりダメージを受ける事態を最小限度に抑制することができる。また、ドライエッチングにより非晶質化した高誘電体材料膜に対してウェットエッチングを行なうため、残存する高誘電体材料膜の不要部分はウェットエッチングにより容易に除去することができる。
【００１５】
従って、高誘電体材料膜よりなり信頼性が高いゲート絶縁膜を優れた加工性で形成することが可能になる。
【００１６】
第１の半導体装置の製造方法において、残存する高誘電体材料膜の厚さは１ｎｍ以下であることが好ましい。
【００１７】
このようにすると、残存する高誘電体材料膜を効率良く除去することができる。
【００１８】
第１の半導体装置の製造方法において、ゲート絶縁膜を形成する工程におけるドライエッチングは、塩素を主成分として含むガスに酸素ガスが添加されてなるエッチングガスを用いて行なわれることが好ましい。
【００１９】
このようにすると、高誘電体材料膜のシリコン基板に対するドライエッチングの選択比が高くなるので、シリコン基板が受けるダメージを抑制しつつ高誘電体材料膜をパターニングすることができる。
【００２０】
第１の半導体装置の製造方法において、ゲート絶縁膜を形成する工程におけるドライエッチングは、臭素を主成分として含むガスに酸素ガスが添加されてなるエッチングガスを用いて行なわれることが好ましい。
【００２１】
このようにすると、高誘電体材料膜のシリコン基板に対するドライエッチングの選択比が高くなるので、シリコン基板が受けるダメージを抑制しつつ高誘電体材料膜をパターニングすることができる。
【００２２】
第１の半導体装置の製造方法において、ゲート絶縁膜を形成する工程におけるドライエッチングは、フルオロカーボンガスを含むエッチングガスを用いて行なわれることが好ましい。
【００２３】
このようにすると、高誘電体材料膜のシリコン基板に対するドライエッチングの選択比が高くなるので、シリコン基板が受けるダメージを抑制しつつ高誘電体材料膜をパターニングすることができる。
【００２４】
第１の半導体装置の製造方法において、ゲート絶縁膜を形成する工程におけるウェットエッチングは、フッ酸溶液を用いて行なわれることが好ましい。
【００２５】
このようにすると、シリコン基板上に残存する高誘電体材料膜の不要部分を確実に除去することができる。
【００２６】
本発明に係る第２の半導体装置の製造方法は、シリコン基板上に高誘電体材料膜を堆積した後、高誘電体材料膜の上に導電膜を堆積する工程と、導電膜に対して選択的にドライエッチングを行なって、導電膜よりなるゲート電極を形成する工程と、高誘電体材料膜に対して、フルオロカーボンガスを含むエッチングガスを用いるドライエッチングを行なって、高誘電体材料膜よりなるゲート絶縁膜を形成する工程とを備えている。
【００２７】
第２の半導体装置の製造方法によると、高誘電体材料膜に対して、フルオロカーボンガスを含むエッチングガスを用いるドライエッチングを行なって、高誘電体材料膜よりなるゲート絶縁膜を形成するため、高誘電体材料膜のシリコン基板に対するドライエッチングの選択比が高くなるので、シリコン基板が受けるダメージを抑制しつつ高誘電体材料膜をパターニングすることができる。
【００２８】
従って、高誘電体材料膜よりなり信頼性が高いゲート絶縁膜を優れた加工性で形成することが可能になる。
【００２９】
第２の半導体装置の製造方法は、ゲート絶縁膜を形成する工程の後に、フッ酸溶液を用いるウェットエッチングにより、シリコン基板の上に存在する残渣を除去する工程をさらに備えていることが好ましい。
【００３０】
このようにすると、ドライエッチングにより非晶質化した高誘電体材料膜の残渣はフッ酸を用いるウェットエッチングにより容易に除去することができる。
【００３１】
第２の半導体装置の製造方法において、高誘電体材料膜は、ハフニウム酸化物よりなることが好ましい。
【００３２】
このようにすると、高誘電体材料膜を確実にパターニングすることができる。
【００３３】
第１又は第２の半導体装置の製造方法において、導電膜を堆積する工程は、高誘電体材料膜の上にエッチングストッパー膜を介して導電膜を堆積する工程を含むことが好ましい。
【００３４】
このようにすると、高誘電体材料膜と導電膜との間にエッチングストッパー膜が介在するため、導電膜に対するドライエッチング工程における導電膜のエッチング選択性を高くできるので、導電膜よりなる残渣を発生させることなく且つ導電膜に対するエッチング均一性を確保しながら導電膜をパターニングすることができる。
【００３５】
この場合、エッチングストッパー膜は、チタン、タンタル若しくはタングステン又はこれらの窒化物よりなることが好ましい。
【００３６】
このようにすると、導電膜のエッチングストッパー膜に対するエッチング選択比を高くすることができる。
【００３７】
また、この場合、エッチングストッパー膜の膜厚は、２ｎｍ未満であることが好ましい。
【００３８】
このようにすると、エッチングストッパー膜の不要部分を除去する工程が容易になる。
【００３９】
第１又は第２の半導体装置の製造方法において、シリコン基板には、ｐ型ウェル領域及びｎ型ウェル領域がそれぞれ形成されており、導電膜を堆積する工程は、高誘電体材料膜の上におけるｐ型ウェル領域の上方に第１の導電性材料膜を介して導電膜を堆積すると共に、高誘電体材料膜の上におけるｎ型ウェル領域の上方に第２の導電性材料膜を介して導電膜を堆積する工程を含むことが好ましい。
【００４０】
このようにすると、デュアルゲート電極の特性の確保と、ゲート電極を形成する際のドライエッチングの選択比の向上との両立を図ることができる。
【００４１】
この場合、第１の導電性材料膜の仕事関数は４．６ｅＶ未満であり、第２の導電性材料膜の仕事関数は４．６ｅＶ以上であることが好ましい。
【００４２】
このようにすると、デュアルゲート電極の特性を確実に確保することができる。
【００４３】
また、この場合、第１の導電性材料膜及び第２の導電性材料膜の膜厚は、いずれも２ｎｍ以上で且つ１０ｎｍ未満であることが好ましい。
【００４４】
このようにすると、デュアルゲート電極の特性の確保と、ゲート電極を形成する際のドライエッチングの選択比の向上との両立を確実に図ることができる。
【００４５】
また、この場合、ｐ型ウェル領域は、シリコン基板に対して、第１のフォトマスクを用いて形成された第１のマスクパターンをマスクにしてｐ型不純物をイオン注入することにより形成されており、ｎ型ウェル領域は、シリコン基板に対して、第２のフォトマスクを用いて形成された第２のマスクパターンをマスクにしてｎ型不純物をイオン注入することにより形成されており、第１の導電性材料膜は、第２のフォトマスクを用いて形成された第３のマスクパターンを用いる選択的エッチングによりパターニングされており、第２の導電性材料膜は、第１のフォトマスクを用いて形成された第４のマスクパターンを用いる選択的エッチングによりパターニングされていることが好ましい。
【００４６】
このようにすると、第３のマスクパターン及び第４のマスクパターンを形成するために各フォトマスクが不要になるので、工程数の増加を抑制することができる。
【００４７】
第１又は第２の半導体装置の製造方法は、ゲート電極を形成する工程とゲート絶縁膜を形成する工程との間に、高誘電体材料膜を酸素を含むプラズマに曝す工程を備えていることが好ましい。
【００４８】
このようにすると、パターニングされた高誘電体材料膜よりなるゲート絶縁膜の品質及び信頼性が向上する。その理由については、必ずしも明らかではないが、高誘電体材料膜における酸素欠損等に起因する結晶の破壊が抑制されるモノと考えられる。
【００４９】
第１又は第２の半導体装置の製造方法において、高誘電体材料膜は、高誘電体材料膜に対してドライエッチングを行なう工程の前には５００℃以上の温度下での熱処理は施されていない一方、高誘電体材料膜に対してドライエッチングを行なう工程の後には５００℃以上の温度下での熱処理が施されることが好ましい。
【００５０】
このようにすると、高誘電体材料膜はドライエッチングされる前においては５００℃以上の温度の熱処理が施されていないため、ゲート絶縁膜を形成するためのドライエッチング工程が容易になると共に、高誘電体材料膜はドライエッチングされた後においては５００℃以上の温度の熱処理が施されるため、ゲート絶縁膜の品質及び信頼性が向上する。
【００５１】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の製造方法について、図１（ａ） 〜（ｃ） 、図２及び図３を参照しながら説明する。
【００５２】
まず、図１（ａ） に示すように、ｐ型のシリコン基板１０の表面部に、ＳｉＯ２ よりなる素子分離領域１１、ｐ型ウェル領域１２及びｎ型ウェル領域１３をそれぞれ形成した後、シリコン基板１０を成膜装置のチャンバー内に導入して、シリコン基板１０の上に高誘電体材料膜１４を堆積する。成膜装置としては、例えば直流のスパッタリング装置を用い、シリコン基板１０の上に高誘電体材料膜１４を直接に堆積する。高誘電体材料膜１４としては、ランタノイド、アクチノイド若しくはアルミニウム等のＩＩＩ 族元素、又はハフニウム若しくはジルコニウム等のＩＶ族元素を含む金属酸化物を用いることが好ましい。
【００５３】
ここで、ハフニウム酸化物（ＨｆＯ２ ）よりなる高誘電体材料膜１４を堆積する方法について説明する。すなわち、ＡｒガスとＯ２ ガスと混合ガスよりなる雰囲気中において、ハフニウム（Ｈｆ）よりなる金属ターゲットに直流電圧を印加して放電を起こさせると、反応性スパッタリング法により、ＨｆＯ２ よりなる高誘電体材料膜１４が形成される。この場合、スパッタリング時間を制御することにより、３〜１０ｎｍの膜厚を有するＨｆＯ２ 膜を得ることができる。
【００５４】
次に、スパッタリング法により、高誘電体材料膜１４の上に、例えばタングステン（Ｗ）よりなり、８０ｎｍ程度の膜厚を有する導電膜１５を堆積する。
【００５５】
次に、周知のリソグラフィ工程により、導電膜１５の上に、例えばＳｉ３Ｎ４よりなり、導電膜１５をゲート電極形状にパターニングするためのハードマスク１６を形成する。
【００５６】
次に、図１（ｂ） に示すように、導電膜１５に対してハードマスク１６をマスクにドライエッチングを行なうことにより、導電膜１５の不要部分を除去して、導電膜１５よりなるゲート電極１５Ａを形成する。
【００５７】
導電膜１５に対するドライエッチング工程においては、例えば、反応性イオンエッチング装置を用いると共に、塩素（Ｃｌ２ ）ガス又は臭化水素（ＨＢｒ）ガスよりなるエッチングガスを用いて、圧力が１Ｐａ程度に保たれたチャンバー内において放電を起こすことにより、導電膜１５に対してプラズマエッチングを行なうことができる。
【００５８】
ところで、エッチングガスとして、塩素ガス又は臭化水素ガスを単独で用いると、導電膜１５に対してエッチングを行なうことはできるが、導電膜１５の高誘電体材料膜１４に対するエッチング選択比は高くない。このため、オーバーエッチングの時間が長い場合には、高誘電体材料膜１４が部分的に破れて、シリコン基板１０がエッチングされてしまうという問題が起きる。
【００５９】
ところが、エッチングガスに酸素（Ｏ２ ）ガスを添加すると、図２に示すように、導電膜１５の高誘電体材料膜１４に対するエッチング選択比が高くなる。このため、導電膜１５に対するオーバーエッチング工程において、つまり高誘電体材料膜１４が部分的に露出してからのエッチング工程において、塩素ガス又は臭化水素ガスに酸素ガスが添加されてなるエッチングガスを用いると、高誘電体材料膜１４が部分的に破れて、シリコン基板１０がエッチングされてしまう事態を回避することができる。
【００６０】
次に、図１（ｃ） に示すように、高誘電体材料膜１４に対してハードマスク１６をマスクにドライエッチングを行なうことにより、高誘電体材料膜１４の不要部分を除去して、高誘電体材料膜１４よりなるゲート絶縁膜１４Ａを形成する。
【００６１】
高誘電体材料膜１４に対するドライエッチング工程においては、導電膜１５に対するオーバーエッチング工程と同様のエッチングガス、つまり塩素ガスに酸素ガスが添加されたなるエッチングガス又は臭化水素ガスに酸素ガスが添加されてなるエッチングガスを用いる。この場合、エッチングガスにおける酸素ガスの添加量は、導電膜１５に対するオーバーエッチング工程よりも増加させることが好ましい。このようにすると、高誘電体材料膜１４をシリコン基板１０に対する高い選択比でドライエッチングすることができると共に、シリコン基板１０への浸食は酸化による後退程度に抑制することができる。
【００６２】
また、高誘電体材料膜１４に対するドライエッチング工程においては、高融点材料膜１４の最大値が１ｎｍ以下であって且つ高誘電体材料膜１４がシリコン基板１０の上に残存する状態で終了する。
【００６３】
次に、高誘電体材料膜１４に対するドライエッチング工程が終了したときに、シリコン基板１０の上に存在している高誘電体材料膜１４に対して、フッ酸溶液を用いるウェットエッチングを行なって、高誘電体材料膜１４を除去する。
【００６４】
前述のように、高誘電体材料膜１４に対して、高誘電体材料膜１４の最大値が１ｎｍ以下であり且つ高誘電体材料膜１４が残存する状態になるまでドライエッチングを行なうため、高誘電体材料膜１４を効率良くパターニングすることができると共に、ドライエッチングは高誘電体材料膜１４が残存する状態で終了するので、シリコン基板１０がドライエッチングによりダメージを受ける事態を最小限度に抑制することができる。
【００６５】
また、ドライエッチングのプラズマにより非晶質化した高誘電体材料膜１４に対してウェットエッチングを行なうため、残存する高誘電体材料膜１４はウェットエッチングにより容易に除去することができる。
【００６６】
尚、高誘電体材料膜１４に対するドライエッチング工程においては、塩素ガス又は臭化水素ガスに酸素ガスが添加されてなる混合ガスに代えて、フルオロカーボンガス（炭素及びフッ素を含むガス）よりなるエッチングガス、例えば、Ｃ４Ｆ８ガスとＣＦ４ ガスとの混合ガスを用いることができる。この場合、図３に示すように、高誘電体材料膜１４のシリコン基板１０に対する選択比は、Ｃ／Ｆ比の増加に伴って高くなる。
【００６７】
高誘電体材料膜１４に対するドライエッチング工程でフルオロカーボンガスを用いる場合には、ドライエッチング工程において、高融点材料膜１４の最大値が１ｎｍ以下であって且つ高誘電体材料膜１４がシリコン基板１０の上に残存する状態で終了してもよいし、高誘電体材料膜１４の不要部分がほぼ完全に除去されるまで行なってもよい。
【００６８】
高誘電体材料膜１４に対するドライエッチング工程でフルオロカーボンガスを用いる場合にも、ドライエッチング工程が終了した後に、シリコン基板１０の上に残存する高誘電体材料膜１４の残渣をフッ酸溶液を用いるウェットエッチングにより除去することが好ましい。このようにすると、プラズマによりダメージを受けて非晶質化している高誘電体材料膜１４の残渣は確実に除去される。
【００６９】
尚、第１の実施形態においては、高誘電体材料膜１４に対するドライエッチング工程では、塩素ガスに酸素ガスが添加されたエッチングガス、臭化水素ガスに酸素ガスが添加されたエッチングガス、又はフルオロカーボンガスよりエッチングガスを用いたが、これに代えて、塩化水素ガスに酸素ガスが添加されたエッチングガスを用いてもよい。この場合、エッチングガスにアルゴンガス等の希ガスが含まれていてもよい。
【００７０】
また、エッチングガスとして、フルオロカーボンガスを用いる場合には、Ｃ４Ｆ８ガス、ＣＦ４ ガス、Ｃ５Ｆ８ガス若しくはＣＨＦ３ガスを単独で又は混合ガスとして用いてもよい。
【００７１】
（第１の実施形態の変形例）
以下、本発明の第１の実施形態の変形例に係る半導体装置の製造方法について、図４を参照しながら説明する。
【００７２】
通常、高誘電体材料膜１４の膜質を安定化及び向上させるため、膜堆積後に、高誘電体材料膜１４に対して窒素（Ｎ２ ）ガス等の不活性ガス雰囲気中における５００℃以上の温度下での熱処理が施される。
【００７３】
ところが、５００℃以上の温度での熱処理が施された高誘電体材料膜１４は加工性が低下し、高誘電体材料膜１４に対するドライエッチング加工が困難になるので、第１の実施形態では、高誘電体材料膜１４に対する５００℃以上の温度下での熱処理は施されていない。
【００７４】
これに対して、第１実施形態の変形例では、高誘電体材料膜１４に対してパターニングを行なって、高誘電体材料膜１４よりなるゲート絶縁膜１４Ａを形成した後に、ゲート絶縁膜１４Ａに対して、５００℃以上の温度、例えば７００℃の温度での１分間の熱処理を施す。
【００７５】
このようにすると、熱処理が施されていない高誘電体材料膜１４に対してドライエッチングを行なうため、パターニングによりゲート絶縁膜１４Ａを形成する工程が容易になると共に、パターニング後にゲート絶縁膜１４Ａに対して５００℃以上の温度の熱処理を施すため、ゲート絶縁膜１４Ａの膜質が向上して信頼性が向上する。
【００７６】
尚、ゲート絶縁膜１４Ａに対して、７００℃の温度下で１分間の熱処理を施す代わりに、ゲート絶縁膜１４Ａを、通常のレジストアッシング用に用いられる酸素プラズマ（電力：８００Ｗ）に５分間曝してもよい。このようにすると、ゲート絶縁膜１４Ａの膜質を向上させることができる。
【００７７】
図４は、第１の実施形態の変形例を評価するために行なった実験結果を示しており、ｐ型のウェル領域の上に形成されたＮＭＯＳトランジスタのゲート電極１５Ａに対する注入電荷量と累積不良率との関係を示している。この実験は、膜厚が３ｎｍである高誘電体材料膜１４よりなるゲート絶縁膜１４Ａの上に形成されたゲート電極１５Ａに−３．２Ｖの定電圧を印加した場合の破壊電荷量依存性を調べたものである。尚、図４において、（ａ） はゲート絶縁膜１４Ａに対して熱処理を施さなかった場合を示し、（ｂ） はゲート絶縁膜１４Ａに対して熱処理を施した場合を示し、（ｃ） はゲート絶縁膜１４Ａに対して酸素のプラズマ処理を施した場合を示している。
【００７８】
図４（ａ） と、図４（ｂ） 又は図４（ｃ） との対比から明らかなように、熱処理を施した場合（図４（ｂ） の場合）には、熱処理を施さなかった場合（図４（ａ） の場合）に比べて、破壊電荷量の平均値及び分散値のいずれもが向上し、またプラズマ処理を施した場合（図４（ｃ） の場合）には、熱処理を施した場合（図４（ｂ） の場合）に比べて、破壊電荷量の平均値及び分散値のいずれもが向上していることが分かる。
【００７９】
酸素のプラズマ処理を施すと破壊電荷量が向上する理由については明らかではないが、酸素欠損等に起因する破壊機構が抑制されるものと考えられる。
【００８０】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について、図５（ａ） 〜（ｄ） を参照しながら説明する。
【００８１】
まず、図５（ａ） に示すように、第１の実施形態と同様、ｐ型のシリコン基板２０の表面部に、ＳｉＯ２ よりなる素子分離領域２１、ｐ型ウェル領域２２及びｎ型ウェル領域２３をそれぞれ形成した後、シリコン基板２０の上に、例えばＨｆＯ２ よりなる高誘電体材料膜２４を堆積する。高誘電体材料膜２４としては、ランタノイド、アクチノイド若しくはアルミニウム等のＩＩＩ 族元素、又はハフニウム若しくはジルコニウム等のＩＶ族元素を含む金属酸化物を用いることができる。
【００８２】
次に、高誘電体材料膜２４の上にエッチングストッパー膜２５を堆積した後、該エッチングストッパー膜２５の上に、例えばタングステン（Ｗ）よりなり８０ｎｍ程度の膜厚を有する導電膜２６を堆積する。
【００８３】
エッチングストッパー膜２５を構成する材料としては、導電膜２６をドライエッチングするためのエッチングガスに対して選択比が低いことが好ましい。
【００８４】
ところで、導電膜２６に対するエッチング工程においては、高誘電体材料膜２４に対する選択比が高いことも必要であるから、第１の実施形態と同様、塩素又は臭素を含むガスに酸素を含むガスが添加されてなるエッチングガスを用いることが好ましい。
【００８５】
従って、エッチングストッパー膜２５を構成する材料としては、塩素又は臭素を含むガスに酸素を含むガスが添加されてなるエッチングガスに対するドライエッチング耐性が高いことが好ましいので、チタン（Ｔｉ）、タンタル（Ｔａ）若しくはタングステン（Ｗ）又はこれらの窒化物が好ましい。エッチングストッパー膜２５の膜厚としては、ＭＯＳ構造に電気的影響を与えない程度が好ましく、具体的には２ｎｍ程度又はそれ以下が好ましい。エッチングストッパー膜２５の膜厚がこの程度であれば、導電膜２６に対するエッチング工程において、エッチングストッパ層として機能すると共に、エッチングストッパー膜２５における不要部分を除去する工程が容易である。
【００８６】
その後、周知のリソグラフィ工程により、導電膜２６の上に、例えばＳｉ３Ｎ４よりなり、導電膜２６をゲート電極形状にパターニングするためのハードマスク２７を形成する。
【００８７】
次に、図５（ｂ） に示すように、導電膜２６に対してハードマスク２７をマスクにドライエッチングを行なうことにより、導電膜２６の不要部分を除去して、導電膜２６よりなるゲート電極２６Ａを形成する。
【００８８】
導電膜２６に対するドライエッチング工程においては、例えば、反応性イオンエッチング装置を用いると共に、塩素ガスに酸素ガスが添加されたエッチングガスを用いて、チャンバー内の圧力を１Ｐａ程度に設定して放電を起こすと、導電膜２６をエッチングストッパー膜２５に対する高い選択比でエッチングすることができる。ところで、エッチングガスにおける酸素ガスの混合比（流量比）を２０％程度にすると、導電膜２６のエッチングストッパー膜２５に対する選択比は１００以上になるため、１００％のオーバーエッチング工程を適用することができるので、導電膜２６の段差部に存在する残渣を除去できると共にエッチングの不均一性を排除することができる。
【００８９】
次に、図５（ｃ） に示すように、エッチングストッパー膜２５に対してハードマスク２７をマスクにドライエッチングを行なって、パターニングされたストッパー膜２５Ａを形成する。このドライエッチング工程においては、導電膜２６のエッチングに用いるエッチングガスから酸素ガスが除かれたガス、つまり塩素ガスを用いることができる。このようにすると、エッチングストッパー膜２５を高誘電体材料膜２４に対する高い選択比でドライエッチングをすることができる。
【００９０】
次に、図５（ｄ） に示すように、高誘電体材料膜２４に対してハードマスク２７をマスクにドライエッチングを行なうことにより、高誘電体材料膜２４の不要部分を除去して、高誘電体材料膜２４よりなるゲート絶縁膜２４Ａを形成する。このドライエッチング工程においては、エッチングストッパー膜２５のエッチングに用いるエッチングガスに酸素ガスが添加されたガス、つまり塩素ガスと酸素ガスとの混合ガスを用いることができる。このようにすると、高誘電体材料膜２４をシリコン基板２０に対する高い選択比でエッチングすることができる。
【００９１】
ところで、第２の実施形態においては、前述のように、導電膜２６をエッチングストッパー膜２５に対する高い選択比でエッチングできるため、導電膜２６に対してほぼ完全なオーバーエッチングを行なうことができるので、導電膜２６の残渣は完全に除去されている。このため、高誘電体材料膜２４のエッチング工程でのオーバーエッチングの時間を短縮できるので、高誘電体材料膜２４が除去された後にシリコン基板２０が酸化により浸食されて後退する事態を抑制することができる。
【００９２】
高誘電体材料膜２４に対するエッチングが終了したときに、シリコン基板２０の上に残存する高誘電体材料膜２４に対して、フッ酸溶液を用いるウェットエッチングを行なって、シリコン基板２０における酸化により浸食された部分を修復する。
【００９３】
尚、高誘電体材料膜２４に対するドライエッチング工程においては、塩素ガスと酸素ガスとの混合ガスに代えて、フルオロカーボンガス、例えばＣ４Ｆ８ガスとＣＦ４ ガスとの混合ガスを用いることにより、高誘電体材料膜２４のシリコン基板２０に対する選択比を高くすることができる。この場合にも、高誘電体材料膜２４に対するドライエッチングが終了したときに、シリコン基板２０の上に残存する高誘電体材料膜２４に対して、フッ酸溶液を用いるウェットエッチングを行なうことが好ましい。
【００９４】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置の製造方法について、図６（ａ） 〜（ｄ） 及び図７（ａ） 〜（ｃ） を参照しながら説明する。
【００９５】
まず、図６（ａ） に示すように、ｐ型のシリコン基板３０の表面部に、ＳｉＯ２ よりなる素子分離領域３１を形成した後、第１のフォトマスク（例えばレチクル）を用いて形成された第１のレジストパターンを用いてｐ型不純物をイオン注入することによりｐ型ウェル領域３２を形成すると共に、第２のフォトマスク（例えばレチクル）を用いて形成された第２のレジストパターンを用いてｎ型不純物をイオン注入することによりｎ型ウェル領域３３を形成する。その後、シリコン基板３０の上に、例えばＨｆＯ２ よりなる高誘電体材料膜３４を堆積する。高誘電体材料膜３４としては、ランタノイド、アクチノイド若しくはアルミニウム等のＩＩＩ 族元素、又はハフニウム若しくはジルコニウム等のＩＶ族元素を含む高誘電体酸化物を用いることができる。
【００９６】
次に、スパッタリング法により、高誘電体材料膜３４の上に、仕事関数が４．６ｅＶ未満である導電性材料、例えばチタン（Ｔｉ）よりなり１０ｎｍ程度の膜厚を有する第１の導電膜３５を全面に亘って堆積した後、第１の導電膜３５の上におけるｐ型ウェル領域３２の上方に、前述の第２のフォトマスクを用いて形成された第３のレジストパターン３６を形成する。尚、第１の導電膜３５を構成する材料としては、チタンに代えて、アルミニウム（Ａｌ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）又はニオブ（Ｎｂ）を用いることができる。
【００９７】
次に、図６（ｂ） に示すように、第１の導電膜３５に対して第３のレジストパターン３６をマスクにすると共に例えば塩素ガスを含むエッチングガスを用いてドライエッチングを行なって、第１の導電膜３５をｐ型ウェル領域３２の上方にのみ残す。
【００９８】
次に、図６（ｃ） に示すように、第３のレジストパターン３６を除去した後、スパッタリング法により、第１の導電膜３５及び高誘電体材料膜３４の上に、仕事関数が４．６ｅＶ以上である導電材料、例えば窒化タンタル（ＴａＮ）よりなり、１０ｎｍ程度の膜厚を有する第２の導電膜３７を全面に亘って堆積した後、第２の導電膜３７の上におけるｎ型ウェル領域３３の上方に、前述の第１のフォトマスクを用いて形成された第４のレジストパターン３８を形成する。尚、第２の導電膜３７を構成する材料としては、窒化タンタルに代えて、酸化ルテニウム（ＲｕＯ２ ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、窒化タングステン（ＷＮ）又は窒化モリブデン（Ｍｏ２Ｎ ）を用いることができる。
【００９９】
次に、図６（ｄ） に示すように、第２の導電膜３７に対して第４のレジストパターン３８をマスクにすると共に例えば塩素ガスを含むエッチングガスを用いてドライエッチングを行なって、第２の導電膜３７をｎ型ウェル領域３３の上方にのみ残す。
【０１００】
尚、工程の簡略化を図るために、第２の導電膜３７に対するエッチング工程を省略して、第２の導電膜３７をｐ型ウェル領域３２の上方に残しておいてもよい。
【０１０１】
次に、図７（ａ） に示すように、第４のレジストパターン３８を除去した後、スパッタリング法により、第１の導電膜３５及び第２の導電膜３７の上に、例えばタングステンよりなり７０ｎｍ程度の膜厚を有する第３の導電膜３９を堆積して、第１の導電膜３５及び第３の導電膜３９よりなる第１の積層膜の厚さ並びに第２の導電膜３７及び第３の導電膜３９よりなる第２の積層膜の厚さをそれぞれ８０ｎｍ程度にする。
【０１０２】
次に、周知のリソグラフィ工程により、第３の導電膜３９の上に、例えばＳｉ３Ｎ４よりなり、第１及び第２の積層膜をゲート電極形状にパターニングするためのハードマスク４０を形成する。
【０１０３】
次に、図７（ｂ） に示すように、第１の導電膜３５、第２の導電膜３７及び第３の導電膜３９に対してハードマスク４０をマスクにドライエッチングを行なうことにより、パターン化された第１の導電膜３５Ａ及び第３の導電膜３９Ａよりなる第１のゲート電極、並びにパターン化された第２の導電膜３７Ａ及び第３の導電膜３９Ａよりなる第２のゲート電極を形成する。このドライエッチング工程においては、例えば、反応性イオンエッチング装置を用いると共に、塩素ガスに酸素ガスが添加されたエッチングガスを用いて、チャンバー内の圧力を１Ｐａ程度に設定して放電を起こすと、第１の導電膜３５、第２の導電膜３７及び第３の導電膜３９を高誘電体材料膜３４に対する高い選択比でエッチングすることができる。
【０１０４】
次に、図６（ｃ） に示すように、高誘電体材料膜３４に対してハードマスク４０をマスクにドライエッチングを行なうことにより、高誘電体材料膜３４よりなるゲート絶縁膜３４Ａを形成する。このドライエッチング工程においては、塩素ガスと酸素ガスとの混合ガス又はフルオロカーボンガスよりなるエッチングガスを用いると、高誘電体材料膜３４をシリコン基板３０に対する高い選択比でエッチングすることができる
高誘電体材料膜３４に対するエッチングが終了した後に、シリコン基板３０の上に残存する高誘電体材料膜３４に対して、フッ酸溶液を用いるウェットエッチングを行なって、シリコン基板３０における酸化により浸食された部分を修復する。
【０１０５】
ところで、ＭＯＳトランジスタの高性能化を図るために、デュアルゲート構造を採用する場合、導電型が異なるウェル領域の上に異なる材料よりなる導電膜（第１の導電膜３５及び第２の導電膜３７）を形成する必要がある。
【０１０６】
ところが、異なる材料よりなる導電膜に対してドライエッチングを行なってゲート電極を形成する場合、第１の導電膜３５と第２の導電膜３７とに対するエッチングレートが異なるという問題が起きる。
【０１０７】
そこで、第３の実施形態においては、ｐ型ウェル領域３２の上方に形成されている第１の導電膜３５及びｎ型ウェル領域３３の上方に形成されている第２の導電膜３７の上に共通に第３の導電膜３９を形成している。このため、第１の導電膜３５、第２の導電膜３７及び第３の導電膜３９をパターニングして第１及び第２のゲート電極を形成する際のエッチングレートの差異を抑制することができる。従って、第１及び第２のゲート電極を形成するためのドライエッチング工程において、高誘電体材料膜３４に対する高い選択性を確保することができる。
【０１０８】
また、第１の導電膜３５と第２の導電膜３７とに対するエッチングレートの差異を抑制するために、第１の導電膜３５及び第２の導電膜３７の膜厚としては、２ｎｍ以上で且つ１０ｎｍ未満であることが好ましい。
【０１０９】
尚、第３の実施形態においては、第１の導電膜３５、第２の導電膜３７及び第３の導電膜３９をドライエッチングする際の高誘電体材料膜３４に対する選択性を高めるために、第２の実施形態と同様、第１の導電膜３５及び第２の導電膜３７と第３の導電膜３９との間にエッチングストッパー膜を形成してもよい。
【０１１０】
【発明の効果】
本発明に係る第１の半導体装置の製造方法によると、高誘電体材料膜を効率良くパターニングすることができ、シリコン基板がドライエッチング
によりダメージを受ける事態を最小限度に抑制することができ、また、残存する高誘電体材料膜の不要部分をウェットエッチングにより容易に除去することができる。
【０１１１】
本発明に係る第２の半導体装置の製造方法によると、シリコン基板が受けるダメージを抑制しつつ高誘電体材料膜をパターニングすることができる。
【０１１２】
従って、第１又は第２の半導体装置の製造方法によると、高誘電体材料膜よりなり信頼性が高いゲート絶縁膜を優れた加工性で形成することが可能になる。
【図面の簡単な説明】
【図１】（ａ） 〜（ｃ） は第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２】第１の実施形態において高誘電体材料膜に対するエッチングに用いるエッチングガスにおけるＯ２／Ｃｌ２と、選択比との関係を示す図である。
【図３】第１の実施形態において高誘電体材料膜に対するエッチングに用いるエッチングガスにおけるＣ４Ｆ８／ＣＦ４ と、選択比との関係を示す図である。
【図４】第１の実施形態の変形例に係る半導体装置の製造方法において、ゲート絶縁膜に対して熱処理を施さなかった場合、ゲート絶縁膜に対して熱処理を施した場合、及びゲート絶縁膜に対して酸素プラズマ処理を施した場合における、注入電荷量と累積不良率との関係を示す図である。
【図５】（ａ） 〜（ｄ） は第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図６】（ａ） 〜（ｄ） は第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図７】（ａ） 〜（ｃ） は第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【符号の説明】
１０ シリコン基板
１１ 素子分離領域
１２ ｐ型ウェル領域
１３ ｎ型ウェル領域
１４ 高誘電体材料膜
１４Ａ ゲート絶縁膜
１５ 導電膜
１５Ａ ゲート電極
１６ ハードマスク
２０ シリコン基板
２１ 素子分離領域
２２ ｐ型ウェル領域
２３ ｎ型ウェル領域
２４ 高誘電体材料膜
２４Ａ ゲート絶縁膜
２５ エッチングストッパー膜
２６ 導電膜
２６Ａ ゲート電極
２７ ハードマスク
３０ シリコン基板
３１ 素子分離領域
３２ ｐ型ウェル領域
３３ ｎ型ウェル領域
３４ 高誘電体材料膜
３４Ａ ゲート絶縁膜
３５ 第１の導電膜
３５Ａ パターン化された第１の導電膜
３６ 第３のレジストパターン
３７ 第２の導電膜
３７ パターン化された第２の導電膜
３８ 第４のレジストパターン
３９ 第３の導電膜
３９Ａ パターン化された第３の導電膜
４０ ハードマスク
Claims (18)
- シリコン基板上に高誘電体材料膜を堆積した後、前記高誘電体材料膜の上に導電膜を堆積する工程と、
前記導電膜に対して選択的にドライエッチングを行なって、前記導電膜よりなるゲート電極を形成する工程と、
前記高誘電体材料膜に対して選択的にドライエッチングを行なった後、残存する前記高誘電体材料膜をウェットエッチングにより除去することにより、前記高誘電体材料膜よりなるゲート絶縁膜を形成する工程とを備えていることを特徴とする半導体装置の製造方法。 - 残存する前記高誘電体材料膜の厚さは１ｎｍ以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記ゲート絶縁膜を形成する工程における前記ドライエッチングは、塩素を主成分として含むガスに酸素ガスが添加されてなるエッチングガスを用いて行なわれることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記ゲート絶縁膜を形成する工程における前記ドライエッチングは、臭素を主成分として含むガスに酸素ガスが添加されてなるエッチングガスを用いて行なわれることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記ゲート絶縁膜を形成する工程における前記ドライエッチングは、フルオロカーボンガスを含むエッチングガスを用いて行なわれることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記ゲート絶縁膜を形成する工程における前記ウェットエッチングは、フッ酸溶液を用いて行なわれることを特徴とする請求項１に記載の半導体装置の製造方法。
- シリコン基板上に高誘電体材料膜を堆積した後、前記高誘電体材料膜の上に導電膜を堆積する工程と、
前記導電膜に対して選択的にドライエッチングを行なって、前記導電膜よりなるゲート電極を形成する工程と、
前記高誘電体材料膜に対して、フルオロカーボンガスを含むエッチングガスを用いるドライエッチングを行なって、前記高誘電体材料膜よりなるゲート絶縁膜を形成する工程とを備えていることを特徴とする半導体装置の製造方法。 - 前記ゲート絶縁膜を形成する工程の後に、フッ酸溶液を用いるウェットエッチングにより、前記シリコン基板の上に存在する残渣を除去する工程をさらに備えていることを特徴とする請求項７に記載の半導体装置の製造方法。
- 前記高誘電体材料膜は、ハフニウム酸化物よりなることを特徴とする請求項７に記載の半導体装置の製造方法。
- 前記導電膜を堆積する工程は、前記高誘電体材料膜の上にエッチングストッパー膜を介して前記導電膜を堆積する工程を含むことを特徴とする請求項１又は７に記載の半導体装置の製造方法。
- 前記エッチングストッパー膜は、チタン、タンタル若しくはタングステン又はこれらの窒化物よりなることを特徴とする請求項１０に記載の半導体装置の製造方法。
- 前記エッチングストッパー膜の膜厚は、２ｎｍ未満であることを特徴とする請求項１０に記載の半導体装置の製造方法。
- 前記シリコン基板には、ｐ型ウェル領域及びｎ型ウェル領域がそれぞれ形成されており、
前記導電膜を堆積する工程は、前記高誘電体材料膜の上における前記ｐ型ウェル領域の上方に第１の導電性材料膜を介して前記導電膜を堆積すると共に、前記高誘電体材料膜の上における前記ｎ型ウェル領域の上方に第２の導電性材料膜を介して前記導電膜を堆積する工程を含むことを特徴とする請求項１又は７に記載の半導体装置の製造方法。 - 前記第１の導電性材料膜の仕事関数は４．６ｅＶ未満であり、前記第２の導電性材料膜の仕事関数は４．６ｅＶ以上であることを特徴とする請求項１３に記載の半導体装置の製造方法。
- 前記第１の導電性材料膜及び前記第２の導電性材料膜の膜厚は、いずれも２ｎｍ以上で且つ１０ｎｍ未満であることを特徴とする請求項１３に記載の半導体装置の製造方法。
- 前記ｐ型ウェル領域は、前記シリコン基板に対して、第１のフォトマスクを用いて形成された第１のマスクパターンをマスクにしてｐ型不純物をイオン注入することにより形成されており、
前記ｎ型ウェル領域は、前記シリコン基板に対して、第２のフォトマスクを用いて形成された第２のマスクパターンをマスクにしてｎ型不純物をイオン注入することにより形成されており、
前記第１の導電性材料膜は、前記第２のフォトマスクを用いて形成された第３のマスクパターンを用いる選択的エッチングによりパターニングされており、
前記第２の導電性材料膜は、前記第１のフォトマスクを用いて形成された第４のマスクパターンを用いる選択的エッチングによりパターニングされていることを特徴とする請求項１３に記載の半導体装置の製造方法。 - 前記ゲート電極を形成する工程と前記ゲート絶縁膜を形成する工程との間に、前記高誘電体材料膜を酸素を含むプラズマに曝す工程を備えていることを特徴とする請求項１又は７に記載の半導体装置の製造方法。
- 前記高誘電体材料膜は、前記高誘電体材料膜に対してドライエッチングを行なう工程の前には５００℃以上の温度下での熱処理は施されていない一方、前記高誘電体材料膜に対してドライエッチングを行なう工程の後には５００℃以上の温度下での熱処理が施されることを特徴とする請求項１又は７に記載の半導体装置の製造方法。
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Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004356575A (ja) * | 2003-05-30 | 2004-12-16 | Semiconductor Leading Edge Technologies Inc | 半導体装置の製造方法 |
| WO2006070553A1 (ja) * | 2004-12-28 | 2006-07-06 | Tokyo Electron Limited | 半導体装置の製造方法 |
| JP2006269520A (ja) * | 2005-03-22 | 2006-10-05 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2007201215A (ja) * | 2006-01-27 | 2007-08-09 | Toshiba Corp | プラズマエッチング装置、プラズマエッチング方法及び半導体装置の製造方法 |
| JP2008034751A (ja) * | 2006-07-31 | 2008-02-14 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2008091501A (ja) * | 2006-09-29 | 2008-04-17 | Fujitsu Ltd | 半導体集積回路装置及びその製造方法 |
| JP2008182187A (ja) * | 2006-10-23 | 2008-08-07 | Interuniv Micro Electronica Centrum Vzw | 半導体デバイスにおけるＤｙＳｃＯ材料の選択的除去 |
| US7511338B2 (en) | 2005-09-06 | 2009-03-31 | Renesas Technology Corp. | Semiconductor device and manufacturing method of the same |
| WO2009150770A1 (ja) * | 2008-06-09 | 2009-12-17 | パナソニック株式会社 | 半導体装置 |
| JP2010045171A (ja) * | 2008-08-12 | 2010-02-25 | Hitachi High-Technologies Corp | 半導体加工方法 |
| JP2010532578A (ja) * | 2007-06-29 | 2010-10-07 | フリースケール セミコンダクター インコーポレイテッド | デュアルメタルゲート構造の形成方法 |
| CN111681959A (zh) * | 2019-03-11 | 2020-09-18 | 台湾积体电路制造股份有限公司 | 用于制作半导体器件的方法 |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61280620A (ja) * | 1985-06-05 | 1986-12-11 | Nec Corp | 半導体装置の製造方法 |
| JPH06168921A (ja) * | 1992-11-30 | 1994-06-14 | Sony Corp | 半導体装置及び半導体装置の製造方法 |
| JPH09266200A (ja) * | 1996-01-26 | 1997-10-07 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH10214816A (ja) * | 1997-01-28 | 1998-08-11 | Sony Corp | 半導体装置の製造方法及び半導体装置の容量素子の製造方法 |
| JP2001160549A (ja) * | 1999-12-03 | 2001-06-12 | Matsushita Electronics Industry Corp | ドライエッチング方法 |
| JP2002075972A (ja) * | 2000-09-04 | 2002-03-15 | Hitachi Ltd | 半導体装置の製造方法 |
| JP2002231705A (ja) * | 2001-02-06 | 2002-08-16 | Sony Corp | エッチング方法および半導体装置の製造方法 |
| JP2002252285A (ja) * | 2000-12-29 | 2002-09-06 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| JP2002252211A (ja) * | 2001-02-23 | 2002-09-06 | Nec Corp | 半導体装置の製造方法 |
-
2002
- 2002-11-15 JP JP2002332005A patent/JP2004165555A/ja not_active Withdrawn
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61280620A (ja) * | 1985-06-05 | 1986-12-11 | Nec Corp | 半導体装置の製造方法 |
| JPH06168921A (ja) * | 1992-11-30 | 1994-06-14 | Sony Corp | 半導体装置及び半導体装置の製造方法 |
| JPH09266200A (ja) * | 1996-01-26 | 1997-10-07 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH10214816A (ja) * | 1997-01-28 | 1998-08-11 | Sony Corp | 半導体装置の製造方法及び半導体装置の容量素子の製造方法 |
| JP2001160549A (ja) * | 1999-12-03 | 2001-06-12 | Matsushita Electronics Industry Corp | ドライエッチング方法 |
| JP2002075972A (ja) * | 2000-09-04 | 2002-03-15 | Hitachi Ltd | 半導体装置の製造方法 |
| JP2002252285A (ja) * | 2000-12-29 | 2002-09-06 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| JP2002231705A (ja) * | 2001-02-06 | 2002-08-16 | Sony Corp | エッチング方法および半導体装置の製造方法 |
| JP2002252211A (ja) * | 2001-02-23 | 2002-09-06 | Nec Corp | 半導体装置の製造方法 |
Non-Patent Citations (4)
| Title |
|---|
| S. NORASETTHEKUL ET AL.: "Etch characteristics of HfO2 films on Si substrates", APPLIED SURFACE SCIENCE 187, JPNX006042296, February 2002 (2002-02-01), pages 75 - 81, XP002221366, ISSN: 0000773322, DOI: 10.1016/S0169-4332(01)00792-9 * |
| S. NORASETTHEKUL ET AL.: "Etch characteristics of HfO2 films on Si substrates", APPLIED SURFACE SCIENCE 187, JPNX007000524, February 2002 (2002-02-01), pages 75 - 81, XP002221366, ISSN: 0000808786, DOI: 10.1016/S0169-4332(01)00792-9 * |
| YAO-ZHI HU ET AL.: "Characterization of High-K dielectric ZrO2 films annealed by rapid thermal processing", J. VAC. SCI. TECHNOL. B, vol. 19(5), JPNX006042297, 2001, pages 1706 - 1714, ISSN: 0000773323 * |
| YAO-ZHI HU ET AL.: "Characterization of High-K dielectric ZrO2 films annealed by rapid thermal processing", J. VAC. SCI. TECHNOL. B, vol. 19(5), JPNX007000525, 2001, pages 1706 - 1714, ISSN: 0000808787 * |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004356575A (ja) * | 2003-05-30 | 2004-12-16 | Semiconductor Leading Edge Technologies Inc | 半導体装置の製造方法 |
| WO2006070553A1 (ja) * | 2004-12-28 | 2006-07-06 | Tokyo Electron Limited | 半導体装置の製造方法 |
| JP2006186244A (ja) * | 2004-12-28 | 2006-07-13 | Tokyo Electron Ltd | 半導体装置の製造方法 |
| US7897498B2 (en) | 2004-12-28 | 2011-03-01 | Tokyo Electron Limited | Method for manufacturing semiconductor device |
| JP2006269520A (ja) * | 2005-03-22 | 2006-10-05 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US7820503B2 (en) | 2005-09-06 | 2010-10-26 | Renesas Electronics Corporation | Semiconductor device and manufacturing method of the same |
| US7511338B2 (en) | 2005-09-06 | 2009-03-31 | Renesas Technology Corp. | Semiconductor device and manufacturing method of the same |
| JP2007201215A (ja) * | 2006-01-27 | 2007-08-09 | Toshiba Corp | プラズマエッチング装置、プラズマエッチング方法及び半導体装置の製造方法 |
| JP2008034751A (ja) * | 2006-07-31 | 2008-02-14 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2008091501A (ja) * | 2006-09-29 | 2008-04-17 | Fujitsu Ltd | 半導体集積回路装置及びその製造方法 |
| JP2008182187A (ja) * | 2006-10-23 | 2008-08-07 | Interuniv Micro Electronica Centrum Vzw | 半導体デバイスにおけるＤｙＳｃＯ材料の選択的除去 |
| JP2010532578A (ja) * | 2007-06-29 | 2010-10-07 | フリースケール セミコンダクター インコーポレイテッド | デュアルメタルゲート構造の形成方法 |
| WO2009150770A1 (ja) * | 2008-06-09 | 2009-12-17 | パナソニック株式会社 | 半導体装置 |
| JP2010045171A (ja) * | 2008-08-12 | 2010-02-25 | Hitachi High-Technologies Corp | 半導体加工方法 |
| CN111681959A (zh) * | 2019-03-11 | 2020-09-18 | 台湾积体电路制造股份有限公司 | 用于制作半导体器件的方法 |
| CN111681959B (zh) * | 2019-03-11 | 2023-04-28 | 台湾积体电路制造股份有限公司 | 用于制作半导体器件的方法 |
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