JPH07202179A - 半導体ｍｏｓトランジスタの製造方法 - Google Patents
半導体ｍｏｓトランジスタの製造方法Info
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
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Abstract
(57)【要約】
【目的】LDD 構造を有する MOSFET をゲート側壁スペー
サなしに形成し、ゲート側壁スペーサによって生じる問
題を解消することによって、VLSI に適した LDD構造を
有する MOS 半導体装置の製造方法を提供すること。 【構成】上記目的は、ゲート電極形成用に、RIE 法によ
って導電層をある深さまでエッチングすること及び等方
性プラズマエッチング法によって導電層を終止点までエ
ッチングすることを順次適用する工程を含む製造方法と
することによって達成することができる。
サなしに形成し、ゲート側壁スペーサによって生じる問
題を解消することによって、VLSI に適した LDD構造を
有する MOS 半導体装置の製造方法を提供すること。 【構成】上記目的は、ゲート電極形成用に、RIE 法によ
って導電層をある深さまでエッチングすること及び等方
性プラズマエッチング法によって導電層を終止点までエ
ッチングすることを順次適用する工程を含む製造方法と
することによって達成することができる。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り、特に、高集積度装置において、低濃度ドープドレ
イン(LDD)を有する MOS 型電界効果トランジスタ(FET)
の形成方法に関する。
係り、特に、高集積度装置において、低濃度ドープドレ
イン(LDD)を有する MOS 型電界効果トランジスタ(FET)
の形成方法に関する。
【０００２】
【従来の技術】一般に、半導体集積回路では、高品位の
回路動作性能および高い集積度が要求される。従って、
MOS 型電界効果トランジスタ（以下、MOSFET と略称す
る）の場合においても、装置の大きさを縮小するための
努力の結果として、半導体集積回路の製造技術がサブミ
クロン範囲までスケールダウンされている。種々の装置
間の機能的な平衡は、水平ディメンションの縮小及びそ
れに比例する垂直ディメンションの縮小によってのみ達
成される。すなわち、素子の大きさの縮小の結果として
ソースとドレインとの間隔が縮小されると、素子の望ま
しくない特性変化が生じ、その代表的なものがショート
チャンネル効果である。このようなショートチャンネル
効果が解決されれば、水平的なスケールダウンが進めら
れ、ゲート長を縮小することができる。さらに、垂直的
スケールダウン、すなわちゲート絶縁膜の厚さ、ジャン
クションの深さなどを縮小しなければならない。さら
に、印加電源を低め、半導体基板のドーピング濃度を高
めなければならない。特に、チャンネル領域の不純物イ
オンの注入深さに対するドーピングの輪郭を制御しなけ
ればならない。しかしながら、半導体装置用印加電圧
は、その半導体装置が用いられる電子装置用の電源を満
足するものでなければならない。すなわち、半導体装置
のディメンションはスケールダウンされているが、回路
の印加電源用の電気的ディメンションは縮小されていな
い。MOS装置の場合、特に n MOS トランジスタの場合、
チャンネル長短縮の結果として、ソース/ドレイン間の
間隔は縮小される。従って、ソースから供給された電子
は、ドレイン接合のチャンネル近傍のピンチオフ領域付
近の高電場により急速に加速され、ホットキャリヤを生
じる。このようにして、n MOS トランジスタはこれらの
ホットキャリアに弱い。〔参照：Chenming Hu et al.，
“Hot-electron-induced MOSFET Degradation Motal，M
onitor and Improvement”,IEEE Transactions on Elec
tron Devices，Vol．ED-32，No.2（February 1985)，p
p.375〜385〕。
回路動作性能および高い集積度が要求される。従って、
MOS 型電界効果トランジスタ（以下、MOSFET と略称す
る）の場合においても、装置の大きさを縮小するための
努力の結果として、半導体集積回路の製造技術がサブミ
クロン範囲までスケールダウンされている。種々の装置
間の機能的な平衡は、水平ディメンションの縮小及びそ
れに比例する垂直ディメンションの縮小によってのみ達
成される。すなわち、素子の大きさの縮小の結果として
ソースとドレインとの間隔が縮小されると、素子の望ま
しくない特性変化が生じ、その代表的なものがショート
チャンネル効果である。このようなショートチャンネル
効果が解決されれば、水平的なスケールダウンが進めら
れ、ゲート長を縮小することができる。さらに、垂直的
スケールダウン、すなわちゲート絶縁膜の厚さ、ジャン
クションの深さなどを縮小しなければならない。さら
に、印加電源を低め、半導体基板のドーピング濃度を高
めなければならない。特に、チャンネル領域の不純物イ
オンの注入深さに対するドーピングの輪郭を制御しなけ
ればならない。しかしながら、半導体装置用印加電圧
は、その半導体装置が用いられる電子装置用の電源を満
足するものでなければならない。すなわち、半導体装置
のディメンションはスケールダウンされているが、回路
の印加電源用の電気的ディメンションは縮小されていな
い。MOS装置の場合、特に n MOS トランジスタの場合、
チャンネル長短縮の結果として、ソース/ドレイン間の
間隔は縮小される。従って、ソースから供給された電子
は、ドレイン接合のチャンネル近傍のピンチオフ領域付
近の高電場により急速に加速され、ホットキャリヤを生
じる。このようにして、n MOS トランジスタはこれらの
ホットキャリアに弱い。〔参照：Chenming Hu et al.，
“Hot-electron-induced MOSFET Degradation Motal，M
onitor and Improvement”,IEEE Transactions on Elec
tron Devices，Vol．ED-32，No.2（February 1985)，p
p.375〜385〕。
【０００３】上記文献によれば、ホットキャリヤの不安
定性は、短いチャンネル長および高印加電圧に起因す
る、ドレイン接合近傍における高電場によって生じる。
このようにして生じたホットキャリヤはゲート絶縁膜に
注入され、基板電流としての電流の流れを形成する。こ
のような状況から、ホットキャリヤに弱く、短いチャン
ネル長を有する n MOS 装置構造を改善した LDD（light
ly doped drain;低濃度ドープ・ドレイン）構造が1978年
に提案された〔参照：K．Saito et al.，“A new short
channel MOSFET with lightly doped drain”，Densh
i Tsushin RengoTaikai（in japanese）（April 197
8)，P.220〕。
定性は、短いチャンネル長および高印加電圧に起因す
る、ドレイン接合近傍における高電場によって生じる。
このようにして生じたホットキャリヤはゲート絶縁膜に
注入され、基板電流としての電流の流れを形成する。こ
のような状況から、ホットキャリヤに弱く、短いチャン
ネル長を有する n MOS 装置構造を改善した LDD（light
ly doped drain;低濃度ドープ・ドレイン）構造が1978年
に提案された〔参照：K．Saito et al.，“A new short
channel MOSFET with lightly doped drain”，Densh
i Tsushin RengoTaikai（in japanese）（April 197
8)，P.220〕。
【０００４】LDD 構造の特徴は、側面の長さが狭く、自
己整合的に低濃度でドーピングされたｎ~領域がチャン
ネルと高濃度ドーピングｎ+ソース/ドレイン領域との間
に位置していることである。このｎ~低濃度ドープ領域
がドレインジャンクション近所において高電場を広げ、
これによって、ソースから供給されたキャリヤ電子を急
激に加速しないようにし、ホットキャリヤに起因する電
流の不安定性を解消する。１メガ DRAM 以上の集積度を
有する半導体装置の研究が始められてから、LDD を有す
る MOSFET の製造技術が種々の形で提案されている。そ
れらのうち、最も典型的なものは、ゲートの側壁のそれ
ぞれの上に側壁スペーサを形成することによって LDD
を形成するという方法で、この方法が殆どの量産に用い
られている。
己整合的に低濃度でドーピングされたｎ~領域がチャン
ネルと高濃度ドーピングｎ+ソース/ドレイン領域との間
に位置していることである。このｎ~低濃度ドープ領域
がドレインジャンクション近所において高電場を広げ、
これによって、ソースから供給されたキャリヤ電子を急
激に加速しないようにし、ホットキャリヤに起因する電
流の不安定性を解消する。１メガ DRAM 以上の集積度を
有する半導体装置の研究が始められてから、LDD を有す
る MOSFET の製造技術が種々の形で提案されている。そ
れらのうち、最も典型的なものは、ゲートの側壁のそれ
ぞれの上に側壁スペーサを形成することによって LDD
を形成するという方法で、この方法が殆どの量産に用い
られている。
【０００５】図１に LDD 構造を有する NMOS トランジ
スタ形成の従来の手順を示す。まず、図の(a)に示すよ
うに、シリコン基板10上に活性領域10aと隔離領域10bと
を形成した後、全表面にゲート絶縁膜12を形成し、その
上にポリシリコン層 13'およびキャップゲート酸化膜1
4'を順次形成する。
スタ形成の従来の手順を示す。まず、図の(a)に示すよ
うに、シリコン基板10上に活性領域10aと隔離領域10bと
を形成した後、全表面にゲート絶縁膜12を形成し、その
上にポリシリコン層 13'およびキャップゲート酸化膜1
4'を順次形成する。
【０００６】次に、図の(b)に示すように、ホトエッチ
ング法によってキャップゲート酸化膜14およびポリシリ
コン層をエッチングしてゲート(電極)13を形成する。
ング法によってキャップゲート酸化膜14およびポリシリ
コン層をエッチングしてゲート(電極)13を形成する。
【０００７】その後、図の(c)に示すように、ｎ~領域10
1を形成するために、注入量を小さくし、低い注入エネ
ルギーでイオン注入(リンイオン)を全面に実施する。
1を形成するために、注入量を小さくし、低い注入エネ
ルギーでイオン注入(リンイオン)を全面に実施する。
【０００８】次いで、図の(d)に示すように、化学蒸着
法(CVD)によって全表面にシリコン酸化膜15を蒸着して
側壁スペーサを形成する。
法(CVD)によって全表面にシリコン酸化膜15を蒸着して
側壁スペーサを形成する。
【０００９】その後、図２の(a)に示すように、反応性
イオンエッチング(RIE)手法によって全面をエッチング
バックして、シリコン酸化膜15の一部をゲート13および
キャップゲート酸化膜14の側面に残留させる。このと
き、ゲートに保護されていないゲート絶縁膜12もエッチ
ングされて、シリコン基板の表面が露出する。このよう
にして、シリコン酸化膜15の一部とゲート絶縁膜12の一
部とからなる側壁スペーサ15'がゲート13およびキャッ
プゲート酸化膜14の側面に形成される。
イオンエッチング(RIE)手法によって全面をエッチング
バックして、シリコン酸化膜15の一部をゲート13および
キャップゲート酸化膜14の側面に残留させる。このと
き、ゲートに保護されていないゲート絶縁膜12もエッチ
ングされて、シリコン基板の表面が露出する。このよう
にして、シリコン酸化膜15の一部とゲート絶縁膜12の一
部とからなる側壁スペーサ15'がゲート13およびキャッ
プゲート酸化膜14の側面に形成される。
【００１０】その後、図２の(b)に示すように、注入量
を多くしてｎ形ドーパントイオン注入を行い、これによ
って、接合の深さが深く、高濃度でドープ(ｎ+)された
ソース/ドレイン領域102を形成する。この条件下で、ゲ
ート側壁スペーサ15'は、ソース/ドレイン領域を形成す
るための高濃度イオン注入時の阻害膜の役割を果たす。
これによって、ゲートのチャンネルＣとソース/ドレイ
ン102の間に施される高濃度ドーピングに影響を受ける
ことのないｎ~接合101'を形成することができる(参照：
Paul J．Tsang et al.，“Fabrication of High Perfor
mance LDDFET's with Oxide Sidewall-Spacer Technolo
gy”，IEEE Transactions on ElectronDevices，Vol．E
D-29，No.4（April 1982）)。
を多くしてｎ形ドーパントイオン注入を行い、これによ
って、接合の深さが深く、高濃度でドープ(ｎ+)された
ソース/ドレイン領域102を形成する。この条件下で、ゲ
ート側壁スペーサ15'は、ソース/ドレイン領域を形成す
るための高濃度イオン注入時の阻害膜の役割を果たす。
これによって、ゲートのチャンネルＣとソース/ドレイ
ン102の間に施される高濃度ドーピングに影響を受ける
ことのないｎ~接合101'を形成することができる(参照：
Paul J．Tsang et al.，“Fabrication of High Perfor
mance LDDFET's with Oxide Sidewall-Spacer Technolo
gy”，IEEE Transactions on ElectronDevices，Vol．E
D-29，No.4（April 1982）)。
【００１１】しかしながら、ゲート側壁スペーサの形成
による LDD 装置の製造には幾つかの問題がある。特
に、この手法は、高集積高品位を要求される次世代半導
体製造の手法としては不適である。
による LDD 装置の製造には幾つかの問題がある。特
に、この手法は、高集積高品位を要求される次世代半導
体製造の手法としては不適である。
【００１２】この手法においては、製造工程にさらにゲ
ート側壁スペーサの形成のために、CVD 法による酸化膜
の蒸着およびエッチングバックが行われる。従って、エ
ッチングの際に、活性領域のシリコン基板の表面が露出
され、汚染される。さらに、シリコン基板の活性領域が
過度にエッチングされ、シリコン基板が損傷される。さ
らに、この過度にエッチングされた深さはシリコンウェ
ーハの位置およびパターンの集積度に応じて一様ではな
く、これによって、半導体装置の電気的特性が不均一に
なる。
ート側壁スペーサの形成のために、CVD 法による酸化膜
の蒸着およびエッチングバックが行われる。従って、エ
ッチングの際に、活性領域のシリコン基板の表面が露出
され、汚染される。さらに、シリコン基板の活性領域が
過度にエッチングされ、シリコン基板が損傷される。さ
らに、この過度にエッチングされた深さはシリコンウェ
ーハの位置およびパターンの集積度に応じて一様ではな
く、これによって、半導体装置の電気的特性が不均一に
なる。
【００１３】すなわち、酸化膜のエッチングの際に用い
られる CF3、CHF3、O2などのプラズマラジカル種がシリ
コン基板に浸透する。従って、エッチングの際の RF 入
力にによっても異なるが、約500Åの、CFX‐高分子、Si
‐C、Si‐O、Si‐O‐C 等の化合物層が形成される。
られる CF3、CHF3、O2などのプラズマラジカル種がシリ
コン基板に浸透する。従って、エッチングの際の RF 入
力にによっても異なるが、約500Åの、CFX‐高分子、Si
‐C、Si‐O、Si‐O‐C 等の化合物層が形成される。
【００１４】図３は、従来技術による CF3、CHF3、O2な
どを用いた酸化膜のエッチングの際にプラズマラジカル
種がシリコン基板に浸透して基板を汚染した場合の、二
次イオンマススペクトロスコピー(Secondary Ion Mass
Spectroscopy ; SIMS)を用いた分析結果を図形的に示し
た図である。
どを用いた酸化膜のエッチングの際にプラズマラジカル
種がシリコン基板に浸透して基板を汚染した場合の、二
次イオンマススペクトロスコピー(Secondary Ion Mass
Spectroscopy ; SIMS)を用いた分析結果を図形的に示し
た図である。
【００１５】図において、Ｘ軸はシリコン表面からの深
さ、すなわちスパッタリング時間に対する投影範囲の値
を示し、Ｙ軸は濃度を単位なしに相対的な Log 値で示
したものである。図からわかるように、シリコン表面近
傍のフッ素、酸素および炭素の濃度は何れもシリコンの
濃度よりも大きく、従って、これらの元素はシリコン表
面から500Å厚さの CFX‐高分子、Si‐C、Si‐O、Si‐O
‐C等の化合物層を形成する。
さ、すなわちスパッタリング時間に対する投影範囲の値
を示し、Ｙ軸は濃度を単位なしに相対的な Log 値で示
したものである。図からわかるように、シリコン表面近
傍のフッ素、酸素および炭素の濃度は何れもシリコンの
濃度よりも大きく、従って、これらの元素はシリコン表
面から500Å厚さの CFX‐高分子、Si‐C、Si‐O、Si‐O
‐C等の化合物層を形成する。
【００１６】従って、浅い接合が要求される高集積装置
においては、上記化合物の結合部位は、接合下の空乏層
領域内に存在するようになる。従って、これがキャリヤ
を発生させるトラップセンタの役割をし、接合の漏洩電
流を増加させる原因となる。
においては、上記化合物の結合部位は、接合下の空乏層
領域内に存在するようになる。従って、これがキャリヤ
を発生させるトラップセンタの役割をし、接合の漏洩電
流を増加させる原因となる。
【００１７】この発見は Jeong Kim 他の“Cleaning Pr
ocess for Removing of Oxide EtchResidue”Proceedin
gs of Contamination Control and Defect Reduction i
n Semiconductor Manufacturing Ｉ，pp.408‐415，199
2，Toronto に開示されており、まとめて、図４及び図
５(表)に示した。
ocess for Removing of Oxide EtchResidue”Proceedin
gs of Contamination Control and Defect Reduction i
n Semiconductor Manufacturing Ｉ，pp.408‐415，199
2，Toronto に開示されており、まとめて、図４及び図
５(表)に示した。
【００１８】図４は側壁酸化膜のエッチングによる少数
キャリヤの寿命(少数キャリアがシリコン中に存在する
時間)の変化を示す図である。図に示すように、少数キ
ャリアの寿命は、シリコンウエハの常態、すなわちエッ
チング前の値、約100μs、に回復する。図で、“a”点
は、酸化膜側壁エッチング前の原ウエハ自体(基板)にお
ける寿命(少数キャリアの寿命)を示す。“d”点は、反
応性イオンエッチング(reactive ion etch ; RIE)によ
る酸化物側壁エッチング後、従って損傷を受けた状態の
ウエハにおける寿命を示す。また、“b”点は、損傷を
受けた箇所を RIEによって除去した状態のウエハにおけ
る寿命を示す。また、“c”点は、損傷を受けた箇所を
低損傷化学乾式シリコン基板エッチング(CDE)によって
除去した後のウエハにおける寿命を示す。側壁スペーサ
を形成するための酸化物層エッチング直後は、少数キャ
リアの寿命は約10μs(“d”点)に減少する。損傷を受け
た基板における寿命は、上記 CDE を施すことによっ
て、100μs以上に復元される(“c”点)。さらに、もし
も損傷を受けた基板を RIE によって除去すると、寿命
は50μs(“ｂ”点)以上に改善される。すなわち、損傷
を受けた、あるいは汚染された箇所を除去すれば、シリ
コン基板の品質は元の水準まで回復する。
キャリヤの寿命(少数キャリアがシリコン中に存在する
時間)の変化を示す図である。図に示すように、少数キ
ャリアの寿命は、シリコンウエハの常態、すなわちエッ
チング前の値、約100μs、に回復する。図で、“a”点
は、酸化膜側壁エッチング前の原ウエハ自体(基板)にお
ける寿命(少数キャリアの寿命)を示す。“d”点は、反
応性イオンエッチング(reactive ion etch ; RIE)によ
る酸化物側壁エッチング後、従って損傷を受けた状態の
ウエハにおける寿命を示す。また、“b”点は、損傷を
受けた箇所を RIEによって除去した状態のウエハにおけ
る寿命を示す。また、“c”点は、損傷を受けた箇所を
低損傷化学乾式シリコン基板エッチング(CDE)によって
除去した後のウエハにおける寿命を示す。側壁スペーサ
を形成するための酸化物層エッチング直後は、少数キャ
リアの寿命は約10μs(“d”点)に減少する。損傷を受け
た基板における寿命は、上記 CDE を施すことによっ
て、100μs以上に復元される(“c”点)。さらに、もし
も損傷を受けた基板を RIE によって除去すると、寿命
は50μs(“ｂ”点)以上に改善される。すなわち、損傷
を受けた、あるいは汚染された箇所を除去すれば、シリ
コン基板の品質は元の水準まで回復する。
【００１９】図５は、接合漏洩電流の、ゲート側壁スペ
ーサ形成間の洗浄方法への依存性を説明するための表で
ある。表からわかるように、シリコン基板が過度にエッ
チングされると、損傷領域が大きくなり、従って、接合
漏洩が増加する。換言すれば、ゲート側壁近傍に接合領
域を損傷なしに形成するための従来の手法においては、
オーバーエッチングと低損傷の CDE 法とが要求され
る。
ーサ形成間の洗浄方法への依存性を説明するための表で
ある。表からわかるように、シリコン基板が過度にエッ
チングされると、損傷領域が大きくなり、従って、接合
漏洩が増加する。換言すれば、ゲート側壁近傍に接合領
域を損傷なしに形成するための従来の手法においては、
オーバーエッチングと低損傷の CDE 法とが要求され
る。
【００２０】従来技術にはさらに他の問題点がある。接
合漏洩電流は、LDD 構造を有する MOS 装置において、
側壁端から接合層を横断する転位線によっても生じる。
合漏洩電流は、LDD 構造を有する MOS 装置において、
側壁端から接合層を横断する転位線によっても生じる。
【００２１】図６に示すように、ゲート側壁スペーサ
は、一般に、シリコン基板に対してほぼ垂直に形成され
るために、側壁スペーサがシリコン基板と交わる角領域
に応力が集中する。従って、スペーサの角から基板のバ
ルク方向に形成される転位線555によって示されるよう
に、結晶欠陥が形成される。この転位線が接合の漏洩電
流を増加させ、データ保持特性を悪化させる。
は、一般に、シリコン基板に対してほぼ垂直に形成され
るために、側壁スペーサがシリコン基板と交わる角領域
に応力が集中する。従って、スペーサの角から基板のバ
ルク方向に形成される転位線555によって示されるよう
に、結晶欠陥が形成される。この転位線が接合の漏洩電
流を増加させ、データ保持特性を悪化させる。
【００２２】図６は、従来の半導体装置における、LDD
及び二酸化シリコンゲート側壁スペーサを有する MOSFE
T の断面を示した図である。
及び二酸化シリコンゲート側壁スペーサを有する MOSFE
T の断面を示した図である。
【００２３】As+イオン注入及びそれに続くアニーリン
グ間に形成される転位ループ500及び501は、シリコン基
板中にループ形状に現れる。上層に位置する結晶欠陥50
0は不純物イオンの中心深さ RPに位置し、下層に位置す
る結晶欠陥501は非晶質/結晶質の界面の深さに位置す
る。特に、熱特性の差による応力はゲート53の側壁スペ
ーサ55の角部に集中して、結晶欠陥が転位線555に示す
ように発生する。
グ間に形成される転位ループ500及び501は、シリコン基
板中にループ形状に現れる。上層に位置する結晶欠陥50
0は不純物イオンの中心深さ RPに位置し、下層に位置す
る結晶欠陥501は非晶質/結晶質の界面の深さに位置す
る。特に、熱特性の差による応力はゲート53の側壁スペ
ーサ55の角部に集中して、結晶欠陥が転位線555に示す
ように発生する。
【００２４】このような結晶欠陥は、熱応力がシリコン
の結合エネルギーよりも大きくなることによって発生す
ると推定され、このため、図６に示すように、応力の分
布はゲート側壁スペーサの形態によって異なるようにな
る。
の結合エネルギーよりも大きくなることによって発生す
ると推定され、このため、図６に示すように、応力の分
布はゲート側壁スペーサの形態によって異なるようにな
る。
【００２５】図７は、従来の半導体装置における LDD
を有する n MOSFETのゲート側壁スペーサからシリコン
基板への応力分布を示した図である。
を有する n MOSFETのゲート側壁スペーサからシリコン
基板への応力分布を示した図である。
【００２６】図７の(a)によって説明すれば、不純物拡
散層600及び601中の結晶欠陥は、シリコン基板60とゲー
ト側壁酸化膜65との熱膨張率の差に起因して、側壁スペ
ーサ65から生じる。側壁が急峻に形成された場合には、
応力は側壁端に集中し、5.4×109dyn/cm2の値を示す。
この応力は結晶の結合エネルギーを超えており、これに
よって欠陥“S”が生じる。すなわち、応力の大きさが
シリコンの結合エネルギーよりも大きくなって、転位
“S”が発生する。
散層600及び601中の結晶欠陥は、シリコン基板60とゲー
ト側壁酸化膜65との熱膨張率の差に起因して、側壁スペ
ーサ65から生じる。側壁が急峻に形成された場合には、
応力は側壁端に集中し、5.4×109dyn/cm2の値を示す。
この応力は結晶の結合エネルギーを超えており、これに
よって欠陥“S”が生じる。すなわち、応力の大きさが
シリコンの結合エネルギーよりも大きくなって、転位
“S”が発生する。
【００２７】また、図７(b)によって説明すれば、側壁
スペーサが比較的なだらかに形成された場合には、応力
は側壁の角に集中し、2.7×109dyn/cm2の値を示す。こ
れによって、“S'”に示すように、若干の欠陥が生じ
る。この場合にもまた、ゲート63'の側壁スペーサ65'
は、シリコン基板60'とゲート側壁酸化膜65'との間の熱
膨張率の差に起因して、拡散層600'及び601'に影響を与
える。
スペーサが比較的なだらかに形成された場合には、応力
は側壁の角に集中し、2.7×109dyn/cm2の値を示す。こ
れによって、“S'”に示すように、若干の欠陥が生じ
る。この場合にもまた、ゲート63'の側壁スペーサ65'
は、シリコン基板60'とゲート側壁酸化膜65'との間の熱
膨張率の差に起因して、拡散層600'及び601'に影響を与
える。
【００２８】要約すれば、シリコン基板に賦課される応
力は、ゲート側壁スペーサの形状とスペーサ〜基板間の
角度とによって、2.7×109〜5.4×109dyn/cm2の範囲内
で変動する。基板に対する側壁スペーサの角度が急峻で
あればあるほど、結晶欠陥、すなわち転位、の発生頻度
は大きい。（参照：Shigeo Onishi et al．，“Formati
on of a Defect Free Junction Layer by Controlling
Defects Due to As+Implantation” IEEE／ERPS，199
1，pp.255〜259)。
力は、ゲート側壁スペーサの形状とスペーサ〜基板間の
角度とによって、2.7×109〜5.4×109dyn/cm2の範囲内
で変動する。基板に対する側壁スペーサの角度が急峻で
あればあるほど、結晶欠陥、すなわち転位、の発生頻度
は大きい。（参照：Shigeo Onishi et al．，“Formati
on of a Defect Free Junction Layer by Controlling
Defects Due to As+Implantation” IEEE／ERPS，199
1，pp.255〜259)。
【００２９】図９に、接合漏洩電流と側壁スペーサにお
ける転位線の深さとの関係を示す。
ける転位線の深さとの関係を示す。
【００３０】ここで、Ｘ軸は従来技術におけるゲート側
壁スペーサの断面をベースとする転位線の深さ、Ｙ軸は
漏洩電流の大きさを示す。図から、側壁スペーサの急峻
性が大きければ大きいほど漏洩電流も大きくなることが
わかる。
壁スペーサの断面をベースとする転位線の深さ、Ｙ軸は
漏洩電流の大きさを示す。図から、側壁スペーサの急峻
性が大きければ大きいほど漏洩電流も大きくなることが
わかる。
【００３１】素子の大きさがスケールダウンすると、許
容範囲も小さくなる。これによって、CVD 工程による酸
化層の形成(ゲート側壁スペーサ形成における決定的な
工程)時およびそのエッチング時に、プラズマ種が基板
に侵入するという未解決の問題がある。その他の問題点
は、側壁スペーサの断面に起因する転位のような結晶欠
陥による装置特性の劣化(接合層における漏洩電流)であ
る。このため、従来の側壁スペーサを用いた LDD 素子
の製造方法を改善するための研究がなされている。
容範囲も小さくなる。これによって、CVD 工程による酸
化層の形成(ゲート側壁スペーサ形成における決定的な
工程)時およびそのエッチング時に、プラズマ種が基板
に侵入するという未解決の問題がある。その他の問題点
は、側壁スペーサの断面に起因する転位のような結晶欠
陥による装置特性の劣化(接合層における漏洩電流)であ
る。このため、従来の側壁スペーサを用いた LDD 素子
の製造方法を改善するための研究がなされている。
【００３２】また、代替方法として、側壁スペーサを用
いることによる LDD 形成の問題を解決するための研究
が進められている。
いることによる LDD 形成の問題を解決するための研究
が進められている。
【００３３】図８の(a)、(b)、(c)によって、エッチン
グ停止層を追加し、さらに側壁スペーサを用いることに
よる、従来の LDD トランジスタの製造方法の改善につ
いて説明する。
グ停止層を追加し、さらに側壁スペーサを用いることに
よる、従来の LDD トランジスタの製造方法の改善につ
いて説明する。
【００３４】まず、ゲート73のパターニングを行い、次
いで、側壁スペーサ75の形成のための CVD SiO2のエッ
チングバックの際にシリコン基板70を保護するために、
ゲート絶縁層72及びパッド酸化物層上にエッチング停止
層777(ポリシリコンあるいはSi3N4)を形成する。次い
で、CVD SiO275を蒸着し、エッチバックして、シリコン
基板の過剰エッチングおよびプラズマ種による汚染を防
止する。図７(c)に示す最終工程で、高濃度ドープ不純
物領域ｎ+を形成するために、イオン注入を行い、スペ
ーサ75を除去した後、低濃度ドープ不純物領域ｎ-を形
成するためにイオン注入を行う。
いで、側壁スペーサ75の形成のための CVD SiO2のエッ
チングバックの際にシリコン基板70を保護するために、
ゲート絶縁層72及びパッド酸化物層上にエッチング停止
層777(ポリシリコンあるいはSi3N4)を形成する。次い
で、CVD SiO275を蒸着し、エッチバックして、シリコン
基板の過剰エッチングおよびプラズマ種による汚染を防
止する。図７(c)に示す最終工程で、高濃度ドープ不純
物領域ｎ+を形成するために、イオン注入を行い、スペ
ーサ75を除去した後、低濃度ドープ不純物領域ｎ-を形
成するためにイオン注入を行う。
【００３５】しかしながら、この従来技術は側壁スペー
サ断面が原因となる結晶転位の欠陥の問題に解を与える
ものではない。
サ断面が原因となる結晶転位の欠陥の問題に解を与える
ものではない。
【００３６】米国特許第4,599,118号に提示されている
その他の方法はオーバーハング技術で、この方法では、
SiO2/Si3N4/ポリシリコン/SiO2からなる積層構造をゲー
トパターニングした後、ポリシリコンを過剰にエッチン
グして SiO2/Si3N4オーバーハングを形成する。該オー
バーハングをイオン注入マスクとして用いて As+ソース
/ドレインのイオン注入を行い、次いでオーバーハング
を除去した後、ｎ-イオン注入を行いｎ-領域を形成す
る。
その他の方法はオーバーハング技術で、この方法では、
SiO2/Si3N4/ポリシリコン/SiO2からなる積層構造をゲー
トパターニングした後、ポリシリコンを過剰にエッチン
グして SiO2/Si3N4オーバーハングを形成する。該オー
バーハングをイオン注入マスクとして用いて As+ソース
/ドレインのイオン注入を行い、次いでオーバーハング
を除去した後、ｎ-イオン注入を行いｎ-領域を形成す
る。
【００３７】
【発明が解決しようとする課題】従来技術について要約
すれば、スケールダウンされたトランジスタは短いチャ
ンネルを有することになり、ホットキャリアが生成さ
れ、これによってホットキャリヤの不安定性の問題が生
じる。この問題を解決するために LDD を有するトラン
ジスタが提案され、実際には、LDD はゲート側壁スペー
サを用いて形成された。しかしながら、16M DRAM 以上
の高集積装置においては、側壁スペーサを用いることに
よって作製された LDD は、上記したような理由のため
に、不適合なものとなっていた。
すれば、スケールダウンされたトランジスタは短いチャ
ンネルを有することになり、ホットキャリアが生成さ
れ、これによってホットキャリヤの不安定性の問題が生
じる。この問題を解決するために LDD を有するトラン
ジスタが提案され、実際には、LDD はゲート側壁スペー
サを用いて形成された。しかしながら、16M DRAM 以上
の高集積装置においては、側壁スペーサを用いることに
よって作製された LDD は、上記したような理由のため
に、不適合なものとなっていた。
【００３８】本発明の目的は、上記した従来技術の諸問
題点を解決し、LDD 構造を有する MOSFET をゲート側壁
スペーサなしに形成し、ゲート側壁スペーサによって生
じる問題を解消することによって、VLSI に適した LDD
構造を有する MOS 半導体装置の製造方法を提供するこ
とにある。
題点を解決し、LDD 構造を有する MOSFET をゲート側壁
スペーサなしに形成し、ゲート側壁スペーサによって生
じる問題を解消することによって、VLSI に適した LDD
構造を有する MOS 半導体装置の製造方法を提供するこ
とにある。
【００３９】本発明の方法は、ゲート電極形成用に、RI
E 法によって導電層をある深さまでエッチングすること
及び等方性プラズマエッチング法によって導電層を終止
点までエッチングすることを順次適用する工程を含む製
造方法とすることを特徴とし、装置のソース/ドレイン
の形成において、ｎ+ソース/ドレイン及びｎ-ソース/ド
レインを順次形成する。
E 法によって導電層をある深さまでエッチングすること
及び等方性プラズマエッチング法によって導電層を終止
点までエッチングすることを順次適用する工程を含む製
造方法とすることを特徴とし、装置のソース/ドレイン
の形成において、ｎ+ソース/ドレイン及びｎ-ソース/ド
レインを順次形成する。
【００４０】
【課題を解決するための手段】上記目的を達成するため
の、LDD 構造を有する MOS トランジスタ製造の本発明
の方法は、短チャンネル長におけるホットキャリヤ効果
の問題を解決するために、下記工程を含む方法とするこ
とを特徴とする。すなわち、(a) 半導体基板上にゲート
絶縁膜を形成する工程、(b) 該絶縁層上にゲート電極用
導電層を形成する工程、(c) チャンネル長に比べて広い
幅でゲートラインを形成するためのエッチング防止層を
形成する工程(ここで、エッチング防止層は導電層を除
去するためのものである)、(d) 上記広幅のゲート電極
を形成するために、所定厚さのゲート電極導電層を形成
するための第一のエッチングを行う工程、(e) 第二のエ
ッチングを行って広幅ゲート電極を形成する工程、(f)
ソース/ドレイン領域を形成するために、露出した半導
体基板の所定の位置に第一の不純物埋込層を形成するた
めの第１次のイオン注入を行う工程(広幅ゲート電極に
よって自己整合的にソース/ドレインが形成される)、
(g) 前記エッチング防止層を除去する工程、(h) 前記広
幅のゲート電極の表面上に酸化物層を形成する工程、
(i) 上記酸化膜を除去して最終ゲート電極を形成する工
程、(j) LDD を形成するために、第２次のイオン注入を
行って半導体基板上に第二の不純物埋込層を形成する工
程、(k) 装置の全表面に絶縁層を形成して、装置表面を
保護する工程、(l) LDD 及びソース/ドレイン接合を形
成するために、半導体基板を熱処理する工程を含む製造
方法とすることである。
の、LDD 構造を有する MOS トランジスタ製造の本発明
の方法は、短チャンネル長におけるホットキャリヤ効果
の問題を解決するために、下記工程を含む方法とするこ
とを特徴とする。すなわち、(a) 半導体基板上にゲート
絶縁膜を形成する工程、(b) 該絶縁層上にゲート電極用
導電層を形成する工程、(c) チャンネル長に比べて広い
幅でゲートラインを形成するためのエッチング防止層を
形成する工程(ここで、エッチング防止層は導電層を除
去するためのものである)、(d) 上記広幅のゲート電極
を形成するために、所定厚さのゲート電極導電層を形成
するための第一のエッチングを行う工程、(e) 第二のエ
ッチングを行って広幅ゲート電極を形成する工程、(f)
ソース/ドレイン領域を形成するために、露出した半導
体基板の所定の位置に第一の不純物埋込層を形成するた
めの第１次のイオン注入を行う工程(広幅ゲート電極に
よって自己整合的にソース/ドレインが形成される)、
(g) 前記エッチング防止層を除去する工程、(h) 前記広
幅のゲート電極の表面上に酸化物層を形成する工程、
(i) 上記酸化膜を除去して最終ゲート電極を形成する工
程、(j) LDD を形成するために、第２次のイオン注入を
行って半導体基板上に第二の不純物埋込層を形成する工
程、(k) 装置の全表面に絶縁層を形成して、装置表面を
保護する工程、(l) LDD 及びソース/ドレイン接合を形
成するために、半導体基板を熱処理する工程を含む製造
方法とすることである。
【００４１】また、下記工程を含むことを特徴とする製
造方法とすることもできる。すなわち、(a) 半導体基板
上に第１の絶縁膜を形成する工程、(b) 該第一の絶縁膜
上にゲート電極導電層を形成する工程、(c) 第１次のエ
ッチングを行って、広幅のゲートを導電層及び残りの導
電層の形で残留させる工程、(d) 上記残留導電層に第２
次エッチングを行って広幅のゲートを形成する工程、
(e) 全表面に第１次のイオン注入を行う工程、(f) 上記
広幅のゲートに異方性エッチングを行い、ゲートの角を
丸めて縮小した最終ゲートを形成する工程、(g) LDD 形
成のために第２次のイオン注入を行う工程、(h) 上記第
一の絶縁層の露出面上及び最終ゲートの表面及び側面上
に第２の絶縁膜の露出表面と前記最終ゲートの表面およ
び側面に第２の絶縁膜を形成する工程、および、(i) 全
表面をアニーリングする工程を含む製造方法とすること
である。
造方法とすることもできる。すなわち、(a) 半導体基板
上に第１の絶縁膜を形成する工程、(b) 該第一の絶縁膜
上にゲート電極導電層を形成する工程、(c) 第１次のエ
ッチングを行って、広幅のゲートを導電層及び残りの導
電層の形で残留させる工程、(d) 上記残留導電層に第２
次エッチングを行って広幅のゲートを形成する工程、
(e) 全表面に第１次のイオン注入を行う工程、(f) 上記
広幅のゲートに異方性エッチングを行い、ゲートの角を
丸めて縮小した最終ゲートを形成する工程、(g) LDD 形
成のために第２次のイオン注入を行う工程、(h) 上記第
一の絶縁層の露出面上及び最終ゲートの表面及び側面上
に第２の絶縁膜の露出表面と前記最終ゲートの表面およ
び側面に第２の絶縁膜を形成する工程、および、(i) 全
表面をアニーリングする工程を含む製造方法とすること
である。
【００４２】
【実施例】以下、本発明の方法について実施例によって
詳細に説明する。
詳細に説明する。
【００４３】
【実施例１】図10に本発明による MOS 装置用の LDD の
製造手順を示す。まず、図の(a)に示すように、P 型シ
リコンウエハ90上に、ｎ-ウェル/ｐ-ウェルを形成す
る。次いで、酸化炉内で、酸化物層(SiO2)を100Åの厚
さまで成長させゲート絶縁膜92（第１の絶縁層）を形成
する。次に、LPCVD (低圧 CVD)法によって、リンでドー
プされ、ゲート電極となるべきポリシリコン層を2500Å
以上の厚さに蒸着する。
製造手順を示す。まず、図の(a)に示すように、P 型シ
リコンウエハ90上に、ｎ-ウェル/ｐ-ウェルを形成す
る。次いで、酸化炉内で、酸化物層(SiO2)を100Åの厚
さまで成長させゲート絶縁膜92（第１の絶縁層）を形成
する。次に、LPCVD (低圧 CVD)法によって、リンでドー
プされ、ゲート電極となるべきポリシリコン層を2500Å
以上の厚さに蒸着する。
【００４４】次に、実際の装置チャンネル長が0.5μmと
なるように設定したと仮定し、実際の製造工程における
チャンネル長については対称的に0.14μmの過剰長さを
加えて、粗ゲート電極を形成する(幅は0.78μmとな
る)。
なるように設定したと仮定し、実際の製造工程における
チャンネル長については対称的に0.14μmの過剰長さを
加えて、粗ゲート電極を形成する(幅は0.78μmとな
る)。
【００４５】このためには、ドープしたポリシリコン層
93上にホトレジストを塗布した後、過剰寸法のマスクを
用い、ホトリソグラフィ法を適用して露光し、現像する
ことによってホトレジストパターン900を定める。
93上にホトレジストを塗布した後、過剰寸法のマスクを
用い、ホトリソグラフィ法を適用して露光し、現像する
ことによってホトレジストパターン900を定める。
【００４６】次いで、図の(b)に示すように、ゲート電
極形成のための第１次エッチングを行う。このエッチン
グは、一般的な RIE 系における反応源として塩素化合
物ガスを用いたプラズマ異方性エッチングで行い、これ
によって、ポリシリコン層を1200Åの深さまでエッチン
グする。
極形成のための第１次エッチングを行う。このエッチン
グは、一般的な RIE 系における反応源として塩素化合
物ガスを用いたプラズマ異方性エッチングで行い、これ
によって、ポリシリコン層を1200Åの深さまでエッチン
グする。
【００４７】次いで、図の(c)に示すように、ゲート形
成のために第２次のエッチングを行う。すなわち、等方
性エッチング特性が強い遠隔プラズマ方式の化学乾式エ
ッチング装置（日本 TOK 社製、モデル名：TA 2500 装
置使用）を用いてフッ素系プラズマで100％等方性を有
するようにして行う。このようにして、厚さ1300Åで残
留ホトレジストで保護されていない残留ポリシリコンが
除去される。この条件下で、ゲート電極となるべきポリ
シリコン層はフォトレジストによって保護されているる
が、残留ポリシリコン層の側面は凹面状に成形され、結
果的に、より広幅の予備的なゲート電極93aが形成され
る。
成のために第２次のエッチングを行う。すなわち、等方
性エッチング特性が強い遠隔プラズマ方式の化学乾式エ
ッチング装置（日本 TOK 社製、モデル名：TA 2500 装
置使用）を用いてフッ素系プラズマで100％等方性を有
するようにして行う。このようにして、厚さ1300Åで残
留ホトレジストで保護されていない残留ポリシリコンが
除去される。この条件下で、ゲート電極となるべきポリ
シリコン層はフォトレジストによって保護されているる
が、残留ポリシリコン層の側面は凹面状に成形され、結
果的に、より広幅の予備的なゲート電極93aが形成され
る。
【００４８】次いで、高濃度でドーピングされたｎ+ソ
ース／ドレイン接合を形成するために、不純物としてAs
+イオンを用いて第１次のイオン注入を行う。このと
き、イオン注入条件は、不純物イオン濃度5.0×1015ion
s/cm2、加速エネルギー40keVとした。この条件下で、ゲ
ート形成用でありかつ0.14μmほど対称的に幅広のホト
レジストパターン900はイオン注入抑制層として働き、
ｎ+形ソース/ドレインを形成することになるドープ領域
を自己整合させる。
ース／ドレイン接合を形成するために、不純物としてAs
+イオンを用いて第１次のイオン注入を行う。このと
き、イオン注入条件は、不純物イオン濃度5.0×1015ion
s/cm2、加速エネルギー40keVとした。この条件下で、ゲ
ート形成用でありかつ0.14μmほど対称的に幅広のホト
レジストパターン900はイオン注入抑制層として働き、
ｎ+形ソース/ドレインを形成することになるドープ領域
を自己整合させる。
【００４９】次いで、図の(d)に示すように、上記第１
次ゲート電極形成時に用いたホトレジストをH2SO4/H2O2
溶液に浸して除去する。次に、酸化炉中で第１次ゲート
電極93aを酸化させ、電極93aの表面に第２絶縁層93bと
しての酸化物(SiO2)層を200Åの厚さで成長させる。こ
の条件下で、酸化層は等方的に成長するので、最終ゲー
ト電極93cのポリシリコン層は保存され、最終ゲート電
極93cの寸法が得られるまで酸化される。
次ゲート電極形成時に用いたホトレジストをH2SO4/H2O2
溶液に浸して除去する。次に、酸化炉中で第１次ゲート
電極93aを酸化させ、電極93aの表面に第２絶縁層93bと
しての酸化物(SiO2)層を200Åの厚さで成長させる。こ
の条件下で、酸化層は等方的に成長するので、最終ゲー
ト電極93cのポリシリコン層は保存され、最終ゲート電
極93cの寸法が得られるまで酸化される。
【００５０】さらに、酸化炉内での熱酸化の間に、第１
次イオン注入の不純物イオンの拡散が起こり、高濃度ド
ープのｎ型のソース/ドレイン902'接合が形成される。
次イオン注入の不純物イオンの拡散が起こり、高濃度ド
ープのｎ型のソース/ドレイン902'接合が形成される。
【００５１】次いで、図11の(a)に示すように、第２の
絶縁層である酸化物層93bを希釈HF溶液を用いて湿式エ
ッチングすることによって目標厚さ200Åまで除去す
る。このようにして、ポリシリコンからなる最終ゲート
電極93c(図11(b))が完成される。
絶縁層である酸化物層93bを希釈HF溶液を用いて湿式エ
ッチングすることによって目標厚さ200Åまで除去す
る。このようにして、ポリシリコンからなる最終ゲート
電極93c(図11(b))が完成される。
【００５２】次に、第２次イオン注入を行って、ｎ~領
域すなわち、LDD を形成する。この工程において、イオ
ン注入条件は、リンイオン注入濃度2.4×1013ions/c
m2、加速エネルギー30kEVとした。このようにして、シ
リコン基板90上に低濃度ドープ埋込層901aが形成され
る。
域すなわち、LDD を形成する。この工程において、イオ
ン注入条件は、リンイオン注入濃度2.4×1013ions/c
m2、加速エネルギー30kEVとした。このようにして、シ
リコン基板90上に低濃度ドープ埋込層901aが形成され
る。
【００５３】
【実施例２】他の実施例として、(c)工程の等方性エッ
チングによる第１次予備ゲート93aのエッチング後、工
程(d)、図11(a)を下記のようにして進めることができ
る。すなわち、ホトレジストパターン900を除去した
後、第１の予備ゲート電極93aの角部の先端93b'を一般
的な RIE ポリシリコンエッチング法を用いてエッチン
グ除去し、実際の寸法を有する最終のゲート93'を完成
する。しかしながら、この段階においては第１次イオン
注入の不純物イオンの拡散が生じておらず、従って、高
濃度ドープソース/ドレインは完成しておらず、埋込層9
02として残る。
チングによる第１次予備ゲート93aのエッチング後、工
程(d)、図11(a)を下記のようにして進めることができ
る。すなわち、ホトレジストパターン900を除去した
後、第１の予備ゲート電極93aの角部の先端93b'を一般
的な RIE ポリシリコンエッチング法を用いてエッチン
グ除去し、実際の寸法を有する最終のゲート93'を完成
する。しかしながら、この段階においては第１次イオン
注入の不純物イオンの拡散が生じておらず、従って、高
濃度ドープソース/ドレインは完成しておらず、埋込層9
02として残る。
【００５４】次に、第２次のイオン注入を行って LDD
を形成し、低濃度ドープイオン埋込層901bを形成する。
この場合、イオン注入は前記(e)の場合と同様にして行
う。
を形成し、低濃度ドープイオン埋込層901bを形成する。
この場合、イオン注入は前記(e)の場合と同様にして行
う。
【００５５】次いで、図11の(c)に示すように、CVD 法
を用いて全表面に第３の絶縁層95(SiO2)を蒸着し、870
℃の温度ででアニーリングすることによって LDD 901'
およびソース/ドレイン902'接合を形成して本発明を完
成する。
を用いて全表面に第３の絶縁層95(SiO2)を蒸着し、870
℃の温度ででアニーリングすることによって LDD 901'
およびソース/ドレイン902'接合を形成して本発明を完
成する。
【００５６】なお、当業者であれば、本発明の思想が L
DD の製造のみに限定されるものではなく、一般の工程
におけるポリシリコンの縮小させることに方法に用いら
れるものであることがわかる。この方法は下記のように
記述することができる。すなわち、この半導体装置のゲ
ートを縮小させる方法は下記工程を含む。(1) 半導体基
板上に絶縁層を形成する工程、(2) 該絶縁層上にゲート
導電層を形成する工程、(3) 広幅ゲート(最終ゲートに
比べて広幅)形成用及び導電層伝導層の所定部位除去用
のエッチング抑制層を形成する工程、(4) 広幅ゲート形
成のための第１次エッチングを上記エッチング抑制層を
用いて行い、ゲート用伝導膜を一定厚さで除去する工
程、(5) 広幅ゲート電極形成のための第２次エッチング
を行う工程、(6) 広幅ゲートライン形成用のエッチング
抑制層を除去する工程、(7) 広幅ゲート電極の表面に酸
化物層を形成する工程、(8) 上記酸化物層を除去して最
終ゲート電極を形成する工程。
DD の製造のみに限定されるものではなく、一般の工程
におけるポリシリコンの縮小させることに方法に用いら
れるものであることがわかる。この方法は下記のように
記述することができる。すなわち、この半導体装置のゲ
ートを縮小させる方法は下記工程を含む。(1) 半導体基
板上に絶縁層を形成する工程、(2) 該絶縁層上にゲート
導電層を形成する工程、(3) 広幅ゲート(最終ゲートに
比べて広幅)形成用及び導電層伝導層の所定部位除去用
のエッチング抑制層を形成する工程、(4) 広幅ゲート形
成のための第１次エッチングを上記エッチング抑制層を
用いて行い、ゲート用伝導膜を一定厚さで除去する工
程、(5) 広幅ゲート電極形成のための第２次エッチング
を行う工程、(6) 広幅ゲートライン形成用のエッチング
抑制層を除去する工程、(7) 広幅ゲート電極の表面に酸
化物層を形成する工程、(8) 上記酸化物層を除去して最
終ゲート電極を形成する工程。
【００５７】
【発明の効果】以上述べてきたように、本発明の方法と
することによって、CVD SiO2蒸着後の側壁スペーサ法を
ベースとする LDD 素子形成における問題点を解決する
ことができる。すなわち、側壁形成間に生じる問題、例
えばシリコン基板の不均一な過度エッチング、プラズマ
種の侵入による基板の汚染、それに伴う接合漏洩電流の
発生等の問題を解決することができる。さらに、応力及
びゲート側壁スペーサの形状に起因してスペーサの角か
ら基板のバルクにむけて成長する転位線の発生を抑制す
る。このことは漏洩電流の問題の解決となる。このよう
にして、本発明の方法とすることによって、高集積 IC
において要求される電気的特性を満足する、LDD を有す
る MOS 装置の形成方法を提供することができる。
することによって、CVD SiO2蒸着後の側壁スペーサ法を
ベースとする LDD 素子形成における問題点を解決する
ことができる。すなわち、側壁形成間に生じる問題、例
えばシリコン基板の不均一な過度エッチング、プラズマ
種の侵入による基板の汚染、それに伴う接合漏洩電流の
発生等の問題を解決することができる。さらに、応力及
びゲート側壁スペーサの形状に起因してスペーサの角か
ら基板のバルクにむけて成長する転位線の発生を抑制す
る。このことは漏洩電流の問題の解決となる。このよう
にして、本発明の方法とすることによって、高集積 IC
において要求される電気的特性を満足する、LDD を有す
る MOS 装置の形成方法を提供することができる。
【図１】LDD を有する NMOS トランジスタの従来技術の
製造方法を示す図。
製造方法を示す図。
【図２】図１の工程の続き。
【図３】従来技術による CF3、CHF3、O2などの気体によ
る酸化膜エッチングの際に、プラズマ形態のラジカルが
シリコン基板に浸透して汚染する現象について、過度エ
ッチングしたシリコン基板を SIMS で分析した結果を示
す図。
る酸化膜エッチングの際に、プラズマ形態のラジカルが
シリコン基板に浸透して汚染する現象について、過度エ
ッチングしたシリコン基板を SIMS で分析した結果を示
す図。
【図４】酸化膜エッチングの後、少数キャリアの寿命が
後拡散によって測定時間に対して回復する現象を示図。
後拡散によって測定時間に対して回復する現象を示図。
【図５】ゲート側壁スペーサ形成間のウェーハ洗浄方法
に対する漏洩電流の依存性を示す図表。
に対する漏洩電流の依存性を示す図表。
【図６】従来の半導体装置における LDD を有する NMOS
FET の部分断面図。
FET の部分断面図。
【図７】従来の半導体装置における LDD を有する NMOS
FET のゲート側壁からシリコン基板への応力分布を示す
図。
FET のゲート側壁からシリコン基板への応力分布を示す
図。
【図８】従来技術の改善として、側壁スペーサを用い、
エッチング停止層を追加した、LDD トランジスタの製造
方法を説明するための図。
エッチング停止層を追加した、LDD トランジスタの製造
方法を説明するための図。
【図９】基板における転位線の深さと接合漏洩電流との
関係を示す図。
関係を示す図。
【図１０】LDD を有する MOS 型電界効果トランジスタ
の本発明方法による製造の工程を説明するための部分断
面図。
の本発明方法による製造の工程を説明するための部分断
面図。
【図１１】図10の工程の続き。
10、50、60、60'、70、90…基板、 10a…活性領域、 10b…隔離領域、 12、14、14'、15、15'、55、65、65'、72、92、95、777
…絶縁層、 13、13'、53、63、63'、73、93、93a、93c、93c'、93
b、93b'、93'…ポリシリコン、 901、901b、902…イオン埋込層、 901'… LDD 領域、 902'…ソース/ドレイン、 500、501…結晶欠陥、 555…転位線、 600、600'、601、601'…不純物拡散領域、 900…ホトレジスト、 S、S'…応力
…絶縁層、 13、13'、53、63、63'、73、93、93a、93c、93c'、93
b、93b'、93'…ポリシリコン、 901、901b、902…イオン埋込層、 901'… LDD 領域、 902'…ソース/ドレイン、 500、501…結晶欠陥、 555…転位線、 600、600'、601、601'…不純物拡散領域、 900…ホトレジスト、 S、S'…応力
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジャエ−ジェオング キム 大韓民国 チュングチエオンブグ−ド チ エオンジュ−シ ガエスィン−ドン ヒュ ンダエ−アパート 104−205
Claims (23)
- 【請求項１】下記工程からなることを特徴とする、半導
体装置中に低濃度ドープドレイン(LDD)構造を有する MO
Sトランジスタの製造方法。 (1) 半導体基板上にゲート絶縁層を形成する工程、 (2) 上記絶縁層上にゲート電極導電層を形成する工程、 (3) 上記導電層の所定部位を除去するために、幅が素子
のゲートチャンネル長よりも大きいゲートライン形成用
エッチング阻害層パターンを前記導電層上に形成する工
程、 (4) 上記ゲート電極形成用エッチング阻害層パターンを
用いて、上記導電層を異方性的に第１次エッチングを行
い、上記ゲート電極用導電層を所定厚さで除去する工
程、 (5) 上記導電層を等方的に第２次エッチングし、広幅の
ゲート電極を形成する工程、 (6) 第１次イオン注入を行って、前記広幅のゲート電極
の両側の半導体基板にソース/ドレイン領域形成のため
の第１の不純物埋込層を形成する工程、 (7) 上記の広幅のゲートライン形成用エッチング阻害層
パターンを除去する工程、 (8) 上記の広幅のゲート電極の表面を酸化して所定厚さ
の酸化膜を形成する工程、 (9) 上記酸化膜を除去して最終ゲート電極を形成する工
程、 (10) 第２のイオン注入を行い、LDD 形成用の半導体基
板上に第２の不純物埋込層を形成する工程、 (11) 熱処理を行って、LDD 及びース/ドレイン接合を形
成する工程。 - 【請求項２】上記工程(10)と(11)との間に、素子表面を
保護するための絶縁膜を全面に形成する工程をさらに含
んでなることを特徴とする請求項１記載の LDD 構造を
有する MOS トランジスタの製造方法。 - 【請求項３】上記工程(1)において、ゲート絶縁膜が熱
的に成長させた SiO2であることを特徴とする請求項１
記載の LDD 構造を有する MOS トランジスタの製造方
法。 - 【請求項４】上記工程(2)において、ゲート電極用導電
層がポリシリコンからなることを特徴とする請求項１記
載の LDD 構造を有する MOS トランジスタの製造方法。 - 【請求項５】上記オーバーサイズのゲート電極の断面の
幅を、前記ゲート電極用伝導層に対する第２次エッチン
グの際に除去される厚さを考慮して、最終のゲート電極
の大きさよりも大きく設定することを特徴とする請求項
１記載の LDD 構造を有するMOS トランジスタの製造方
法。 - 【請求項６】上記工程(4)において、上記第１次エッチ
ングを、反応性イオンプラズマエッチング法によって行
うことを特徴とする請求項１記載の LDD 構造を有する
MOSトランジスタの製造方法。 - 【請求項７】上記工程(5)において、第２次エッチング
を、配向を“０”とする等方性遠隔プラズマ化学的ドラ
イエッチング法によって行うことを特徴とする請求項１
記載の LDD 構造を有する MOS トランジスタの製造方
法。 - 【請求項８】上記第２次エッチングを、上記ゲート絶縁
膜をエッチング停止層として用いて行うことを特徴とす
る請求項７記載の LDD 構造を有する MOS トランジスタ
の製造方法。 - 【請求項９】上記工程(6)において、上記第１次のイオ
ン注入を、Ａs+イオンを用い、3.0〜6.0×1015イオン/c
m2の濃度、20〜50keVの加速エネルギーの条件下で行う
ことを特徴とする請求項１記載の LDD を有する MOS ト
ランジスタの製造方法。 - 【請求項１０】上記工程(10)において、前記２次イオン
注入を、2.0〜3.0×1012イオン/cm2の濃度、加速エネル
ギー20〜40keVの条件下でリンイオンを用いて行うこと
を特徴とする請求項１記載の LDD 構造を有する MOS ト
ランジスタの製造方法。 - 【請求項１１】下記工程からなることを特徴とする、半
導体基板のゲート形成方法。 (1) 半導体基板上に絶縁膜を形成する工程、 (2) ゲート用導電層を前記絶縁膜上に形成する工程、 (3) 上記導電層の所定部位を除去するためのゲートの幅
が最終形成されるゲートの幅よりも広幅のゲート形成用
エッチング阻害膜パターンを形成する工程、 (4) 広幅のゲート形成のための第１次エッチングを前記
エッチング阻害膜パターンを用いて行い、前記ゲート用
導電膜を一定厚さで除去する工程、 (5) オーバーサイズのゲート形成のための第２次エッチ
ングを行い広幅のゲート電極を形成する段階と、 (6) 上記エッチング阻害膜パターンを除去する工程、 (7) 上記広幅のゲート電極表面に酸化膜を形成する工
程、 (8) 上記酸化膜を除去して最終ゲート電極を形成する工
程。 - 【請求項１２】上記第１次エッチングを異方性的に行う
ことを特徴とする請求項11に記載の半導体装置のゲート
形成方法。 - 【請求項１３】上記第２次エッチングを等方性的に行う
ことを特徴とする請求項11に記載の半導体装置のゲート
形成方法。 - 【請求項１４】下記工程からなることを特徴とする、半
導体装置中に LDD 構造を有する LDDトランジスタの形
成方法。 (1) 半導体基板上に第１絶縁層を形成する工程、 (2) 上記第１絶縁層上にゲート電極になる導電層を所定
厚さで形成する工程、 (3) 上記導電層に対する第１次エッチングを行い、オー
バサイズのゲートを形成し、残りの導電層を残留させる
工程、 (4) 上記の残留導電層に第２次エッチングを行い、オー
バーサイズのゲートを形成する工程、 (5) 全表面に第１次イオン注入を行う工程、 (6) 上記広幅のゲートに異方性エッチングを行い、角を
とって縮小された最終ゲートを形成する工程、 (7) LDD 形成のために第２次イオン注入を行う工程、 (8) 上記第１絶縁膜の露出表面と上記最終ゲートの表面
および側面とに第２絶縁膜を形成する工程、 (9)全表面をアニーリングする工程。 - 【請求項１５】上記工程(1)において、前記第１絶縁膜
を、酸化炉内で100Åの厚さで成長させることによって
形成することを特徴とする請求項14記載の LDD トラン
ジスタの製造方法。 - 【請求項１６】上記工程(2)において、上記導電層を、
リンイオンを用い、LOCVD (低圧化学蒸着)法によって25
00Åの厚さで蒸着することを特徴とする請求項14記載の
LDD トランジスタの製造方法。 - 【請求項１７】上記工程(3)において、前記第１次エッ
チングを、反応源として反応性イオンエッチング(RIE)
系における塩素化合物ガスを用い、上記導電層を1200Å
の深さだけエッチングするプラズマ異方性エッチングの
形で行うことを特徴とする請求項14記載の LDD トラン
ジスタの製造方法。 - 【請求項１８】上記工程(4)において、上記第２次エッ
チングを、強度に等方性の遠隔プラズマ方式の化学ドラ
イエッチング方法を用い、フッ素系ガスを用いることに
よって、100％等方性エッチングの形で、厚さ1300Åの
上記残留導電層を除去するために行うことを特徴とする
請求項14記載の LDD トランジスタの製造方法。 - 【請求項１９】上記オーバーサイズのゲートを第１次イ
オン注入の阻害膜として用いることを特徴とする請求項
14記載の LDD トランジスタの製造方法。 - 【請求項２０】上記工程(6)において、上記最終ゲート
を、選択的に、上記オーバーサイズのゲートを軽く酸化
して表面に酸化膜を200Å厚さで形成した後、この酸化
膜を反応性イオンエッチ法により除去して形成すること
を特徴とする請求項14記載の LDD トランジスタの製造
方法。 - 【請求項２１】上記工程(8)、(9)において、上記最終ゲ
ート電極を、強度に方向性を有するドライエッチング方
法によって形成することを特徴とする請求項14記載の L
DD トランジスタの製造方法。 - 【請求項２２】上記の第１次イオン注入によって、高濃
度ドープ不純物イオン埋込層を形成することを特徴とす
る請求項14記載の LDD トランジスタの製造方法。 - 【請求項２３】上記の第２次イオン注入によって、低濃
度ドープ不純物イオン埋込層を形成することを特徴とす
る請求項14記載の LDD トランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1993-28014 | 1993-12-16 | ||
| KR93028014A KR970003837B1 (en) | 1993-12-16 | 1993-12-16 | Fabrication of mosfet |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202179A true JPH07202179A (ja) | 1995-08-04 |
| JP2887076B2 JP2887076B2 (ja) | 1999-04-26 |
Family
ID=19371241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6156996A Expired - Fee Related JP2887076B2 (ja) | 1993-12-16 | 1994-07-08 | 半導体ｍｏｓトランジスタの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5840611A (ja) |
| JP (1) | JP2887076B2 (ja) |
| KR (1) | KR970003837B1 (ja) |
| DE (1) | DE4415955C2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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