JP2007274008A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2007274008A JP2007274008A JP2007165290A JP2007165290A JP2007274008A JP 2007274008 A JP2007274008 A JP 2007274008A JP 2007165290 A JP2007165290 A JP 2007165290A JP 2007165290 A JP2007165290 A JP 2007165290A JP 2007274008 A JP2007274008 A JP 2007274008A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- heat treatment
- source
- insulating film
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
る応力を軽減することにより高濃度不純物領域の活性化熱処理で発生する転位の拡張を抑
制する。
【解決手段】 LDD構造を有するMOSトランジスタのソース・ドレイン領域の形成に
おいて、P型シリコン基板101上にゲート絶縁膜102を介して、ゲート電極103を
形成後、ゲート電極103等をイオン注入マスクとして、イオン注入を行い、さらに熱処
理によって、n−低濃度不純物領域106を形成する。さらにゲート電極に隣接するゲー
ト電極側壁104を形成する。このゲート電極側壁104等をイオン注入マスクとして、
n+高濃度不純物領域107をイオン注入で形成し、ソース・ドレイン領域108を形成
する。
さらに第1のゲート電極側壁104に隣接して、第2のゲート電極側壁105を形成す
る。その後、ソース・ドレイン領域108の活性化熱処理を行う。
【選択図】 図1
Description
置における高濃度の拡散層に対するイオン注入後の不純物活性化熱処理工程で発生する転
位を抑制する半導体装置の製造方法に関係するものである。
ランジタという。)のゲート電極のエッジ周辺のシリコン基板の表面部にイオン注入によ
り選択的にソースまたはドレイン拡散層の領域(以下、ソース・ドレイン領域という。)
を形成する場合には、フォトレジスト膜または酸化シリコン膜等をマスクにイオン注入を
行い、その後マスク膜を除去し熱処理を行って、ソース・ドレイン領域の活性化を行って
いる。
01に絶縁膜(図示せず)を介してゲート電極202を形成する。そして、上述したとお
りの方法等でイオン注入法によりシリコン基板201中に高濃度不純物を注入し、その後
、熱処理によりソース・ドレイン領域203を形成して、MOSトランジスタを作成する
。
る。このアモルファス化された領域はその後の熱処理により活性化され、単結晶領域を種
として固相エピタキシャル成長を行い、単結晶となる。この熱処理により活性化する際に
、図10に示すようにその再結晶化過程で発生する結晶欠陥(以下、転位210という。
)がゲート電極202の端の部分(以下、端部202aという。)のシリコン基板1内で
頻繁に生じる。これは図10で示すように固相エピタキシャル成長が2つの異なる結晶軸
方向に進むことにより引き起こされる。
ース・ドレイン領域203の中央部203bは<100>方向に固相成長し、ソース・ド
レイン領域203のゲート電極の端部202a近くの端部203aでは<111>方向に
固相成長する。それぞれの固相成長がぶつかり合うことによりに端部202a直下で転位
210が発生する。
ソース・ドレイン間のパンチスルー現象や、ドレイン端におけるホットエレクトロンの発
生により特性劣化等を生じる問題が出てきた。
ain)構造が必要となり、ゲート電極側壁を用いて低濃度不純物領域を高濃度不純物領域
に先立って形成する構造を用いるようになってきた。
用いて説明する。図11は従来のLDD構造におけるソース/ドレイン領域形成工程を示
すものである。図11(a)はシリコン基板301上に形成されたゲート絶縁膜302上
に0.25μm幅のゲート電極303を形成した後にゲート電極303をマスクとしてリ
ンのイオン注入を行い、n−低濃度不純物領域305を形成する。このイオン注入は、例
えば、燐(P)を加速電圧20keV、ドーズ量1×1013cm―2の条件で行う。
ート絶縁膜302及びゲート電極303上に堆積した後、RIE(Reactive Ion Etching
)でSiN膜をエッチングしてゲート電極側壁304(膜厚100nm)を形成する。S
iN膜のゲート電極側壁304が形成された状態(図11(a))で、図に示すようにゲ
ート電極側壁304の端部304a(以下、パターンエッジ304aという。)には高い
歪(高応力)領域が存在している。
物領域306をイオン注入で形成して、ソース・ドレイン領域307を形成する。このイ
オン注入は、例えば、砒素(As)を加速電圧40keV、ドーズ量4×1015cm−
2の条件で行う。イオン注入のドーズ量が1×1015cm−2程度でイオン注入領域の
シリコン基板は完全にアモルファス化されている。その後のソース・ドレイン領域307
の熱処理による活性化は、縦型拡散炉においてFA(Furnance Anneal‐徐昇温熱処理)
により、窒素雰囲気中で950℃、10分間程度で行う(図11(c))。
ース・ドレイン領域307におけるシリコン基板1の結晶構造が破壊され、アモルファス
状態となる。一方ゲート電極側壁304で覆われた部分はアモルファス化されないため、
パターンエッジ304aのシリコン基板301内において、アモルファス構造と単結晶の
境界となる。
という。)を行う際、ゲート電極側壁304の材質による熱膨張係数の差に基づく応力及
び、ゲート絶縁膜302によるシリコン基板301に対する圧縮応力等のパターンエッジ
周辺部での高い応力が加わり、基板の無転位での再結晶化を阻害する。その結果、パター
ンエッジ304aの応力が高くなり、パターンエッジ304aで図9で説明した再結晶化
過程で発生する転位がこの応力を緩和するために拡張して拡散層やwellの接合を貫通
するに至り、ソース・ドレイン領域307の空乏層中に至るまで長い転位310が起こる
(図11(c))。この長い転位310はリーク電流を増加させ、極端にリーク電流が大
きい場合には半導体装置として動作しなくなる場合もあるという問題があった。
、シリコン基板中のアモルファス状態の完全な再結晶化が可能になり、再結晶化過程で発
生する転位は減少するが、活性化熱処理で高温熱処理を長時間行うことにより、注入した
不純物が広く拡散するため所望の不純物プロファイルを得ることが困難となり、高性能の
半導体装置として操作しなくなるという問題があった。
法として、例えば、特許文献1および特許文献2等では、ゲート電極側壁に隣接する第2
のゲート電極側壁を形成して、イオン注入開口部の寸法を狭くしてイオン注入を行い、n
+高濃度不純物領域を形成する。その後、第2のゲート電極側壁を除去した後に熱処理を
行う方法が出願されている。
の領域を形成すると、イオン注入開口部の寸法が狭くなる。よって、高集積化、素子の微
細化に伴い、ソース・ドレイン領域の所望不純物プロファイルを得るのが困難になるとい
う問題があった。さらにゲート電極の端にも、ゲート電極の材料、例えばPoly‐Si
による応力が集中しており、ゲート電極側壁を薄くするとパターンエッジの応力の集中箇
所と接近してさらに応力が増すので、活性化熱処理での転位の拡張をさせるという問題が
あった。
に集中し、最悪の場合はトランジスタなどから成る全素子に転位が発生することもある。
この原因は応力集中領域がパターンエッジでの転位発生点とほぼ一致した状態でソース・
ドレイン領域の活性化熱処理をしたためと考えられている。しかしながら、従来の製造プ
ロセス及び半導体装置では上述した問題に対する効果的な解決策は提示されていない。
・ドレイン領域へのイオン注入の際、ゲート電極側壁端部において基板中のシリコン単結
晶がアモルファス構造となり、その後の不純物の活性化熱処理においてパターンエッジに
転位が生じ、アモルファス構造の十分な再結晶化が困難となるため、ソース・ドレイン接
合のリーク電流を生じるという問題があった。
行うことなく、パターンエッジ部周辺に発生する応力を軽減することにより高濃度不純物
領域の活性化熱処理で発生する転位の拡張を抑制する半導体装置の製造方法を提供するも
のである。
形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極に
ゲート電極側壁膜を形成する工程と、その後、前記ゲート絶縁膜の前記半導体基板に対す
る応力を緩和する熱処理を行う工程と、前記ゲート電極側壁膜を所定の開口部を有するマ
スクの少なくとも一部として、前記開口部を通して前記半導体基板に不純物を注入し、ア
モルファス領域を形成する工程と、前記アモルファス領域の活性化熱処理を行う工程とを
有することを特徴とすることにより、活性化熱処理で発生する転位の拡張を抑制すること
が可能になる。
縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート
電極上に後酸化絶縁膜を形成する工程と、前記後酸化絶縁膜にゲート電極側壁膜を形成す
る工程と、その後、前記ゲート絶縁膜及び前記後酸化絶縁膜の前記半導体基板に対する応
力を緩和する熱処理を行う工程と、前記ゲート電極側壁膜を所定の開口部を有するマスク
の少なくとも一部として、前記開口部を通して前記半導体基板に不純物を注入し、アモル
ファス領域を形成する工程と、前記アモルファス領域の活性化熱処理を行う工程とを有す
ることを特徴とすることにより、活性化熱処理で発生する転位の拡張を抑制することが可
能になる。
ンエッジ部周辺に発生する応力を軽減することにより高濃度不純物領域の活性化熱処理で
発生する転位の拡張を抑制することができる。
まず、図1(a)乃至図1(d)は本発明の第1の実施形態を説明するための工程順断面
図である。
。先ず図1(a)に示すとおり、P型シリコン基板101に図示しない素子分離領域を形
成することによって区画されたトランジスタ形成領域に、ゲート絶縁膜102を形成し、
その上に0.25μm幅のゲート電極103を形成した後に、素子分離酸化膜とゲート電
極103をイオン注入マスクとして、イオン注入を行い、さらに熱処理によって、n−低
濃度不純物領域106を形成する。
に堆積した後、RIEでSiN膜をエッチングして第1のゲート電極側壁104(膜厚1
00nm)を形成する。ここで、ゲート電極側壁の膜厚とはゲート電極側壁のゲート絶縁
膜との接点での膜厚をいう。
、n+高濃度不純物領域107をイオン注入で形成し、ソース・ドレイン領域108を形
成する。このイオン注入は、例えば、砒素(As)を加速電圧40keV、ドーズ量4×
1015cm−2の条件で行う。
‐CVDでSiN膜を堆積し、RIEでこのSiN膜をエッチングして、図1(c)に示
すように第2のゲート電極側壁105を形成する。本実施例では第2のゲート電極側壁1
05をSiN膜としたが、Poly‐SiやTEOS等の珪素酸化膜を使用して第2のゲ
ート電極側壁を形成することもできる。
窒素雰囲気中、950℃で10分間で活性化熱処理を施した。その後、RIE等により第
2のゲート電極側壁105を除去しても良い。
LP‐CVDでSiN膜109を全面に被膜してもいい。ここで、全面被膜する膜はSi
N膜ではなく、Poly‐SiやTEOS等の珪素酸化膜で形成しても良い。
iN膜を除去しても良い。
の関係について実験を行い、図2に示した。この実験では、図1(c)で形成される第2
のゲート電極側壁105の膜厚をそれぞれ5nm、10nm、30nm、40nmにした
もの、さらに図1(d)のように第2の被膜を全面に行ったもの(図2中では全面被膜と
記載する。)、及び第1のゲート電極側壁104のみで行う従来法によるもの(第2のゲ
ート電極側壁105が0nm)における転位発生率を調査した。
)の観察により行った。選択エッチングはライト液中に膜を剥離したシリコン基板を1分
間浸して実施、転位の観察はSEM(Scanning Electron Microscope)で行い、各第2の
ゲート電極側壁の膜厚に対して、全部でセル約2000個を観察し、転位が発生した個数
の観察全個数に対する百分率を転位発生率と定義して算出した。
とがわかる。第2のゲート電極側壁105の膜厚が10nmで転位発生率は6%、20n
mで2%、30nm以上(全面被膜を含めて)では0%となっている。
ッジ105aで発生する応力と、n+高濃度不純物領域107の端部107aで発生する
再結晶過程で発生する転位とを分離することにより長い転位の発生を完全に抑制すること
ができた。さらに、第2のゲート電極側壁105のパターンエッジ105aで発生する応
力をゲート電極103からより離すことにより、より信頼性の高いデバイスを作製するこ
とができた。
ターンエッジ105aにより分離すべき距離は、今回の0.25μmのゲート電極幅では
30nm以上が必要との結果が得られたが、素子が微細化するとともに小さくなり、さら
に、ゲート電極材料や側壁材料の違いによる応力の変化によっても左右される。
をSCM(Scanning Capacitance Microscope)やステイン・エッチング等を利用してそ
の断面図及び平面図、斜めの研磨図を観察すると、n+高濃度不純物領域107のイオン
注入マスクとなっている第1のゲート電極側壁104に隣接する第2のゲート電極側壁1
05の存在及び第1のゲート電極104と第2のゲート電極105のパターンエッジを起
点とする長い転位が見られないことから本実施例を使用したかどうかを確認することがで
きる。また第2のゲート電極側壁105または全面被膜のSiN膜109が除去された場
合でも第1のゲート電極104のパターンエッジを起点とする長い転位がないことで本実
施例を使用したかどうかを確認することができる。
は本発明の第2の実施形態を説明するためのソース・ドレイン領域形成の工程順フロ−チ
ャート図である。この実施形態はn+高濃度不純物領域へのイオン注入およびその後の活
性化熱処理に伴うパターンエッジでの転位の拡張に影響を与えるゲート絶縁膜や後酸化絶
縁膜の高温でのゲート電極またはシリコン基板に対する応力の軽減に注目した実施形態で
ある。
子分離酸化膜を形成することによって区画されたトランジスタ形成領域に、ゲート絶縁膜
102を形成し、その上に0.25μm幅のゲート電極103を形成した後に、素子分離
酸化膜とゲート電極103をイオン注入マスクとして、イオン注入を行い、さらに熱処理
によって、n−低濃度不純物領域106を形成する(図3(a))。
に堆積した後、RIEでSiN膜をエッチングして第1のゲート電極側壁104(膜厚1
00nm)を形成する(図3(b))。
を行う(図3(c))。
度不純物領域117をイオン注入で形成し、ソース・ドレイン領域118を形成する。こ
のイオン注入は、例えば、砒素(As)を加速電圧40keV、ドーズ量4×1015c
m−2の条件で行う(図3(d))。
雰囲気中、950℃で10分間の活性化熱処理を施した(図3(e))。
成を形成するまでは、図3と同様に作成し、その後、800℃で後酸化を行い、10nm
の後酸化絶縁膜120をゲート電極103上等に形成する(図4(a))。そして、素子
分離酸化膜とゲート電極103等をイオン注入マスクとして、イオン注入を行い、さらに
熱処理によって、n−低濃度不純物領域116を形成する(図4(b))。
でSiN膜をエッチングして第1のゲート電極側壁104(膜厚100nm)を形成する
(図4(c))。
(d))。
域117をイオン注入で形成し、ソース・ドレイン領域118を形成する。このイオン注
入は、例えば、砒素(As)を加速電圧40keV、ドーズ量4×1015cm−2の条
件で行う(図4(e))。
雰囲気中、950℃で10分間の活性化熱処理を施した。この図4の方法では、ゲート絶
縁膜102と後酸化絶縁膜120の双方による転位の拡張に対する影響の軽減に効果的で
ある(図4(f))。
因である応力を低減するクリ−プ熱処理の温度と処理時間の範囲について調査した。
2膜のシリコン基板に対する粘性変形的な応力の緩和を示す、いわゆるクリープ現象を起
こす熱処理をいう。実験では、半導体基板処理で使用されるバッチ式の拡散炉で比較的ゆ
っくりと温度を昇降させて最高温度で長時間熱処理を行う方法のFA方式と枚葉式の熱処
理炉で高速に温度を昇降させて最高温度短長時間熱処理を行う方法のRTA(Rapid Therm
al Anneal-高速昇温熱処理)方式とを使用した。これらの方式は結果的に基板を両面から
加熱していることになる。実験は、クリープ熱処理の温度を900℃、1000℃、10
50℃、1100℃の4つの条件、処理時間を1秒、10秒、120秒、7200秒の4
つの条件として両条件のフルマトリックで計16条件をゲート絶縁膜(図3の実施例の場
合)のみ、後酸化絶縁膜+ゲート絶縁膜(図4の実施例の場合)のそれぞれについて行っ
た。
った、図5では、横軸にクリープ熱処理の温度(℃)をとり、縦軸にはクリープ熱処理の
処理時間(秒)を指数表示で記載した。また、図5で○印は転位が発生しない条件で、×
印は転位が発生した条件である。転位発生の確認は第1の実施形態で説明した方法と同じ
方法で行った。
は高温より指数関数的に時間が短くなって行くことがわかる。このように、MOSトラン
ジスタの構造や材料、およびソース・ドレイン領域の不純物濃度等により、境界直線Lが
一義的に決まる。よって、境界直線Lで示される一定の関係を持つ温度と時間の範囲内で
クリープ熱処理を施せば、n+高濃度不純物領域へのイオン注入及びその後の活性化熱処
理に伴うパターンエッジでの転位の拡張を抑制することが可能になる。
により緩和する原理について、図6を用いて説明する。図6はシリコン酸化膜からシリコ
ン基板に及ぼす応力の温度依存性を示す関係図、即ち応力‐温度曲線である。図6はシリ
コン基板の片面にシリコン酸化膜を形成し、その基板を熱処理した温度での応力を示して
いる。図6中の縦軸の+側の応力はシリコン基板よりシリコン酸化膜が受ける引っ張り応
力(また同時に反力として、シリコン酸化膜よりシリコン基板が受ける圧縮応力)の大き
さを示し、逆に縦軸の−側の応力は、シリコン基板よりシリコン酸化膜が受ける圧縮応力
(シリコン酸化膜よりシリコン基板が受ける引っ張り応力)の大きさを示している。
膜がシリコン基板に及ぼす応力の推移を示している。また、応力―温度曲線bはクリープ
熱処理前後の昇降温時のシリコン酸化膜がシリコン基板に及ぼす応力を示している。さら
に曲線cはクリープ熱処理より後の熱処理工程での昇降温時でのシリコン酸化膜がシリコ
ン基板に及ぼす応力の推移を示している。このクリープ熱処理は970度で10分程度保
持して行った。
り、シリコン基板に対するゲート絶縁膜102または後酸化絶縁膜120の応力−温度曲
線bが高温(900℃〜970℃)での応力を低下させる方向に移動する。よって、その
後のソース・ドレイン領域を活性化熱処理する際の再度の高温処理においては応力‐温度
曲線が高温での応力を低下する方向に移動した曲線を辿るので、高温処理でもシリコン基
板に対するゲート絶縁膜102または後酸化絶縁膜120の圧縮応力を極小化することが
可能になり、転位の拡張を抑制することができる。
理を行うことにより側壁による応力も一緒に緩和することができる。次に、図7を用いて
本発明の第3の実施形態について説明する。この実施形態は光透過防止マスクを用いて素
子を形成するウェハー鏡面側から急速なランプアニールを行い、ゲート電極とソース・ド
レイン領域の間に温度勾配をつけて選択的に活性化熱処理を行い、再結晶過程を制御して
転位の拡張の抑制を図ることに注目したものである。図7は本発明の第3の実施形態を説
明するためのソース・ドレイン領域の活性化熱処理におけるランプアニールに対応する光
透過防止マスク形状平面図と転位発生率について関係図である。第1の実施形態の図1(
a)、(b)で説明したとおり、シリコン基板にゲート電極及びゲート電極側壁を形成し
、それぞれに対応したn−低濃度不純物領域とn+高濃度不純物領域とをイオン注入によ
り形成する。その後のソース・ドレイン領域の活性化熱処理において、ゲート電極等の特
定箇所に光透過防止マスクを形成して、素子を形成されているウェハー鏡面側からのRT
Aを行った。実験でのRTAはランプアニールで行い、ランプアニールはハロゲンランプ
を用いた片面加熱方式のものを使用した。ランプアニールは窒素雰囲気中で950℃で6
0秒間行った。
ものであり、ゲート電極103、ゲート電極側壁104、ソース・ドレイン領域108、
素子分離領域130をそれぞれ示している。光透過防止マスクをする場所は図中の斜線部
で示した。この実施例で使用した光透過防止マスクは基板上にLP‐CVD等でSiO2
膜を成膜し、通常のフォトエッチングの工程によりゲート電極等の特定箇所に形成する。
電極及びゲート電極側壁(図7(b))、ゲート電極、ゲート電極側壁、及びゲートエッ
ジと素子分離領域の交差部(図7(c))、ゲート電極側壁端部と素子分離領域の交差部
のみ(図7(d))、光透過防止マスクなし(図7(e))及び従来例の光透過防止マス
クなしで、ソース。ドレイン領域の活性化熱処理をFAで行う(図7(f))という6つ
のパターンで行い、それぞれの転位の発生率を調査した。
と同様な方法で行った。転位の発生率は図7中のヒストグラフで示した。
過防止マスクにより選択的に活性化熱処理をしたほうが転位の発生を抑制することができ
た。またマスクによる熱輻射の光透過防止効果も反映され、ゲート電極のみの光透過防止
でも一応の効果がある。特にゲート電極側壁端部と素子分離領域の交差部、またはゲート
電極及びゲート電極側壁を共に光透過防止した場合は転位の発生率が最小となった。
8の実験では、マスクでゲート電極等を覆わないで、光の吸収率が異なる膜の材料をゲー
ト電極の上層部とソース・ドレイン領域の表面それぞれに形成して、ランプアニールする
実施例である。
変化された時の転位の発生率をヒストグラフで示したものである。ゲート電極上層部の膜
の材料はSiN膜とPoly‐Si膜とを比較し、ソース・ドレイン領域上の酸化膜の厚
さは20nm、100nmの2種類で実験をした。転位の発生率の確認は第1の実施例と
同様に行った。
を100nmの場合に転位の発生率が最小となることがわかった。ここで、ソース・ドレ
イン領域表面上の酸化膜厚が100nmの場合は光の反射率が干渉効果により弱くなり、
結果として同じ酸化膜でもある程度膜厚が厚い方が光の吸収率がよくなることがわかって
いる。つまり、図8によりソース・ドレイン領域上の温度上昇がゲート電極上の温度上昇
よりも高くなると、転位が抑制される。また、ソース・ドレイン領域上、ゲート電極上の
温度勾配が逆になる場合、つまりソース・ドレイン領域上に形成される酸化膜の膜厚が2
0nmと薄い場合でも従来のFAに比べて転位の発生率が減少していることがわかった。
図9(a)はソース・ドレイン領域上の温度(TS/D)がゲート電極上の温度(TG)
より大きい場合のソース・ドレイン領域の固相成長の方向を示した断面図であり、図9(
b)はソース・ドレイン領域上の温度(TS/D)がゲート電極上の温度(TG)より小
さい場合のソース・ドレイン領域の固相成長の方向を示した断面図である。
ス・ドレイン領域を形成した後、図8で説明した方法でソース・ドレイン領域上とゲート
電極上で温度勾配をつけてRTA処理した場合を示している。この場合はソース・ドレイ
ン領域の成長が中央部からの<100>方向への成長が支配的となっている。
・ドレイン領域を形成した後、図9で説明した方法でソース・ドレイン領域上とゲート電
極上で温度勾配をつけてRTA処理した場合を示している。この場合はソース・ドレイン
領域の成長が、ゲートエッジ近傍の端部から<111>方向への成長が支配的となる。
ートエッジに転位が発生するので、ランプアニールによる片面RTA方法を用いることで
ソース・ドレイン領域上とゲート電極上での温度勾配をつけ、ソースドレイン領域上の温
度上昇がゲート電極上よりも大きくすることで、転位の拡張の抑制に大きく寄与すること
がわかった。
のだけではなく、同様の作用効果が得られるものであれば、特に限定されない。
クアニール、フラッシュアニールでも同等またはRTA方法以上の効果が上がる。
発明に適用できる構造はLDD構造に限らず、ソース・ドレイン領域の形成時に高濃度不
純物のイオン注入後の活性化熱処理を施すものものであれば、特に限定されない。
造や、使用する材料の種類および用途により、必要に応じ、イオン注入工程と活性化熱処
理工程の処理回数、処理条件を適宜選択してソース・ドレイン領域を形成する工程とする
ことができ、さらに第1乃至第3の実施形態を必要に応じて併用することも可能である。
選択し処理を行うことができる。またイオン注入においてもドーズ量や加速電圧等が一定
であったが、所望の構造や不純物濃度の調整によってはこれらをイオン注入工程中に変化
させても処理することもできる。
104…第1のゲート電極側壁、104a…第1のゲート電極側壁の端部、
105…第2のゲート電極側壁、105a…第2のゲート電極側壁の端部、
106、116…n−低濃度不純物領域、
107、117…n+高濃度不純物領域、
108、118 …ソース・ドレイン領域、130…素子分離領域
Claims (5)
- 半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極にゲート電極側壁膜を形成する工程と、
その後、前記ゲート絶縁膜の前記半導体基板に対する応力を緩和する熱処理を行う工程と
、前記ゲート電極側壁膜を所定の開口部を有するマスクの少なくとも一部として、前記開
口部を通して前記半導体基板に不純物を注入し、アモルファス領域を形成する工程と、
前記アモルファス領域の活性化熱処理を行う工程とを有することを特徴とする半導体装置
の製造方法。 - 半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極上に後酸化絶縁膜を形成する工程と、
前記後酸化絶縁膜にゲート電極側壁膜を形成する工程と、
その後、前記ゲート絶縁膜及び前記後酸化絶縁膜の前記半導体基板に対する応力を緩和す
る熱処理を行う工程と、
前記ゲート電極側壁膜を所定の開口部を有するマスクの少なくとも一部として、前記開口
部を通して前記半導体基板に不純物を注入し、アモルファス領域を形成する工程と、
前記アモルファス領域の活性化熱処理を行う工程とを有することを特徴とする半導体装置
の製造方法。 - 前記応力を緩和する熱処理は、境界直線で示される温度と時間の範囲内で施されるクリ
ープ熱処理であることを特徴とする請求項1または請求項2に記載の半導体装置の製造方
法。 - 前記クリープ熱処理は、徐昇温熱処理により行われることを特徴とする請求項3に記載
の半導体装置の製造方法。 - 前記クリープ熱処理は、高速昇温熱処理により行われることを特徴とする請求項3に記
載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007165290A JP4568304B2 (ja) | 2007-06-22 | 2007-06-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007165290A JP4568304B2 (ja) | 2007-06-22 | 2007-06-22 | 半導体装置の製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001069632A Division JP4073171B2 (ja) | 2001-03-13 | 2001-03-13 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007274008A true JP2007274008A (ja) | 2007-10-18 |
JP4568304B2 JP4568304B2 (ja) | 2010-10-27 |
Family
ID=38676410
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007165290A Expired - Fee Related JP4568304B2 (ja) | 2007-06-22 | 2007-06-22 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4568304B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
Citations (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59132674A (ja) * | 1983-01-19 | 1984-07-30 | Seiko Epson Corp | 半導体装置の製造方法 |
JPS63221647A (ja) * | 1987-03-10 | 1988-09-14 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JPH0334332A (ja) * | 1989-06-29 | 1991-02-14 | Nec Corp | 半導体装置の製造方法 |
JPH03159119A (ja) * | 1989-11-17 | 1991-07-09 | Hitachi Ltd | 半導体装置の製造方法 |
JPH03244134A (ja) * | 1990-02-21 | 1991-10-30 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JPH03293730A (ja) * | 1990-04-11 | 1991-12-25 | Sony Corp | Mis型半導体装置の製造方法 |
JPH0766152A (ja) * | 1993-08-30 | 1995-03-10 | Sony Corp | 半導体装置の製造方法 |
JPH07122742A (ja) * | 1993-10-22 | 1995-05-12 | Sanyo Electric Co Ltd | 半導体装置および半導体装置の製造方法 |
JPH07142707A (ja) * | 1993-06-17 | 1995-06-02 | Kawasaki Steel Corp | Mosトランジスタの製造方法 |
JPH07202179A (ja) * | 1993-12-16 | 1995-08-04 | Lg Semicon Co Ltd | 半導体mosトランジスタの製造方法 |
JPH07273326A (ja) * | 1994-03-31 | 1995-10-20 | Toshiba Corp | 半導体装置とその製造方法 |
JPH07335884A (ja) * | 1994-06-14 | 1995-12-22 | Sony Corp | サイドウォールスペーサの形成方法 |
JPH098293A (ja) * | 1995-06-21 | 1997-01-10 | Sumitomo Metal Ind Ltd | Mos型電界効果トランジスタの製造方法 |
JPH0964355A (ja) * | 1995-08-25 | 1997-03-07 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
JPH09293866A (ja) * | 1996-02-26 | 1997-11-11 | Sony Corp | 半導体装置の製造方法 |
JP2000138177A (ja) * | 1998-10-29 | 2000-05-16 | Sharp Corp | 半導体装置の製造方法 |
-
2007
- 2007-06-22 JP JP2007165290A patent/JP4568304B2/ja not_active Expired - Fee Related
Patent Citations (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59132674A (ja) * | 1983-01-19 | 1984-07-30 | Seiko Epson Corp | 半導体装置の製造方法 |
JPS63221647A (ja) * | 1987-03-10 | 1988-09-14 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JPH0334332A (ja) * | 1989-06-29 | 1991-02-14 | Nec Corp | 半導体装置の製造方法 |
JPH03159119A (ja) * | 1989-11-17 | 1991-07-09 | Hitachi Ltd | 半導体装置の製造方法 |
JPH03244134A (ja) * | 1990-02-21 | 1991-10-30 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JPH03293730A (ja) * | 1990-04-11 | 1991-12-25 | Sony Corp | Mis型半導体装置の製造方法 |
JPH07142707A (ja) * | 1993-06-17 | 1995-06-02 | Kawasaki Steel Corp | Mosトランジスタの製造方法 |
JPH0766152A (ja) * | 1993-08-30 | 1995-03-10 | Sony Corp | 半導体装置の製造方法 |
JPH07122742A (ja) * | 1993-10-22 | 1995-05-12 | Sanyo Electric Co Ltd | 半導体装置および半導体装置の製造方法 |
JPH07202179A (ja) * | 1993-12-16 | 1995-08-04 | Lg Semicon Co Ltd | 半導体mosトランジスタの製造方法 |
JPH07273326A (ja) * | 1994-03-31 | 1995-10-20 | Toshiba Corp | 半導体装置とその製造方法 |
JPH07335884A (ja) * | 1994-06-14 | 1995-12-22 | Sony Corp | サイドウォールスペーサの形成方法 |
JPH098293A (ja) * | 1995-06-21 | 1997-01-10 | Sumitomo Metal Ind Ltd | Mos型電界効果トランジスタの製造方法 |
JPH0964355A (ja) * | 1995-08-25 | 1997-03-07 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
JPH09293866A (ja) * | 1996-02-26 | 1997-11-11 | Sony Corp | 半導体装置の製造方法 |
JP2000138177A (ja) * | 1998-10-29 | 2000-05-16 | Sharp Corp | 半導体装置の製造方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
US9030877B2 (en) | 2007-08-30 | 2015-05-12 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
Also Published As
Publication number | Publication date |
---|---|
JP4568304B2 (ja) | 2010-10-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7531436B2 (en) | Highly conductive shallow junction formation | |
US7718506B2 (en) | Isolation structure for MOS transistor and method for forming the same | |
US8084338B2 (en) | Semiconductor device and manufacturing method thereof | |
JP2682529B2 (ja) | 半導体素子の素子分離絶縁膜形成方法 | |
US20050136623A1 (en) | Shallow amorphizing implant for gettering of deep secondary end of range defects | |
JP4846167B2 (ja) | 半導体装置の製造方法 | |
US7615430B2 (en) | Field effect transistor and method of manufacturing a field effect transistor | |
US7098111B2 (en) | Manufacturing method of semiconductor integrated circuit device | |
US8546247B2 (en) | Manufacturing method of semiconductor device with amorphous silicon layer formation | |
KR100594324B1 (ko) | 반도체 소자의 듀얼 폴리실리콘 게이트 형성방법 | |
JP4568304B2 (ja) | 半導体装置の製造方法 | |
JP4073171B2 (ja) | 半導体装置の製造方法 | |
JP4568308B2 (ja) | 半導体装置の製造方法 | |
KR100435805B1 (ko) | 모스 트랜지스터의 제조 방법 | |
JP3737504B2 (ja) | 半導体装置の製造方法 | |
JPH0964355A (ja) | 半導体素子の製造方法 | |
JP2001135797A (ja) | 半導体装置及びその製造方法 | |
JPH01214172A (ja) | 半導体装置の製造方法 | |
KR101002045B1 (ko) | 반도체소자의 트랜지스터 형성방법 | |
US6833292B2 (en) | Reducing dopant losses during annealing processes | |
KR19990085617A (ko) | 반도체 장치의 제조 방법 | |
KR100701686B1 (ko) | 반도체 소자의 제조방법 | |
JPH10106966A (ja) | 半導体装置の製造方法 | |
JP2007329392A (ja) | Sos基板及びsosデバイスの製造方法 | |
JP2005079110A (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100326 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100420 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100621 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100709 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100806 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130813 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |