JPH07122742A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】欠陥の発生を防止することが可能な半導体装置
およびその製造方法を提供する。 【構成】サイドウォール・スペーサ７をＢＰＳＧによっ
て形成し、その断面形状が緩やかな裾広がり状になるよ
うにリフローする。そのため、ｎ⁺ 層５ｂを形成するた
めのイオン注入において形成されるアモルファス層１４
の断面形状は、サイドウォール・スペーサ７の断面形状
を反映したものになる。つまり、アモルファス層１４の
端部はシリコン基板１に対して緩やかな角度をもって形
成される。従って、熱処理による再結晶化時には、（１
００）シリコン基板１の表面に対して垂直な方向（１０
０）の結晶成長だけが起こり、水平な方向（１１０）の
結晶成長は起こらない。そのため、（１１１）方向に結
晶の不連続（欠陥発生の核）が生じることはなく、欠陥
が発生することもない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置および半導体
装置の製造方法に係り、詳しくは、低濃度ドープドレイ
ン（ＬＤＤ；Lightly Doped Drain ）構造のＭＯＳトラ
ンジスタに関するものである。

【０００２】

【従来の技術】従来、チャネル長の短い微小なＭＯＳト
ランジスタにおいて、ドレイン部の電界強度が高くなり
過ぎるのを抑えるために、ＬＤＤ構造が提案されている
（IEEETransaction Electron Device Vol.ED-29,1982
）。このＬＤＤ構造では、ドレイン近傍に設けた濃度
の低いｎ^- （またはｐ^- ）層によってドレイン近傍の電
界を緩和することができ、ホットキャリアの発生を抑制
することが可能になることから、ＭＯＳトランジスタの
耐圧改善に有効である。

【０００３】図１１は、従来のＬＤＤ構造のｎチャネル
ＭＯＳトランジスタの断面図である。ｐ型単結晶シリコ
ン基板５１上には、ゲート酸化膜５２を介してゲート電
極５３が形成されている。ゲート電極５３の上にはゲー
ト電極保護用のシリコン酸化膜５４が形成されている。
シリコン基板５１の表面には、ゲート電極５３を挟むよ
うに、ドレイン（またはソース）領域５５が形成されて
いる。そして、ゲート電極５３の側壁には、サイドウォ
ール・スペーサ５６が形成されている。サイドウォール
・スペーサ５６の直下とその近傍のドレイン領域５５
は、低濃度のｎ^-層５５ａから成っている。一方、サイ
ドウォール・スペーサ５６から離れた部分のドレイン領
域５５は、高濃度のｎ⁺ 層５５ｂから成っている。

【０００４】このように構成されたＬＤＤ構造のｎチャ
ネルＭＯＳトランジスタを製造するためには、まず、ポ
リシリコンによるゲート電極５３の作成後、低濃度のｎ
^- 層５５ａを形成するためにリンをイオン注入し、１回
目の熱処理を行う。次に、ゲート電極５３の側壁に、シ
リコン酸化膜やシリコン窒化膜またはポリシリコン（ポ
リシリコンの場合は絶縁膜を介す）等によるサイドウォ
ール・スペーサ５６を形成する。続いて、サイドウォー
ル・スペーサ５６をマスクとして、高濃度のｎ ⁺ 層５５
ｂを形成するためにヒ素（またはアンチモン）をイオン
注入し、２回目の熱処理を行う。その後、サイドウォー
ル・スペーサ５６を用いたセルフアライン・コンタクト
法により、ドレイン電極およびソース電極（図示略）を
形成する。

【０００５】

【発明が解決しようとする課題】ところで、上記の２回
目の熱処理において、サイドウォール・スペーサ５６の
端部付近のシリコン基板５１内に欠陥が発生することが
報告されている（M.Tamura and M.Horiuchi;Lattice De
fect in High-Dose As Implantation into Localized S
i Area,Japanese Journal of Applied Physics,Vol.27,
No.12,December,1988,pp.2209 −2217）。

【０００６】すなわち、高濃度のｎ⁺ 層５５ｂを形成す
るためのイオン注入においては、図１２に示すように、
注入領域のシリコン基板５１がアモルファス化され、ア
モルファス層５７が形成される。そして、熱処理におい
て、そのアモルファス層５７が再結晶化され、イオン注
入された不純物（ヒ素またはアンチモン）が活性化され
て高濃度のｎ⁺ 層５５ｂが形成される。

【０００７】このアモルファス層５７が再結晶化すると
き、（１００）シリコン基板５１の表面に対して、垂直
な方向（１００）と水平な方向（１１０）の２つの結晶
成長が起こる。すると、その２つの結晶成長は最後に双
方から衝突して（１１１）方向に結晶の不連続５８が生
じ、これが欠陥発生の核になる。この結晶の不連続５８
が生じる現象は、アモルファス層５７の端部が、図１２
に示すように、逆テーパ状をしている場合に特に目立っ
て現れる。そして、結晶の不連続な領域に何らかのスト
レスがかかると、その欠陥発生の核（結晶の不連続５
８）から欠陥が成長していく。

【０００８】このような欠陥は、大きなものになるとｐ
ｎ接合部まで延びてＭＯＳトランジスタのリーク電流を
増大させる原因となり、小さなものでもキャリアをトラ
ップする核になるなどの弊害を引き起こす。これらの弊
害は、ＭＯＳトランジスタの微細化に伴ってより顕著に
なり、特に、ＭＯＳトランジスタをアナログ的に使用す
る場合や高速動作させる場合に大きな問題となる。

【０００９】そこで、特開平２−１４０９５１号公報に
開示される方法が提案されている。同公報によれば、高
濃度のｎ⁺ 層５５ｂを形成するためのイオン注入におい
て、シリコン基板５１に対する注入角度を２０°以上に
し、アモルファス層５７を基板５１表面に対して緩やか
な角度で形成させる。すると、熱処理で再結晶化させる
際に、面方位の影響が小さくなって欠陥が形成されなく
なるという。

【００１０】しかし、この方法では、大きな注入角度を
得られるイオン注入装置が必要であり、実用的には困難
な面があった。そこで、特開平５−７４８０５号公報に
開示される方法が提案されている。

【００１１】同公報によれば、まず、ポリシリコンによ
るゲート電極の作成後、第１のアモルファス層を形成す
るためのイオンを注入する。次に、ゲート電極の側壁に
サイドウォール・スペーサを形成する。続いて、サイド
ウォール・スペーサをマスクとして、第１のアモルファ
ス層よりも深い位置にまで第２のアモルファス層を形成
できる条件にてイオンを注入する。これにより、浅い部
分と深い部分のアモルファス層形成を横方向に僅かにず
らして２段階で形成されるアモルファス層として段を設
ける。すると、再結晶化時に生じる結晶の不連続な状態
が変化し、欠陥の発生が抑えられるという。

【００１２】しかし、この方法では、（１００）シリコ
ン基板５１に対して水平な方向（１１０）の結晶成長を
少なくすることはできるものの、無くすことはできな
い。従って、実際にどの程度の効果があるかは疑問であ
る。

【００１３】また、同公報によれば、第１のアモルファ
ス層を形成するために、ゲルマニウムあるいはシリコン
あるいはこの元素を含む分子イオンを注入している。こ
の第１のアモルファス層を形成するためのイオン注入
は、低濃度のｎ^- 層５５ａを形成するためのイオン注入
とは別個に行うため、通常のＬＤＤの製造方法に比べて
工程が複雑になる。

【００１４】ところで、このような欠陥の問題は、ＬＤ
Ｄ構造に限らず、高濃度のイオン注入によってアモルフ
ァス層が局所的に形成される場合には必ず起こるもので
ある。

【００１５】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、上記欠陥の発生を防止
することが可能な半導体装置およびその製造方法を提供
することにある。

【００１６】

【課題を解決するための手段】請求項に記載の発明は、
低濃度ドープドレイン構造の半導体装置において、ゲー
ト電極の側壁に、断面形状が緩やかな裾広がり状を呈し
たサイドウォール・スペーサを設けたことをその要旨と
する。

【００１７】請求項２に記載の発明は、半導体基板上に
ゲート電極を形成する第１の工程と、半導体基板および
ゲート電極の上に平坦化機能を有する膜を形成する第２
の工程と、異方性エッチングにより、ゲート電極の側壁
の前記平坦化機能を有する膜だけを残し、断面形状が緩
やかな裾広がり状を呈したサイドウォール・スペーサを
形成する第３の工程と、サイドウォール・スペーサをマ
スクとして、半導体基板に不純物をイオン注入する第４
の工程とを備えたことをその要旨とする。

【００１８】請求項３に記載の発明は、半導体基板上の
所定の箇所に、断面形状が緩やかに変化している平坦化
機能を有する膜を形成する第１の工程と、その平坦化機
能を有する膜をマスクとして、半導体基板に不純物をイ
オン注入する第２の工程とを備えたことをその要旨とす
る。

【００１９】

【作用】請求項１および請求項２に記載の発明によれ
ば、サイドウォール・スペーサをマスクとして半導体基
板に不純物をイオン注入することによって形成されるア
モルファス層の形状は、サイドウォール・スペーサの形
状を反映したものになる。つまり、アモルファス層の端
部は半導体基板の表面に対して緩やかな角度をもって形
成される。従って、アモルファス層の再結晶化時には、
半導体基板の表面に対して垂直な方向の結晶成長だけが
起こり、水平な方向の結晶成長は起こらない。そのた
め、結晶の不連続（欠陥発生の核）が生じることはな
く、欠陥が発生することもない。

【００２０】また、請求項３に記載の発明は、上述の説
明中の「サイドウォール・スペーサ」を「断面形状が緩
やかに変化している平坦化機能を有する膜」に置き代え
たものであるため、やはり欠陥が発生しない。

【００２１】

【実施例】（第１実施例）以下、本発明をＬＤＤ構造の
ｎチャネルＭＯＳトランジスタに具体化した第１実施例
を図面に従って説明する。

【００２２】図１は、本実施例の断面図である。ｐ型単
結晶シリコン基板１上には、ゲート酸化膜２を介してポ
リシリコンゲート電極３が形成されている。ポリシリコ
ンゲート電極３の上にはゲート電極保護用のシリコン酸
化膜４が形成されている。シリコン基板１の表面には、
ゲート電極３を挟むように、ドレイン（またはソース）
領域５が形成されている。そして、ポリシリコンゲート
電極３の側壁には、シリコン酸化膜６を介してサイドウ
ォール・スペーサ７が形成されている。このサイドウォ
ール・スペーサ７はＢＰＳＧ（Boro-Phospho-Silicate
Glass ）によって形成され、その断面形状は緩やかな裾
広がり状を呈している。サイドウォール・スペーサ７の
直下とその近傍のドレイン領域５は、低濃度のｎ^- 層５
ａ（ドーズ量；約１×１０¹⁴cm^-2）から成っている。一
方、サイドウォール・スペーサ７から離れた部分のドレ
イン領域５は、高濃度のｎ⁺ 層５ｂ（ドーズ量；約５×
１０¹⁵cm^-2）から成っている。

【００２３】次に、このように構成された本実施例の製
造工程を順を追って説明する。 工程１（図２参照）；まず、Ｐ型（１００）単結晶シリ
コン基板１の表面に、素子分離領域および閾値電圧を制
御するためのチャネル注入を行う。そして、シリコン基
板１の上にゲート酸化膜２を形成する。次に、ゲート酸
化膜２の上にポリシリコン膜１１を形成する。続いて、
ポリシリコン膜１１の上にシリコン酸化膜４を形成す
る。

【００２４】工程２（図３参照）；まず、シリコン酸化
膜４，ポリシリコン膜３，ゲート酸化膜２をエッチング
し、ポリシリコンゲート電極３を形成する。次に、シリ
コン酸化膜４およびポリシリコンゲート電極３をマスク
としてシリコン基板１の表面にリンをイオン注入し（ド
ーズ量；約１×１０¹⁴cm^-2）、低濃度のｎ^- 層５ａを形
成する。そして、１回目の熱処理を行い、ｎ^- 層５ａを
活性化させる。

【００２５】工程３（図４参照）；まず、上記の工程で
得られた基板の全表面に、適宜な膜厚（例えば、２００
Å）のシリコン酸化膜６を形成する。次に、シリコン酸
化膜６の上に、適宜な膜厚（例えば、３０００〜４００
０Å）のＢＰＳＧ膜１２を堆積させ、リフローさせる。
このＢＰＳＧ膜１２の成膜条件（例）は、リンおよびボ
ロン濃度；３〜５％，リフロー温度；９００°Ｃとす
る。ここで、シリコン酸化膜６を形成するのは、ＢＰＳ
Ｇ膜１２の形成時に、ＢＰＳＧ膜１２中の不純物（リン
およびボロン）がポリシリコンゲート電極３およびシリ
コン基板１内に拡散しないようにするためである。

【００２６】工程４（図５参照）；異方性エッチングに
より、ポリシリコンゲート電極３の側壁のＢＰＳＧ膜１
２だけを残す。残ったＢＰＳＧ膜１２がサイドウォール
・スペーサ７になる。このサイドウォール・スペーサ７
の断面形状は、工程３でリフローを行ったために緩やか
な裾広がり状となっている。

【００２７】工程５（図６参照）；まず、シリコン基板
１を熱酸化させ、シリコン酸化膜１３を形成する。尚、
このシリコン酸化膜１３の形成には熱酸化以外の方法
（ＣＶＤ法，ＰＶＤ法）を用いてもよい。次に、シリコ
ン酸化膜４，サイドウォール・スペーサ７，シリコン酸
化膜１３をマスクとしてシリコン基板１の表面にヒ素を
イオン注入し（注入エネルギー；６０keV 、ドーズ量；
約５×１０¹⁵cm^-2）、高濃度のｎ⁺ 層５ｂを形成する。
ここで、シリコン酸化膜１３を形成するのは、ｎ ⁺ 層５
ｂを形成するためのイオン注入時に、不要なイオンがシ
リコン基板１内に注入されないようにするためである。
続いて、２回目の熱処理を行い、ｎ⁺ 層５ｂを活性化さ
せる。

【００２８】このｎ⁺ 層５ｂを形成するためのイオン注
入においては、図７に示すように、注入領域のシリコン
基板１がアモルファス化され、アモルファス層１４が形
成される。このアモルファス層１４の断面形状はサイド
ウォール・スペーサ７の断面形状を反映したものにな
り、アモルファス層１４の端部はシリコン基板１に対し
て緩やかな角度をもって形成される。そして、２回目の
熱処理において、そのアモルファス層１４が再結晶化さ
れ、イオン注入された不純物（ヒ素）が活性化されてｎ
⁺ 層５ｂが形成される。

【００２９】アモルファス層１４の端部はシリコン基板
１に対して緩やかな角度をもっているため、再結晶化す
るときには、（１００）シリコン基板１の表面に対して
垂直な方向（１００）の結晶成長だけが起こり、水平な
方向（１１０）の結晶成長は起こらない。従って、図１
２に示したような（１１１）方向の結晶の不連続（欠陥
発生の核）５８が生じることはなく、欠陥が発生するこ
ともない。

【００３０】そして、２回目の熱処理およびその後の熱
処理プロセスの影響により、ｎ^- 層５ａおよびｎ⁺ 層５
ｂは拡散され、最終的には図１に示すような形状とな
る。すなわち、ｎ⁺ 層５ｂの端部はシリコン基板１に対
して緩やかな角度をもって形成される。一方、図１１に
示す従来のＬＤＤ構造では、ｎ⁺ 層５５ｂの端部がシリ
コン基板１に対して成す角度が大きくなっている。従っ
て、図１に示す本実施例のｎ⁺ 層５ｂの端部間の距離
は、図１１に示す従来のＬＤＤ構造のｎ⁺ 層５５ｂの端
部間の距離よりも長くなる。

【００３１】その後、シリコン酸化膜１３を除去し、サ
イドウォール・スペーサ７を用いたセルフアライン・コ
ンタクト法によりドレイン電極およびソース電極（図示
略）を形成する。

【００３２】このように、本実施例においては、サイド
ウォール・スペーサ７をＢＰＳＧによって形成し、その
断面形状が緩やかな裾広がり状になるようにリフローし
ている。そのため、ｎ⁺ 層５ｂを形成するためのイオン
注入において形成されるアモルファス層１４の断面形状
は、サイドウォール・スペーサ７の断面形状を反映した
ものになる。つまり、アモルファス層１４の端部はシリ
コン基板１に対して緩やかな角度をもって形成される。
従って、熱処理による再結晶化時には、図７に示すよう
に、（１００）シリコン基板１の表面に対して垂直な方
向（１００）の結晶成長だけが起こり、水平な方向（１
１０）の結晶成長は起こらない。そのため、本実施例で
は、図１２に示したような（１１１）方向の結晶の不連
続（欠陥発生の核）５８が生じることはなく、欠陥が発
生することもない。

【００３３】また、本実施例においては、ｎ⁺ 層５ｂの
端部がシリコン基板１に対して緩やかな角度をもって形
成されるため、ｎ⁺ 層５ｂの端部間の距離が長くなる。
近年、デバイスの微細化が進むにつれて、ソース領域と
ドレイン領域との距離が短くなることによって発生する
パンチスルーの問題が顕著になってきた。そのようなパ
ンチスルーは、主に、ソース領域およびドレイン領域の
端部間に発生する。本実施例によれば、ｎ⁺ 層５ｂの端
部間の距離が長くなるため、ソース領域およびドレイン
領域の端部間の距離も長くなり、パンチスルーを防止す
ることができる。

【００３４】（第２実施例）以下、本発明をＬＤＤ構造
のｎチャネルＭＯＳトランジスタに具体化した第２実施
例を図面に従って説明する。

【００３５】尚、本実施例において、図１〜図７に示し
た第１実施例と同じ構成部材については符号を等しくし
てその詳細な説明を省略する。図８は、本実施例の断面
図である。本実施例の構造において、図１に示す第１実
施例と異なるのは、シリコン酸化膜６が省かれている点
だけである。

【００３６】次に、このように構成された本実施例の製
造工程を順を追って説明する。 工程１（図２参照）は第１実施例と同じである。 工程２；シリコン酸化膜４，ポリシリコン膜３，ゲート
酸化膜２をエッチングし、ポリシリコンゲート電極３を
形成する。この後、第１実施例では低濃度のｎ ^- 層５ａ
を形成するためリンをイオン注入するが、本実施例では
当該イオン注入を行わずに工程３へ移行する。

【００３７】工程３（図９参照）；まず、上記の工程で
得られた基板の全表面に、適宜な膜厚（例えば、３００
０〜４０００Å）のＰＳＧ（Phospho-Silicate Glass）
膜２１を堆積させ、リフローさせる。このＰＳＧ膜２１
の成膜条件（例）は、リン濃度；３〜５％，リフロー温
度；９００°Ｃである。このとき、ＰＳＧ膜１２中の不
純物（リン）がシリコン基板１の表面に拡散し、低濃度
のｎ^- 層５ａが形成されると共に活性化される。

【００３８】工程４（図１０参照）；異方性エッチング
により、ポリシリコンゲート電極３の側壁のＰＳＧ膜２
１だけを残す。残ったＰＳＧ膜２１がサイドウォール・
スペーサ７になる。このサイドウォール・スペーサ７の
断面形状は、第１実施例のＢＰＳＧ膜１２によるサイド
ウォール・スペーサ７と同様に、工程３でリフローを行
ったために緩やかな裾広がり状となっている。

【００３９】工程５は第１実施例と同じである。このよ
うに、本実施例においては、低濃度のｎ^- 層５ａの形成
をイオン注入ではなくＰＳＧ膜２１からの拡散によって
行っている。

【００４０】本実施例の作用および効果については第１
実施例と同じであるため説明を省略する。尚、本発明は
上記実施例に限定されるものではなく、以下のように実
施してもよい。

【００４１】１）第１実施例において、ＢＰＳＧ膜１２
を平坦化機能を有する適宜な膜（ＰＳＧ膜、ＢＳＧ（Bo
ro-Silicate Glass ）膜、ＡＳＧ（Alumino-Silicate G
lass）膜、ＳＯＧ（Spin On Glass ）膜、常圧オゾンＴ
ＥＯＳ（Tetraethyloxysilane ）膜、等）に置き代え
る。

【００４２】２）上記の工程５において、ヒ素ではなく
アンチモンをイオン注入する。また、そのヒ素またはア
ンチモンのイオン注入を、シリコン基板１に対して所定
の注入角度を有したものにする。

【００４３】３）ＬＤＤ構造のｐチャネルＭＯＳトラン
ジスタに適用する。 ４）ＬＤＤ構造に限らず、高濃度のイオン注入によって
アモルファス層が局所的に形成される場合に適用する。

【００４４】５）ポリシリコンゲート電極３を、シリサ
イドや金属の埋め込みゲート電極に置き代える。 ６）ゲート酸化膜２，ポリシリコン膜１１，シリコン酸
化膜４，６の形成には、どのような方法（酸化法、ＣＶ
Ｄ法，ＰＶＤ法）を用いてもよい。

【００４５】７）第２実施例において、ゲート電極３の
側壁にシリコン酸化膜を形成する。つまり、第１実施例
においては、ゲート電極３の側壁および半導体基板１上
にシリコン酸化膜６が設けられているが、第２実施例で
は、このシリコン酸化膜６を、ゲート電極３の側壁にだ
け残して半導体基板１上からは取り除くようにする。ゲ
ート電極３の側壁にシリコン酸化膜を形成することによ
り、ＰＳＧ膜２１中の不純物（リン）がゲート電極３内
に拡散しないようにする。

【００４６】

【発明の効果】以上詳述したように本発明によれば、上
記欠陥の発生を防止することが可能な半導体装置および
その製造方法を提供することができるという優れた効果
がある。

【図面の簡単な説明】

【図１】本発明を具体化した第１実施例の断面図であ
る。

【図２】第１実施例の製造工程を説明するための断面図
である。

【図３】第１実施例の製造工程を説明するための断面図
である。

【図４】第１実施例の製造工程を説明するための断面図
である。

【図５】第１実施例の製造工程を説明するための断面図
である。

【図６】第１実施例の製造工程を説明するための断面図
である。

【図７】第１実施例の作用を説明するための断面図であ
る。

【図８】本発明を具体化した第２実施例の断面図であ
る。

【図９】第２実施例の製造工程を説明するための断面図
である。

【図１０】第２実施例の製造工程を説明するための断面
図である。

【図１１】従来のＬＤＤ構造のｎチャネルＭＯＳトラン
ジスタの断面図である。

【図１２】従来の欠陥の発生作用を説明するための断面
図である。

【符号の説明】 １ ｐ型単結晶シリコン基板 ３ ゲート電極 ７ サイドウォール・スペーサ １２ ＢＰＳＧ膜 ２１ ＰＳＧ膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/266 Ｈ０１Ｌ 21/265 Ｍ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 低濃度ドープドレイン構造の半導体装置
   において、ゲート電極（３）の側壁に、断面形状が緩や
   かな裾広がり状を呈したサイドウォール・スペーサ
   （７）を設けたことを特徴とする半導体装置。
2. 【請求項２】 半導体基板（１）上にゲート電極（３）
   を形成する第１の工程と、 半導体基板（１）およびゲート電極（３）の上に平坦化
   機能を有する膜（１２，２１）を形成する第２の工程
   と、 異方性エッチングにより、ゲート電極（３）の側壁の前
   記平坦化機能を有する膜（１２，２１）だけを残し、断
   面形状が緩やかな裾広がり状を呈したサイドウォール・
   スペーサ（７）を形成する第３の工程と、 サイドウォール・スペーサ（７）をマスクとして、半導
   体基板（１）に不純物をイオン注入する第４の工程とを
   備えたことを特徴とする低濃度ドープドレイン構造の半
   導体装置の製造方法。
3. 【請求項３】 半導体基板上の所定の箇所に、断面形状
   が緩やかに変化している平坦化機能を有する膜を形成す
   る第１の工程と、 その平坦化機能を有する膜をマスクとして、半導体基板
   に不純物をイオン注入する第２の工程とを備えたことを
   特徴とする半導体装置の製造方法。