JPH0334332A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0334332A JPH0334332A JP16949089A JP16949089A JPH0334332A JP H0334332 A JPH0334332 A JP H0334332A JP 16949089 A JP16949089 A JP 16949089A JP 16949089 A JP16949089 A JP 16949089A JP H0334332 A JPH0334332 A JP H0334332A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にＬＤＤ構造
のトランジスタの形成方法に関する。
のトランジスタの形成方法に関する。
従来のＬＤＤ構造を有するトランジスタの製造方法を第
３図（ａ）〜（ｅ）を用いて説明する。
３図（ａ）〜（ｅ）を用いて説明する。
まず、第３図（ａ）に示すように、Ｐ型半導体基板１に
、ポロンを導入したチャネルストッパー２と絶縁分離の
ための厚さ約１μｍのＳｉＯ２膜３と素子形成領域に厚
さ約２００人のゲートＳｉＯ２膜４を形成し、閾値電圧
調整の為のポロンをエネルギー１５０ｋｅＶの条件でイ
オン注入する。
、ポロンを導入したチャネルストッパー２と絶縁分離の
ための厚さ約１μｍのＳｉＯ２膜３と素子形成領域に厚
さ約２００人のゲートＳｉＯ２膜４を形成し、閾値電圧
調整の為のポロンをエネルギー１５０ｋｅＶの条件でイ
オン注入する。
次に第３図（ｂ）に示すように、厚さ約４０００人の多
結晶シリコン５を減圧ＣＶＤ法により成長し、９２０℃
の熱処理によるリン拡散により、リンをドープした後、
ゲート電極形成領域上にマスクとしてフォトレジスト６
を形成し、リンドーフの多結晶シリコン５をＣＨＦ ｓ
等を用いるドライエツチング法によりエツチングしてゲ
ート電極５Ａを形成する。
結晶シリコン５を減圧ＣＶＤ法により成長し、９２０℃
の熱処理によるリン拡散により、リンをドープした後、
ゲート電極形成領域上にマスクとしてフォトレジスト６
を形成し、リンドーフの多結晶シリコン５をＣＨＦ ｓ
等を用いるドライエツチング法によりエツチングしてゲ
ート電極５Ａを形成する。
次に第３図（Ｃ）に示すように、リンをエネルギー４０
ｋｅＶの条件でイオン注入し、ｎ−型のソース及びドレ
イン７を形成する。その後さらに、ＣＶＤ法ニヨり全面
ニＳ ｉ Ｏ２膜８を約２０００人の厚さに成長させる
。
ｋｅＶの条件でイオン注入し、ｎ−型のソース及びドレ
イン７を形成する。その後さらに、ＣＶＤ法ニヨり全面
ニＳ ｉ Ｏ２膜８を約２０００人の厚さに成長させる
。
次に第３図（ｄ）に示すように、ＣＦ、等を用いるドラ
イエツチング法により５ｉ（ｈ膜８をエツチングし、５
ｉＣｈからなるゲートのサイドウオール８Ａを形成する
。このあと、ドライエツチングによりたたかれたソース
・ドレイン７のＳｉ表面をＨＮＯ，のウェットエツチン
グで除去する。
イエツチング法により５ｉ（ｈ膜８をエツチングし、５
ｉＣｈからなるゲートのサイドウオール８Ａを形成する
。このあと、ドライエツチングによりたたかれたソース
・ドレイン７のＳｉ表面をＨＮＯ，のウェットエツチン
グで除去する。
次に第３図（ｅ）に示すようにソース・ドレイン７の表
面に９００℃のドライ０２雰囲気中で厚さ約２００人の
ＳｉＯ２膜９を形威し、ヒ素をエネルギー７０ｋｅＶの
条件でイオン注入し、ソース・ドレイン１０を形成して
ＬＤＤ構造を有するトランジスタを完成させる。
面に９００℃のドライ０２雰囲気中で厚さ約２００人の
ＳｉＯ２膜９を形威し、ヒ素をエネルギー７０ｋｅＶの
条件でイオン注入し、ソース・ドレイン１０を形成して
ＬＤＤ構造を有するトランジスタを完成させる。
上述した従来の半導体装置の製造方法では、ソース・ド
レイン表面がサイドウオール形成の為のドライエツチン
グでたたかれ、さらにＳｉ表面をウェットエツチングし
ている為、ｎ−型ソース・ドレイン７の深さが浅くなり
、又表面もエツチング時にエツチング液からの不純物の
侵入を受けやすく、工程も複雑となり、拡散層のリーク
電流を引き起こしたり、耐圧劣化を引き起こしやすくな
るという欠点がある。
レイン表面がサイドウオール形成の為のドライエツチン
グでたたかれ、さらにＳｉ表面をウェットエツチングし
ている為、ｎ−型ソース・ドレイン７の深さが浅くなり
、又表面もエツチング時にエツチング液からの不純物の
侵入を受けやすく、工程も複雑となり、拡散層のリーク
電流を引き起こしたり、耐圧劣化を引き起こしやすくな
るという欠点がある。
本発明は半導体装置の製造方法は、−導電型半導体基板
上にゲート酸化膜を介してゲート電極を形成する工程と
、前記ゲート電極をマスクとして逆導電型不純物をイオ
ン注入し前記半導体基板にソース・ドレインを形成する
工程と、前記ゲート電極を含む全面に絶縁膜を形成した
のち異方性ドライエツチング法によりエツチングし前記
ゲート電極の側面にサイドウオールを形成する工程と、
前記絶縁膜が除去された前記半導体基板表面をランプ７
二−ル法により熱処理する工程とを含んで構成される。
上にゲート酸化膜を介してゲート電極を形成する工程と
、前記ゲート電極をマスクとして逆導電型不純物をイオ
ン注入し前記半導体基板にソース・ドレインを形成する
工程と、前記ゲート電極を含む全面に絶縁膜を形成した
のち異方性ドライエツチング法によりエツチングし前記
ゲート電極の側面にサイドウオールを形成する工程と、
前記絶縁膜が除去された前記半導体基板表面をランプ７
二−ル法により熱処理する工程とを含んで構成される。
次に、本発明の実施例について第１図（ａ）〜（ｆ）を
参照して説明する。
参照して説明する。
まず、第１図（ａ）に示すように、Ｐ型半導体基板１に
ポロンを導入したチャネルストッパー２と、絶縁分離の
為の厚さ約１μｍの５ｉ０２膜３と、素子形成領域に厚
さ約２００人のゲー）ＳｉＯｚ膜４を形成し、閾値電圧
調整の為のポロンをエネルギー１５０ｋｅＶの条件でイ
オン注入する。
ポロンを導入したチャネルストッパー２と、絶縁分離の
為の厚さ約１μｍの５ｉ０２膜３と、素子形成領域に厚
さ約２００人のゲー）ＳｉＯｚ膜４を形成し、閾値電圧
調整の為のポロンをエネルギー１５０ｋｅＶの条件でイ
オン注入する。
次に第１図（ｂ）に示すように、厚さ約４０００人の多
結晶シリコンを減圧ＣＶＤにより成長し、９２０℃のリ
ン拡散により、リンをドープした後、ゲート電極形成領
域上にフォトレジスト６からなるマスクを形成し、その
他の領域のリンドープの多結晶シリコン５をＣＨＦ３等
でドライエツチングし、ゲート電極を形成する。
結晶シリコンを減圧ＣＶＤにより成長し、９２０℃のリ
ン拡散により、リンをドープした後、ゲート電極形成領
域上にフォトレジスト６からなるマスクを形成し、その
他の領域のリンドープの多結晶シリコン５をＣＨＦ３等
でドライエツチングし、ゲート電極を形成する。
次に第１図（Ｃ）に示すように、リンをエネルギー４０
ｋｅＶでイオン注入し、ｎ−型のソース及びドレイン７
を形成する。その後さらにＣＶＤ法により５ｉｆｔ膜８
を約２０００人の厚さに成長させる。
ｋｅＶでイオン注入し、ｎ−型のソース及びドレイン７
を形成する。その後さらにＣＶＤ法により５ｉｆｔ膜８
を約２０００人の厚さに成長させる。
次に第１図（ｄ）に示すように、ＣＦ４等を用いてＳｉ
Ｏ□膜８をドライエツチングし、ゲートのサイドウオー
ル８Ａを形成する。このあとランプアニール法を用い、
１１００℃３秒間のＮ、雰囲気で熱処理を行ないドライ
エツチングによりたたかれたＳｉ表面のダメージを回復
させる。
Ｏ□膜８をドライエツチングし、ゲートのサイドウオー
ル８Ａを形成する。このあとランプアニール法を用い、
１１００℃３秒間のＮ、雰囲気で熱処理を行ないドライ
エツチングによりたたかれたＳｉ表面のダメージを回復
させる。
次に第１図（ｅ）に示すように、ソース・ドレイン７表
面に、９００℃のドライ０２雰囲気中で厚さ約２００人
の熱Ｓ ｉ Ｏ２膜９を形成する。
面に、９００℃のドライ０２雰囲気中で厚さ約２００人
の熱Ｓ ｉ Ｏ２膜９を形成する。
次に第１図（「）に示すように、ヒ素をエネルギー７０
ｋｅＶでイオン注入し、ソースドレイン１０を形成する
。
ｋｅＶでイオン注入し、ソースドレイン１０を形成する
。
この第１の実施例では、ランプアニール法を用いること
により、Ｓｉ表面工、ランプの工程の複雑さを解消し、
かつ炉７二−ルでは実現できない高温処理が可能となる
利点がある。又、１１００℃３秒間のランプアニール法
を用いるのは、１０００℃では欠陥が回復せず、１１０
０℃で１０秒以上行なうと不純物の再分布が起こり、電
気的特性の劣化をまねく為であり、１１５０℃以上では
再分布及びスリップ転位が発生する為である。
により、Ｓｉ表面工、ランプの工程の複雑さを解消し、
かつ炉７二−ルでは実現できない高温処理が可能となる
利点がある。又、１１００℃３秒間のランプアニール法
を用いるのは、１０００℃では欠陥が回復せず、１１０
０℃で１０秒以上行なうと不純物の再分布が起こり、電
気的特性の劣化をまねく為であり、１１５０℃以上では
再分布及びスリップ転位が発生する為である。
第２図（ａ）〜（ｃ）は本発明の第２の実施例な説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
まず第２図（ａ）に示すように、第１の実施例と同様に
Ｐ型半導体基板１にチャネルストッパ２と、絶縁分離の
厚さ約１μｍのＳｉｇｈ膜３と、素子形成領域に厚さ約
２００人のゲー）Ｓｉｇｈ膜４を形威し、閾値電圧調整
の為のポロンをエネルギー１５０ｋａＶのイオン注入を
行なう。その後約４００ＯＡ厚の多結晶シリコン５を減
厚ＣＶＤ法により戊長し、９２０℃のリン拡散により、
リンをドープした後、ゲート電極形成領域上にフォトレ
ジストからなるマスクを形成し、その他の領域のリンド
ープ多結晶シリコンなＣＨＦ ３等でドライエツチング
してゲート電極５Ａを形成する。
Ｐ型半導体基板１にチャネルストッパ２と、絶縁分離の
厚さ約１μｍのＳｉｇｈ膜３と、素子形成領域に厚さ約
２００人のゲー）Ｓｉｇｈ膜４を形威し、閾値電圧調整
の為のポロンをエネルギー１５０ｋａＶのイオン注入を
行なう。その後約４００ＯＡ厚の多結晶シリコン５を減
厚ＣＶＤ法により戊長し、９２０℃のリン拡散により、
リンをドープした後、ゲート電極形成領域上にフォトレ
ジストからなるマスクを形成し、その他の領域のリンド
ープ多結晶シリコンなＣＨＦ ３等でドライエツチング
してゲート電極５Ａを形成する。
さらにリンをエネルギー４０ｋｅＶでイオン注入し、ｎ
−型のソース及びドレイン７を形成した後ＣＶＤ法によ
りＳｉＯ２膜８を約２０００人成長させる。
−型のソース及びドレイン７を形成した後ＣＶＤ法によ
りＳｉＯ２膜８を約２０００人成長させる。
次に第２図（ｂ）に示すように、ＣＦ４等で５ｉｆｔ膜
８をドライエツチングし、サイドウオールＳｉｎ。
８をドライエツチングし、サイドウオールＳｉｎ。
８Ａを形成した後、ドライ０２雰囲気中、１１００℃３
秒間のランプアニール法で熱処理及び酸化を行ない、Ｓ
ｉ表面のダメージを回復させると共に熱５ｉＯｚ膜９を
形成する。
秒間のランプアニール法で熱処理及び酸化を行ない、Ｓ
ｉ表面のダメージを回復させると共に熱５ｉＯｚ膜９を
形成する。
次に第２図（Ｃ）に示すように、ヒ素をエネルギー７０
ｋｅＶでイオン注入し、ソース・ドレイン１０を形成す
る。この第２の実施例では、エッチバック後の熱処理を
酸化と同時に行なうため、Ｓｉ表面１０がアニール後大
気中にさらされないので、さらに表面からの不純物の侵
入を防止する事ができ、ソース・ドレイン表面をクリー
ンな状態に保つ事ができる。
ｋｅＶでイオン注入し、ソース・ドレイン１０を形成す
る。この第２の実施例では、エッチバック後の熱処理を
酸化と同時に行なうため、Ｓｉ表面１０がアニール後大
気中にさらされないので、さらに表面からの不純物の侵
入を防止する事ができ、ソース・ドレイン表面をクリー
ンな状態に保つ事ができる。
つまり、本第２の実施例では、ランプ７二−ル法を用い
て、１１００℃という非常に高い温度で酸化を行なって
おり、このように、温度の高い場合には、酸化膜とシリ
コン基板との界面に電気的に活性な界面準位の発生が少
なく信頼性の高しＭＯＳ）ランジスタを得ることができ
る。
て、１１００℃という非常に高い温度で酸化を行なって
おり、このように、温度の高い場合には、酸化膜とシリ
コン基板との界面に電気的に活性な界面準位の発生が少
なく信頼性の高しＭＯＳ）ランジスタを得ることができ
る。
以上説明したように本発明は、ゲート電極上にＣＶＤ法
によりＳｉＯｘ膜を形成し、エッチバックしサイドウオ
ールを形成した後にランプアニール法を用いて熱処理を
行なう事により、従来のようにソース・ドレインのＳｉ
表面をけすることなく、エッチバック時のダメージを回
復させることができ、かつエツチングしない為、表面か
らの不純物の侵入を防ぐことができるため、半導体装置
のソース・ドレイン拡散層のリーク電流を減少し、耐圧
の劣化を防止できるという効果がある。
によりＳｉＯｘ膜を形成し、エッチバックしサイドウオ
ールを形成した後にランプアニール法を用いて熱処理を
行なう事により、従来のようにソース・ドレインのＳｉ
表面をけすることなく、エッチバック時のダメージを回
復させることができ、かつエツチングしない為、表面か
らの不純物の侵入を防ぐことができるため、半導体装置
のソース・ドレイン拡散層のリーク電流を減少し、耐圧
の劣化を防止できるという効果がある。
【図面の簡単な説明】
第１図（ａ）〜（ｆ）及び第２図（ａ）〜（ｃ）は本発
明の第１及び第２の実施例を説明するための工程順に示
した半導体チップの断面図、第３図（ａ）〜（ｅ）は従
来方法を説明するための工程順に示した半導体チップの
断面図である。 １・・・・・・Ｐ型半導体基板、２・・・・・・チャネ
ルストッパー ３・・・・・・５ｉ０２膜、４・・・・
・・ゲー）Ｓｉ０ｇ膜、５・・・・・・多結晶シリコン
、５Ａ・・・・・・ゲート電極、６・・・・・・フォト
レジスト、７・・・・・・ソース・ドレイン、８・・・
・・・Ｓ ｉ Ｏ２膜、８Ａ・・・・・・サイドウオー
ル、９・・・・・・熱Ｓｉｎ、膜、 ｌＯ・・・・・・ソース・ ドレイン。
明の第１及び第２の実施例を説明するための工程順に示
した半導体チップの断面図、第３図（ａ）〜（ｅ）は従
来方法を説明するための工程順に示した半導体チップの
断面図である。 １・・・・・・Ｐ型半導体基板、２・・・・・・チャネ
ルストッパー ３・・・・・・５ｉ０２膜、４・・・・
・・ゲー）Ｓｉ０ｇ膜、５・・・・・・多結晶シリコン
、５Ａ・・・・・・ゲート電極、６・・・・・・フォト
レジスト、７・・・・・・ソース・ドレイン、８・・・
・・・Ｓ ｉ Ｏ２膜、８Ａ・・・・・・サイドウオー
ル、９・・・・・・熱Ｓｉｎ、膜、 ｌＯ・・・・・・ソース・ ドレイン。
Claims (1)
- 一導電型半導体基板上にゲート酸化膜を介してゲート電
極を形成する工程と、前記ゲート電極をマスクとして逆
導電型不純物をイオン注入し前記半導体基板にソース・
ドレインを形成する工程と、前記ゲート電極を含む全面
に絶縁膜を形成したのち異方性ドライエッチング法によ
りエッチングし前記ゲート電極の側面にサイドウォール
を形成する工程と、前記絶縁膜が除去された前記半導体
基板表面をランプアニール法により熱処理する工程とを
含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16949089A JPH0334332A (ja) | 1989-06-29 | 1989-06-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16949089A JPH0334332A (ja) | 1989-06-29 | 1989-06-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0334332A true JPH0334332A (ja) | 1991-02-14 |
Family
ID=15887496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16949089A Pending JPH0334332A (ja) | 1989-06-29 | 1989-06-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0334332A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007274008A (ja) * | 2007-06-22 | 2007-10-18 | Toshiba Corp | 半導体装置の製造方法 |
| JP2009224810A (ja) * | 2009-07-06 | 2009-10-01 | Sumco Corp | シリコンウェーハの製造方法、シリコンウェーハ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61278165A (ja) * | 1985-05-31 | 1986-12-09 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS6476737A (en) * | 1987-09-18 | 1989-03-22 | Nec Corp | Manufacture of semiconductor integrated circuit device |
-
1989
- 1989-06-29 JP JP16949089A patent/JPH0334332A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61278165A (ja) * | 1985-05-31 | 1986-12-09 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS6476737A (en) * | 1987-09-18 | 1989-03-22 | Nec Corp | Manufacture of semiconductor integrated circuit device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007274008A (ja) * | 2007-06-22 | 2007-10-18 | Toshiba Corp | 半導体装置の製造方法 |
| JP2009224810A (ja) * | 2009-07-06 | 2009-10-01 | Sumco Corp | シリコンウェーハの製造方法、シリコンウェーハ |
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