JP2771066B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2771066B2 JP2771066B2 JP1775592A JP1775592A JP2771066B2 JP 2771066 B2 JP2771066 B2 JP 2771066B2 JP 1775592 A JP1775592 A JP 1775592A JP 1775592 A JP1775592 A JP 1775592A JP 2771066 B2 JP2771066 B2 JP 2771066B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、より詳細にはＬＤＤ(Lightly Doped Drain) 構造
を有するＭＯＳ型半導体装置の製造方法に関する。
関し、より詳細にはＬＤＤ(Lightly Doped Drain) 構造
を有するＭＯＳ型半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来のＬＤＤ構造を有するＭＯＳ型メモ
リセルの製造方法を図面に基づいて説明する。まず、図
２（ａ）に示したように、Ｐ型のシリコン基板１１上に
活性領域及びフィールド酸化膜からなる素子分離領域を
形成することによって、素子形成領域を確保した後、ゲ
ート酸化膜としてＳｉＯ2 膜１２が形成された素子形成
領域上に３５００〜４０００Åの厚さのポリシリコンか
らなるゲート電極１３を形成する。その後、ＣＶＤ法で
ＳｉＯ2 膜を２５００〜３５００Åの厚さで堆積させ、
ゲート電極１３にＳｉＯ2 からなるサイドウォール１４
を反応性イオンエッチング（ＲＩＥ）法及びＨＦウェッ
トエッチング法によって形成するとともに、シリコン基
板１１上に約１００〜４００ÅのＳｉＯ2 膜１６を形成
する。
リセルの製造方法を図面に基づいて説明する。まず、図
２（ａ）に示したように、Ｐ型のシリコン基板１１上に
活性領域及びフィールド酸化膜からなる素子分離領域を
形成することによって、素子形成領域を確保した後、ゲ
ート酸化膜としてＳｉＯ2 膜１２が形成された素子形成
領域上に３５００〜４０００Åの厚さのポリシリコンか
らなるゲート電極１３を形成する。その後、ＣＶＤ法で
ＳｉＯ2 膜を２５００〜３５００Åの厚さで堆積させ、
ゲート電極１３にＳｉＯ2 からなるサイドウォール１４
を反応性イオンエッチング（ＲＩＥ）法及びＨＦウェッ
トエッチング法によって形成するとともに、シリコン基
板１１上に約１００〜４００ÅのＳｉＯ2 膜１６を形成
する。
【０００３】次いで、ゲート電極１３をマスクとしてソ
ース／ドレイン領域１７となる領域にＳｉＯ2 膜１６を
介してＡｓ等のＮ型不純物イオン１５の注入を行う。そ
して、ソース／ドレイン領域１７の不純物を拡散させる
ため、例えば、８００℃の温度で１時間の第１の熱処理
を行う。その後、図２（ｂ）示したように、ソース／ド
レイン領域１７の外方拡散を抑制するためにＳｉＯ2 膜
１６上にＮＳＧ膜１９を堆積し、その上にＮＳＧ膜１９
上の層間段差を少なくするためにＢＰＳＧ膜２０を堆積
して、例えば９００℃で３０分間の第２の熱処理を行
い、ソース／ドレイン領域１７を形成する。
ース／ドレイン領域１７となる領域にＳｉＯ2 膜１６を
介してＡｓ等のＮ型不純物イオン１５の注入を行う。そ
して、ソース／ドレイン領域１７の不純物を拡散させる
ため、例えば、８００℃の温度で１時間の第１の熱処理
を行う。その後、図２（ｂ）示したように、ソース／ド
レイン領域１７の外方拡散を抑制するためにＳｉＯ2 膜
１６上にＮＳＧ膜１９を堆積し、その上にＮＳＧ膜１９
上の層間段差を少なくするためにＢＰＳＧ膜２０を堆積
して、例えば９００℃で３０分間の第２の熱処理を行
い、ソース／ドレイン領域１７を形成する。
【０００４】
【発明が解決しようとする課題】微細ＭＯＳ型トランジ
スタの諸特性の変動をもたらす原因の一つとして、ソー
ス／ドレイン領域の結晶欠陥の存在があげられるが、上
記の半導体装置の製造方法においては、イオン注入がＳ
ｉＯ2 膜１６を通して行われるので、酸素がイオンとと
もにシリコン基板１１に打ち込まれ、シリコン基板１１
内で不純物イオン１５が酸素と結合し、結晶欠陥１８を
発生させるという問題があった。
スタの諸特性の変動をもたらす原因の一つとして、ソー
ス／ドレイン領域の結晶欠陥の存在があげられるが、上
記の半導体装置の製造方法においては、イオン注入がＳ
ｉＯ2 膜１６を通して行われるので、酸素がイオンとと
もにシリコン基板１１に打ち込まれ、シリコン基板１１
内で不純物イオン１５が酸素と結合し、結晶欠陥１８を
発生させるという問題があった。
【０００５】また、この結晶欠陥１８はその後の熱処理
でも消失せず、半導体装置の電気的リークの原因とな
り、歩留り低下の原因となるという問題があった。本発
明はこのような問題を鑑みなされたものであり、結晶欠
陥を発生させることなく、微細化に適した半導体装置の
製造方法を提供することを目的としている。
でも消失せず、半導体装置の電気的リークの原因とな
り、歩留り低下の原因となるという問題があった。本発
明はこのような問題を鑑みなされたものであり、結晶欠
陥を発生させることなく、微細化に適した半導体装置の
製造方法を提供することを目的としている。
【０００６】
【課題を解決するための手段】上記記載の問題を解決す
るために本発明によれば、サイドウォールが形成された
ゲート電極がゲート酸化膜を介して配設されている半導
体基板のソース／ドレイン領域となる部分に、第１の酸
化膜を介して不純物をイオン注入した後、前記第１の酸
化膜を除去してドライ酸素酸化を行うことにより第２の
酸化膜を形成する工程、さらに窒素雰囲気にて熱処理を
行う工程を含む半導体装置の製造方法が提供される。
るために本発明によれば、サイドウォールが形成された
ゲート電極がゲート酸化膜を介して配設されている半導
体基板のソース／ドレイン領域となる部分に、第１の酸
化膜を介して不純物をイオン注入した後、前記第１の酸
化膜を除去してドライ酸素酸化を行うことにより第２の
酸化膜を形成する工程、さらに窒素雰囲気にて熱処理を
行う工程を含む半導体装置の製造方法が提供される。
【０００７】本発明においては、半導体基板（例えば、
シリコン基板）に予めゲート酸化膜（例えばＳｉＯ
2 膜）を介して、サイドウォールが形成されてゲート電
極が形成されている。そして、この半導体基板は、上記
のゲート電極の部分を含む全面に１００〜３００Å程度
の第１の酸化膜（例えばＳｉＯ2 膜）が形成される。こ
の第１の酸化膜を介して半導体基板のソース／ドレイン
領域となる部分に、不純物であるＡｓ、Ｐ等のイオン注
入が公知の方法によって行われる。
シリコン基板）に予めゲート酸化膜（例えばＳｉＯ
2 膜）を介して、サイドウォールが形成されてゲート電
極が形成されている。そして、この半導体基板は、上記
のゲート電極の部分を含む全面に１００〜３００Å程度
の第１の酸化膜（例えばＳｉＯ2 膜）が形成される。こ
の第１の酸化膜を介して半導体基板のソース／ドレイン
領域となる部分に、不純物であるＡｓ、Ｐ等のイオン注
入が公知の方法によって行われる。
【０００８】その後、半導体基板の酸化膜を公知の方法
によって除去したのち、ドライ酸素酸化が行われる。こ
のドライ酸素酸化は約７５０〜８５０℃の温度範囲で、
５〜１０分間程度行うことによって達することができ
る。これにより、半導体基板上に５〜３０Å程度の第２
の酸化膜である薄いＳｉＯ2 膜が形成されることとな
る。さらに窒素雰囲気にて熱処理を行う。この場合の窒
素雰囲気中での熱処理とは、約２０〜４０リットル／ｍ
ｉｎの流量で窒素ガスを流入した雰囲気にて、約８００
〜９００℃、１０〜３０分間行うことによって、欠陥の
ない不純物拡散領域を形成するものである。
によって除去したのち、ドライ酸素酸化が行われる。こ
のドライ酸素酸化は約７５０〜８５０℃の温度範囲で、
５〜１０分間程度行うことによって達することができ
る。これにより、半導体基板上に５〜３０Å程度の第２
の酸化膜である薄いＳｉＯ2 膜が形成されることとな
る。さらに窒素雰囲気にて熱処理を行う。この場合の窒
素雰囲気中での熱処理とは、約２０〜４０リットル／ｍ
ｉｎの流量で窒素ガスを流入した雰囲気にて、約８００
〜９００℃、１０〜３０分間行うことによって、欠陥の
ない不純物拡散領域を形成するものである。
【０００９】
【作用】上記した方法によれば、まず、ドライ酸素酸化
によりソース／ドレイン領域となる領域に薄い酸化膜を
形成した後、窒素雰囲気中、９００℃前後の温度で熱処
理を行うことにより、先に形成された薄い酸化膜が昇華
するとともに半導体基板内に空孔が強制的に導入される
こととなる。この空孔導入により、挿入型欠陥が消滅
し、欠陥のない不純物拡散領域が形成されることとな
る。
によりソース／ドレイン領域となる領域に薄い酸化膜を
形成した後、窒素雰囲気中、９００℃前後の温度で熱処
理を行うことにより、先に形成された薄い酸化膜が昇華
するとともに半導体基板内に空孔が強制的に導入される
こととなる。この空孔導入により、挿入型欠陥が消滅
し、欠陥のない不純物拡散領域が形成されることとな
る。
【００１０】
【実施例】本発明に係る半導体装置の製造方法の実施例
を図面に基づいて説明する。まず、シリコン基板１上に
活性領域及びフィールド酸化膜からなる素子分離領域を
形成することによって、素子形成領域を確保し、ゲート
酸化膜としてＳｉＯ 2 膜２を積層したのち、この素子形
成領域上に３５００〜４０００Åの厚さのポリシリコン
からなるゲート電極３を形成する。そして、シリコン基
板１及びゲート電極３上にＣＶＤ法でＳｉＯ2 膜を２５
００〜３５００Åの厚さで堆積させ、ゲート電極３にＳ
ｉＯ2 からなるサイドウォール４を反応性イオンエッチ
ング（ＲＩＥ）法及びＨＦウェットエッチング法によっ
て形成する。この際、シリコン基板１上に積層されたＳ
ｉＯ2 膜６は第１の酸化膜として約３００Åの厚さで残
しておく。次いで、このＳｉＯ2 膜６を介してＡｓ等の
不純物イオン５を８０ＫｅＶ、５×１０15ｉｏｎｓ／ｃ
ｍ2 で注入する（図１（ａ））。
を図面に基づいて説明する。まず、シリコン基板１上に
活性領域及びフィールド酸化膜からなる素子分離領域を
形成することによって、素子形成領域を確保し、ゲート
酸化膜としてＳｉＯ 2 膜２を積層したのち、この素子形
成領域上に３５００〜４０００Åの厚さのポリシリコン
からなるゲート電極３を形成する。そして、シリコン基
板１及びゲート電極３上にＣＶＤ法でＳｉＯ2 膜を２５
００〜３５００Åの厚さで堆積させ、ゲート電極３にＳ
ｉＯ2 からなるサイドウォール４を反応性イオンエッチ
ング（ＲＩＥ）法及びＨＦウェットエッチング法によっ
て形成する。この際、シリコン基板１上に積層されたＳ
ｉＯ2 膜６は第１の酸化膜として約３００Åの厚さで残
しておく。次いで、このＳｉＯ2 膜６を介してＡｓ等の
不純物イオン５を８０ＫｅＶ、５×１０15ｉｏｎｓ／ｃ
ｍ2 で注入する（図１（ａ））。
【００１１】そして、ゲート電極３およびシリコン基板
１上のＳｉＯ2 膜６を除去した後、例えば約８００℃
で、５分間程度ドライ酸素酸化を行うことにより、第２
の酸化膜として、厚さ１０Å程度のＳｉＯ2 膜９を形成
する（図１（ｂ））。次いで、窒素雰囲気にて、例え
ば、約９００℃で３０分間程度、熱処理を行う（図１
（ｃ））。この際、低温で形成されたＳｉＯ2 膜９は昇
華し、同時に空孔がシリコン基板１内に導入される。
１上のＳｉＯ2 膜６を除去した後、例えば約８００℃
で、５分間程度ドライ酸素酸化を行うことにより、第２
の酸化膜として、厚さ１０Å程度のＳｉＯ2 膜９を形成
する（図１（ｂ））。次いで、窒素雰囲気にて、例え
ば、約９００℃で３０分間程度、熱処理を行う（図１
（ｃ））。この際、低温で形成されたＳｉＯ2 膜９は昇
華し、同時に空孔がシリコン基板１内に導入される。
【００１２】
【発明の効果】本発明に係る半導体装置の製造方法によ
れば、ドライ酸素酸化によりソース／ドレイン領域とな
る領域に薄い酸化膜を形成した後、窒素雰囲気中、９０
０℃前後の温度で熱処理を行うことにより、先に形成さ
れた薄い酸化膜が昇華するとともに半導体基板内に空孔
が強制的に導入されることとなる。
れば、ドライ酸素酸化によりソース／ドレイン領域とな
る領域に薄い酸化膜を形成した後、窒素雰囲気中、９０
０℃前後の温度で熱処理を行うことにより、先に形成さ
れた薄い酸化膜が昇華するとともに半導体基板内に空孔
が強制的に導入されることとなる。
【００１３】従って、欠陥のない不純物拡散領域を形成
することにより、リーク電流を低下させることが可能と
なるとともに、微細な半導体装置を歩留り良く製造する
ことが実現可能となる。
することにより、リーク電流を低下させることが可能と
なるとともに、微細な半導体装置を歩留り良く製造する
ことが実現可能となる。
【図１】本発明に係る半導体装置の製造方法の実施例を
示す製造工程説明図である。
示す製造工程説明図である。
【図２】従来の半導体装置の製造方法を示す概略断面図
である。
である。
１ シリコン基板（半導体基板） ２ ＳｉＯ2 膜（ゲート酸化膜） ３ ゲート電極 ４ サイドウォール ５ 不純物イオン ６ ＳｉＯ2 膜（第１の酸化膜） ７ ソース／ドレイン領域 ９ ＳｉＯ2 膜（第２の酸化膜）
Claims (1)
- 【請求項１】 サイドウォールが形成されたゲート電極
がゲート酸化膜を介して配設されている半導体基板のソ
ース／ドレイン領域となる部分に、第１の酸化膜を介し
て不純物をイオン注入した後、前記第１の酸化膜を除去
してドライ酸素酸化を行うことにより第２の酸化膜を形
成する工程、さらに窒素雰囲気にて熱処理を行う工程を
含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1775592A JP2771066B2 (ja) | 1992-02-03 | 1992-02-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1775592A JP2771066B2 (ja) | 1992-02-03 | 1992-02-03 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05218072A JPH05218072A (ja) | 1993-08-27 |
| JP2771066B2 true JP2771066B2 (ja) | 1998-07-02 |
Family
ID=11952550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1775592A Expired - Fee Related JP2771066B2 (ja) | 1992-02-03 | 1992-02-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2771066B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0621629A3 (en) * | 1993-04-20 | 1996-07-17 | Texas Instruments Inc | Method for reducing dislocations in integrated circuit devices. |
| US5846887A (en) * | 1995-11-30 | 1998-12-08 | Hyundai Electronics Industries Co., Ltd. | Method for removing defects by ion implantation using medium temperature oxide layer |
| JP3953706B2 (ja) | 2000-04-21 | 2007-08-08 | 松下電器産業株式会社 | 不揮発性半導体記憶装置の製造方法 |
| WO2013180244A1 (ja) * | 2012-05-31 | 2013-12-05 | 富士電機株式会社 | 半導体装置の製造方法 |
-
1992
- 1992-02-03 JP JP1775592A patent/JP2771066B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05218072A (ja) | 1993-08-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080417 Year of fee payment: 10 |
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