JPH10321860A - Ｍｏｓトランジスタ及びその製造方法 - Google Patents
Ｍｏｓトランジスタ及びその製造方法Info
- Publication number
- JPH10321860A JPH10321860A JP10136090A JP13609098A JPH10321860A JP H10321860 A JPH10321860 A JP H10321860A JP 10136090 A JP10136090 A JP 10136090A JP 13609098 A JP13609098 A JP 13609098A JP H10321860 A JPH10321860 A JP H10321860A
- Authority
- JP
- Japan
- Prior art keywords
- source
- semiconductor substrate
- gate electrode
- doped
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 33
- 229920005591 polysilicon Polymers 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 239000004065 semiconductor Substances 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims abstract description 20
- 238000000407 epitaxy Methods 0.000 claims abstract description 17
- 238000009792 diffusion process Methods 0.000 claims abstract description 13
- 125000006850 spacer group Chemical group 0.000 claims abstract description 10
- 238000002513 implantation Methods 0.000 claims description 11
- 230000003647 oxidation Effects 0.000 claims description 7
- 238000007254 oxidation reaction Methods 0.000 claims description 7
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 239000011248 coating agent Substances 0.000 claims description 2
- 238000000576 coating method Methods 0.000 claims description 2
- 239000000126 substance Substances 0.000 abstract 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 7
- 239000013078 crystal Substances 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 5
- 230000007547 defect Effects 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
- H01L21/2251—Diffusion into or out of group IV semiconductors
- H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
- H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
- H01L29/41783—Raised source or drain electrodes self aligned with the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 公知の方法に比べてプロセスの出費を低減し
て製造することのできる平坦なソース／ドレイン領域を
有するＭＯＳトランジスタ及びその製造方法を提供す
る。 【解決手段】 半導体基板１の表面にゲート誘電体４及
びゲート電極５を形成し、ほぼ同形のエッジ被覆を有す
る絶縁層を析出し、この絶縁層の異方性エッチバックに
よりゲート電極５の側面にスペーサ６を形成し、半導体
基板１の表面を露出及び損傷し、選択エピタキシーによ
り半導体基板１の露出表面に、ソース／ドレイン領域を
形成するための拡散源として適したドープされたポリシ
リコンパターン８を形成し、このパターン８からの拡散
により深さの僅かなソース／ドレイン領域１０を形成す
る。
て製造することのできる平坦なソース／ドレイン領域を
有するＭＯＳトランジスタ及びその製造方法を提供す
る。 【解決手段】 半導体基板１の表面にゲート誘電体４及
びゲート電極５を形成し、ほぼ同形のエッジ被覆を有す
る絶縁層を析出し、この絶縁層の異方性エッチバックに
よりゲート電極５の側面にスペーサ６を形成し、半導体
基板１の表面を露出及び損傷し、選択エピタキシーによ
り半導体基板１の露出表面に、ソース／ドレイン領域を
形成するための拡散源として適したドープされたポリシ
リコンパターン８を形成し、このパターン８からの拡散
により深さの僅かなソース／ドレイン領域１０を形成す
る。
Description
【０００１】
【発明の属する技術分野】実装密度の増大に伴なうデバ
イスの小型化においては横方向の寸法も縦方向の寸法も
削減される。これはＭＯＳトランジスタの場合ゲート電
極の横方向の寸法及びチャネル長ばかりでなく、ソース
／ドレイン領域の深さも削減することを意味する。
イスの小型化においては横方向の寸法も縦方向の寸法も
削減される。これはＭＯＳトランジスタの場合ゲート電
極の横方向の寸法及びチャネル長ばかりでなく、ソース
／ドレイン領域の深さも削減することを意味する。
【０００２】
【従来の技術】平坦なソース／ドレイン領域を注入によ
り形成する場合、結晶中のイオンの飛程及びイオン注入
の際に使用できるエネルギーにより深さ約１００ｎｍが
限度である。より平坦なソース／ドレイン領域は拡散に
より形成可能である。
り形成する場合、結晶中のイオンの飛程及びイオン注入
の際に使用できるエネルギーにより深さ約１００ｎｍが
限度である。より平坦なソース／ドレイン領域は拡散に
より形成可能である。
【０００３】欧州特許出願公開第０２６８９４１号明細
書にはフィールド酸化物領域間に配設されている平坦な
ソース／ドレイン領域を有するＭＯＳトランジスタ構造
が提案されている。ゲート電極とフィールド酸化物領域
間には選択エピタキシーにより形成された単結晶のドー
プされたシリコン層が配設されている。それらのドープ
されたシリコン層は基板内にソース／ドレイン領域を形
成するための拡散源として用いられている。更にそれら
の層はその上に配置されているケイ化物から成るソース
／ドレイン接続端子用の端子領域を形成する。
書にはフィールド酸化物領域間に配設されている平坦な
ソース／ドレイン領域を有するＭＯＳトランジスタ構造
が提案されている。ゲート電極とフィールド酸化物領域
間には選択エピタキシーにより形成された単結晶のドー
プされたシリコン層が配設されている。それらのドープ
されたシリコン層は基板内にソース／ドレイン領域を形
成するための拡散源として用いられている。更にそれら
の層はその上に配置されているケイ化物から成るソース
／ドレイン接続端子用の端子領域を形成する。
【０００４】選択エピタキシーにより単結晶シリコン層
を形成するには、単結晶シリコン層を選択的に成長させ
る基板の表面を洗浄処理する必要がある。従ってこれは
付加的なプロセスの出費と結び付くものである。
を形成するには、単結晶シリコン層を選択的に成長させ
る基板の表面を洗浄処理する必要がある。従ってこれは
付加的なプロセスの出費と結び付くものである。
【０００５】
【発明が解決しようとする課題】本発明の課題は、平坦
なソース／ドレイン領域を有し、公知の方法に比べてプ
ロセスの出費を低減して製造することのできるＭＯＳト
ランジスタを提供することにある。更にこのＭＯＳトラ
ンジスタを製造する方法を提供することにある。
なソース／ドレイン領域を有し、公知の方法に比べてプ
ロセスの出費を低減して製造することのできるＭＯＳト
ランジスタを提供することにある。更にこのＭＯＳトラ
ンジスタを製造する方法を提供することにある。
【０００６】
【課題を解決するための手段】この課題は本発明の請求
項１に記載のＭＯＳトランジスタ並びに請求項２に記載
の方法により解決される。本発明の他の実施態様は従属
請求項に記載されている。
項１に記載のＭＯＳトランジスタ並びに請求項２に記載
の方法により解決される。本発明の他の実施態様は従属
請求項に記載されている。
【０００７】本発明によるＭＯＳトランジスタにおいて
は、ソース／ドレイン領域の表面にそれぞれエピタキシ
ャルに成長させソース／ドレイン領域と同じ導電形でド
ープされたポリシリコンパターンが配設されている。こ
のドープされたポリシリコンパターンはソース／ドレイ
ン領域を形成するための拡散源として適している。ポリ
シリコンパターンを形成するためにその下にある基板表
面を洗浄する必要はない。
は、ソース／ドレイン領域の表面にそれぞれエピタキシ
ャルに成長させソース／ドレイン領域と同じ導電形でド
ープされたポリシリコンパターンが配設されている。こ
のドープされたポリシリコンパターンはソース／ドレイ
ン領域を形成するための拡散源として適している。ポリ
シリコンパターンを形成するためにその下にある基板表
面を洗浄する必要はない。
【０００８】ドープされたポリシリコンパターンの製造
は選択エピタキシーにより行うと有利である。その際例
えば単結晶シリコンウェハ又はＳＯＩ基板の単結晶シリ
コン層である半導体基板の表面にゲート誘電体及びゲー
ト電極を形成する。ほぼ同形のエッジ被覆を有する絶縁
層を析出する。この絶縁層はゲート電極を完全に被覆す
る。絶縁層の異方性エッチバックによりゲート電極の側
壁にスペーサを形成する。スペーサを形成する際に半導
体基板の表面が露出され、損傷される。引続きこの損傷
された表面上に選択エピタキシーによりドープされたポ
リシリコンパターンを形成する。その場合選択エピタキ
シーの際に損傷され予め洗浄されていない半導体基板の
表面上に半導体材料を多結晶に成長させることが利用さ
れる。
は選択エピタキシーにより行うと有利である。その際例
えば単結晶シリコンウェハ又はＳＯＩ基板の単結晶シリ
コン層である半導体基板の表面にゲート誘電体及びゲー
ト電極を形成する。ほぼ同形のエッジ被覆を有する絶縁
層を析出する。この絶縁層はゲート電極を完全に被覆す
る。絶縁層の異方性エッチバックによりゲート電極の側
壁にスペーサを形成する。スペーサを形成する際に半導
体基板の表面が露出され、損傷される。引続きこの損傷
された表面上に選択エピタキシーによりドープされたポ
リシリコンパターンを形成する。その場合選択エピタキ
シーの際に損傷され予め洗浄されていない半導体基板の
表面上に半導体材料を多結晶に成長させることが利用さ
れる。
【０００９】引続きソース／ドレイン領域をドープされ
たポリシリコンパターンからの拡散により形成する。ポ
リシリコン内でのドーパントの拡散は単結晶シリコンに
おけるよりも若干迅速に行われるため、ドープされたポ
リシリコンパターンはほぼ理想的な固体拡散源となる。
即ちポリシリコンパターンと半導体基板との界面のドー
パント濃度はほぼ一定している。そのため拡散の際にソ
ース／ドレイン領域の深さを極めて再現可能に調整する
ことができる。こうして深さ１０〜２００ｎｍの平坦な
ソース／ドレイン領域を形成することができる。
たポリシリコンパターンからの拡散により形成する。ポ
リシリコン内でのドーパントの拡散は単結晶シリコンに
おけるよりも若干迅速に行われるため、ドープされたポ
リシリコンパターンはほぼ理想的な固体拡散源となる。
即ちポリシリコンパターンと半導体基板との界面のドー
パント濃度はほぼ一定している。そのため拡散の際にソ
ース／ドレイン領域の深さを極めて再現可能に調整する
ことができる。こうして深さ１０〜２００ｎｍの平坦な
ソース／ドレイン領域を形成することができる。
【００１０】選択エピタキシーの後に熱酸化を行うこと
は本発明の枠内にある。その際選択エピタキシーの際に
ドープされたポリシリコンパターンとゲート電極の側壁
のスペーサとの間に場合によって形成される亀裂が充填
される。
は本発明の枠内にある。その際選択エピタキシーの際に
ドープされたポリシリコンパターンとゲート電極の側壁
のスペーサとの間に場合によって形成される亀裂が充填
される。
【００１１】ドープされるポリシリコンパターンを注入
によりドープすることは本発明の枠内にある。シリコン
における拡散に比べてポリシリコン内での拡散が迅速で
あるため、この注入は半導体基板との界面範囲にまで行
われる必要はない。それにより半導体基板の損傷はソー
ス／ドレイン領域の範囲では回避される。注入の際に熱
酸化により形成される酸化シリコン層は分散酸化物とし
て使用すると有利である。
によりドープすることは本発明の枠内にある。シリコン
における拡散に比べてポリシリコン内での拡散が迅速で
あるため、この注入は半導体基板との界面範囲にまで行
われる必要はない。それにより半導体基板の損傷はソー
ス／ドレイン領域の範囲では回避される。注入の際に熱
酸化により形成される酸化シリコン層は分散酸化物とし
て使用すると有利である。
【００１２】半導体基板の表面にまずＭＯＳトランジス
タの能動領域を画成する絶縁パターンを形成することは
本発明の枠内にある。引続きゲート電極をパターニング
し、能動領域上に条片状に延び、能動領域を２つの部分
領域に分割するようにする。ドープされたポリシリコン
パターンを形成するための選択エピタキシーの際にこの
パターンを自己整合により両方の部分領域の表面上に成
長させる。従ってソース／ドレイン領域の横方向を限定
するためのパターニングを必要としない。
タの能動領域を画成する絶縁パターンを形成することは
本発明の枠内にある。引続きゲート電極をパターニング
し、能動領域上に条片状に延び、能動領域を２つの部分
領域に分割するようにする。ドープされたポリシリコン
パターンを形成するための選択エピタキシーの際にこの
パターンを自己整合により両方の部分領域の表面上に成
長させる。従ってソース／ドレイン領域の横方向を限定
するためのパターニングを必要としない。
【００１３】ゲート電極の側壁にスペーサを形成するに
は例えばＣＨＦ2／ＣＦ4での異方性乾式エッチングプロ
セスを使用する。
は例えばＣＨＦ2／ＣＦ4での異方性乾式エッチングプロ
セスを使用する。
【００１４】選択エピタキシーはＨ2、ＨＣｌ、ＳｉＨ2
Ｃｌ2を含むプロセスガスの使用下に７００℃〜９００
℃の温度範囲及び１〜７００トルの圧力範囲で実施す
る。
Ｃｌ2を含むプロセスガスの使用下に７００℃〜９００
℃の温度範囲及び１〜７００トルの圧力範囲で実施す
る。
【００１５】本発明方法はｎチャネルトランジスタの形
成にも、ｐチャネルトランジスタの形成にも適してい
る。更に本発明方法によりＣＭＯＳ回路を製造すること
ができる。それにはｎチャネルトランジスタ用のドープ
されたポリシリコンパターンをｐチャネルトランジスタ
用のドープされたポリシリコンパターンとは異なってド
ーピングする。第１の導電形によりドープされたポリシ
リコンパターンのドーピングのための注入の際に残りの
部分をフォトレジストマスクで被覆する。引続きそれと
反対の導電形によりドープされた第２のポリシリコンパ
ターンを注入する。その際もう１つのフォトレジストマ
スクを使用する。ソース／ドレイン領域を形成するため
のドープれたポリシリコン層からの拡散は共通の熱処理
工程で行われる。或はそれらの注入工程間に緩慢に拡散
するドーパントを適当な深さにド駆遂するために補助的
な熱処理を行ってもよい。
成にも、ｐチャネルトランジスタの形成にも適してい
る。更に本発明方法によりＣＭＯＳ回路を製造すること
ができる。それにはｎチャネルトランジスタ用のドープ
されたポリシリコンパターンをｐチャネルトランジスタ
用のドープされたポリシリコンパターンとは異なってド
ーピングする。第１の導電形によりドープされたポリシ
リコンパターンのドーピングのための注入の際に残りの
部分をフォトレジストマスクで被覆する。引続きそれと
反対の導電形によりドープされた第２のポリシリコンパ
ターンを注入する。その際もう１つのフォトレジストマ
スクを使用する。ソース／ドレイン領域を形成するため
のドープれたポリシリコン層からの拡散は共通の熱処理
工程で行われる。或はそれらの注入工程間に緩慢に拡散
するドーパントを適当な深さにド駆遂するために補助的
な熱処理を行ってもよい。
【００１６】
【実施例】本発明を図示の実施例に基づき以下に詳述す
る。
る。
【００１７】例えば単結晶シリコンウェハ又はＳＯＩ基
板の単結晶シリコン層の基板１の表面に絶縁パターン２
を形成する。絶縁パターン２は能動領域３を環状に囲ん
でいる。絶縁パターン２は例えばＬＯＣＯＳプロセスで
の部分酸化により又はシャロー・トレンチ絶縁プロセス
でのトレンチのエッチング及び充填により形成される。
板の単結晶シリコン層の基板１の表面に絶縁パターン２
を形成する。絶縁パターン２は能動領域３を環状に囲ん
でいる。絶縁パターン２は例えばＬＯＣＯＳプロセスで
の部分酸化により又はシャロー・トレンチ絶縁プロセス
でのトレンチのエッチング及び充填により形成される。
【００１８】例えば砒素、ホウ素及びリンを１０〜１０
０ｋｅＶのエネルギー及び１０12〜１０14ｃｍ-2の線量
でチャネルドーピングするための注入の後に、熱酸化に
よりゲート誘電体４を形成する（図２参照）。このゲー
ト誘電体４は例えば３〜１０ｎｍの厚さに形成される。
引続きｎ+ドープされたポリシリコン層の析出及びパタ
ーニングによりゲート電極５を形成する。
０ｋｅＶのエネルギー及び１０12〜１０14ｃｍ-2の線量
でチャネルドーピングするための注入の後に、熱酸化に
よりゲート誘電体４を形成する（図２参照）。このゲー
ト誘電体４は例えば３〜１０ｎｍの厚さに形成される。
引続きｎ+ドープされたポリシリコン層の析出及びパタ
ーニングによりゲート電極５を形成する。
【００１９】引続きＳｉＯ2層の同形析出及び異方性乾
式エッチングによりスペーサ６をゲート電極５の側壁に
形成する。乾式エッチングは例えばＣＨ3／ＣＦ4で行わ
れる。この乾式エッチングにより半導体基板１の露出表
面に結晶欠陥７を有する領域が形成される（図３参
照）。
式エッチングによりスペーサ６をゲート電極５の側壁に
形成する。乾式エッチングは例えばＣＨ3／ＣＦ4で行わ
れる。この乾式エッチングにより半導体基板１の露出表
面に結晶欠陥７を有する領域が形成される（図３参
照）。
【００２０】引続き選択エピタキシーをＨ2、ＨＣｌ、
ＳｉＨ2Ｃｌ2を含むプロセスガスの使用下に実施する。
その際半導体基板１の露出表面上にポリシリコンパター
ンが成長する。同時にゲート電極５の露出表面上にポリ
シリコンから成るカバー層９が成長する（図４参照）。
半導体基板１の表面に結晶欠陥７を有する領域が配置さ
れているので、選択エピタキシーの際に単結晶シリコン
が成長せず、むしろ前記のポリシリコンパターン８が形
成される。選択エピタキシーは有利には７００℃〜９０
０℃の温度範囲及び１〜７００トルの圧力範囲でＨ2、
ＨＣｌ、ＳｉＨ2Ｃｌ2を含むプロセスガスの使用下に行
われる。
ＳｉＨ2Ｃｌ2を含むプロセスガスの使用下に実施する。
その際半導体基板１の露出表面上にポリシリコンパター
ンが成長する。同時にゲート電極５の露出表面上にポリ
シリコンから成るカバー層９が成長する（図４参照）。
半導体基板１の表面に結晶欠陥７を有する領域が配置さ
れているので、選択エピタキシーの際に単結晶シリコン
が成長せず、むしろ前記のポリシリコンパターン８が形
成される。選択エピタキシーは有利には７００℃〜９０
０℃の温度範囲及び１〜７００トルの圧力範囲でＨ2、
ＨＣｌ、ＳｉＨ2Ｃｌ2を含むプロセスガスの使用下に行
われる。
【００２１】引続きポリシリコンパターン８を注入によ
りドーピングする。同時にカバー層９をドーピングす
る。この注入は例えばホウ素、砒素又はリンで５〜１０
０ｋｅＶのエネルギー及び１０15〜１０21ｃｍ-2の線量
で行われる。
りドーピングする。同時にカバー層９をドーピングす
る。この注入は例えばホウ素、砒素又はリンで５〜１０
０ｋｅＶのエネルギー及び１０15〜１０21ｃｍ-2の線量
で行われる。
【００２２】例えば８００〜１１００℃で５〜１０００
秒間の熱処理工程中にドープされたポリシリコンパター
ン８からドーパントがその下にある半導体基板１へ拡散
される。その際平坦なソース／ドレイン領域１０が形成
される。同時に乾式エッチングの際に生じた結晶欠陥が
回復される。
秒間の熱処理工程中にドープされたポリシリコンパター
ン８からドーパントがその下にある半導体基板１へ拡散
される。その際平坦なソース／ドレイン領域１０が形成
される。同時に乾式エッチングの際に生じた結晶欠陥が
回復される。
【００２３】ポリシリコンパターン８をドーピングする
ための注入を行う前に、例えば７００〜１１００℃でポ
リシリコンパターン８及びカバー層９の表面にＳｉＯ2
層１１を形成する熱酸化を行うと有利である。ＳｉＯ2
層１１はその後の注入の際に分散酸化物として作用す
る。更に熱酸化によりスペーサ６とポリシリコンパター
ン８との間に形成された亀裂が充填される。
ための注入を行う前に、例えば７００〜１１００℃でポ
リシリコンパターン８及びカバー層９の表面にＳｉＯ2
層１１を形成する熱酸化を行うと有利である。ＳｉＯ2
層１１はその後の注入の際に分散酸化物として作用す
る。更に熱酸化によりスペーサ６とポリシリコンパター
ン８との間に形成された亀裂が充填される。
【００２４】パッシベーション層の被着、ソース／ドレ
イン領域及びゲート電極に対する接触孔の開口及び金属
接触部の形成によりＭＯＳトランジスタは公知の方法で
完成される（詳細には図示せず）。
イン領域及びゲート電極に対する接触孔の開口及び金属
接触部の形成によりＭＯＳトランジスタは公知の方法で
完成される（詳細には図示せず）。
【図１】能動領域を画成する絶縁パターンを有する基板
の断面図。
の断面図。
【図２】ゲート誘電体を形成し、ゲート電極をパターニ
ングした後の基板の断面図。
ングした後の基板の断面図。
【図３】ゲート電極の側壁にスペーサを形成した後の基
板の断面図。
板の断面図。
【図４】選択エピタキシー及びソース／ドレイン領域の
形成によりポリシリコンパターンの形成後の基板の断面
図。
形成によりポリシリコンパターンの形成後の基板の断面
図。
１ 半導体基板 ２ 絶縁パターン ３ 能動領域 ４ ゲート誘電体 ５ ゲート電極 ６ スペーサ ７ 結晶欠陥を有する領域 ８ ドープされたポリシリコンパターン ９ カバー層 １０ ソース／ドレイン領域 １１ ＳｉＯ2層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヘルベルト シェーファー ドイツ連邦共和国 86535 ヘーエンキル ヒェン−ジークブルン レルヒェンシュト ラーセ 33
Claims (7)
- 【請求項１】 半導体基板（１）内に２つのソース／ド
レイン領域（１０）及びそれらの間にチャネル領域が配
設されており、 チャネル領域の表面にゲート誘電体（４）及びゲート電
極（５）が配設されており、 ソース／ドレイン領域（１０）の表面にそれぞれエピタ
キシャルに成長させたソース／ドレイン領域（１０）と
同じ導電形によりドープされているポリシリコンパター
ン（８）が配設されていることを特徴とするＭＯＳトラ
ンジスタ。 - 【請求項２】 半導体基板（１）の表面にゲート誘電体
（４）及びゲート電極（５）を形成し、 ほぼ同形のエッジ被覆を有する絶縁層を析出し、 絶縁層の異方性エッチバックによりゲート電極（５）の
側壁にスペーサ（６）を形成し、半導体基板（１）の表
面を露出及び損傷し、 選択エピタキシーの使用下に半導体基板（１）の露出表
面上にドープされたポリシリコンパターン（８）を形成
し、 ドープされたポリシリコンパターン（８）からの拡散に
よりソース／ドレイン領域（１０）を形成することを特
徴とするＭＯＳトランジスタの製造方法。 - 【請求項３】 選択エピタキシーの後に熱酸化を行うこ
とを特徴とする請求項２記載の方法。 - 【請求項４】 ポリシリコンパターン（８）を注入によ
りドープすることを特徴とする請求項２又は３記載の方
法。 - 【請求項５】 半導体基板（１）の表面内にＭＯＳトラ
ンジスタ用の能動領域を画成する絶縁パターン（２）を
形成し、 能動領域（３）上に条片状に延び、この能動領域（３）
を２つの部分領域に分割するようにゲート電極（５）を
パターニングすることを特徴とする請求項２乃至４の１
つに記載の方法。 - 【請求項６】 ＳｉＯ2の絶縁層を有しており、 異方性エッチバックをＣＨＦ3／ＣＦ4 で行うことを特
徴とする請求項２乃至５の１つに記載の方法。 - 【請求項７】 選択エピタキシーをＨ2、ＨＣｌ、Ｓｉ
Ｈ2Ｃｌ2 を含むプロセスガスの使用下に７００〜９０
０℃の温度範囲及び１〜７００トルの圧力範囲で行うこ
とを特徴とする請求項２乃至６の１つに記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19718167.8 | 1997-04-29 | ||
| DE19718167A DE19718167C1 (de) | 1997-04-29 | 1997-04-29 | MOS-Transistor und Verfahren zu dessen Herstellung |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10321860A true JPH10321860A (ja) | 1998-12-04 |
Family
ID=7828150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10136090A Withdrawn JPH10321860A (ja) | 1997-04-29 | 1998-04-28 | Ｍｏｓトランジスタ及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0875942A3 (ja) |
| JP (1) | JPH10321860A (ja) |
| KR (1) | KR19980081779A (ja) |
| DE (1) | DE19718167C1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8921205B2 (en) | 2002-08-14 | 2014-12-30 | Asm America, Inc. | Deposition of amorphous silicon-containing films |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100332106B1 (ko) * | 1999-06-29 | 2002-04-10 | 박종섭 | 반도체 소자의 트랜지스터 제조 방법 |
| DE10310128B4 (de) * | 2003-03-07 | 2006-08-31 | Infineon Technologies Ag | Verfahren zum Erzeugen von Halbleiterzonen mit n-Leitfähigkeit in einem Halbleiterkörper |
| KR100691129B1 (ko) * | 2005-08-02 | 2007-03-09 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| US9741853B2 (en) | 2015-10-29 | 2017-08-22 | Globalfoundries Inc. | Stress memorization techniques for transistor devices |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59202669A (ja) * | 1983-05-02 | 1984-11-16 | Hitachi Ltd | 半導体装置とその製造方法 |
| US4885617A (en) * | 1986-11-18 | 1989-12-05 | Siemens Aktiengesellschaft | Metal-oxide semiconductor (MOS) field effect transistor having extremely shallow source/drain zones and silicide terminal zones, and a process for producing the transistor circuit |
| FR2652448B1 (fr) * | 1989-09-28 | 1994-04-29 | Commissariat Energie Atomique | Procede de fabrication d'un circuit integre mis haute tension. |
| JPH03155641A (ja) * | 1989-11-14 | 1991-07-03 | Seiko Epson Corp | Ｍｏｓ型半導体装置の製造方法 |
| US5168072A (en) * | 1990-10-12 | 1992-12-01 | Texas Instruments Incorporated | Method of fabricating an high-performance insulated-gate field-effect transistor |
| US5879997A (en) * | 1991-05-30 | 1999-03-09 | Lucent Technologies Inc. | Method for forming self aligned polysilicon contact |
| US5405795A (en) * | 1994-06-29 | 1995-04-11 | International Business Machines Corporation | Method of forming a SOI transistor having a self-aligned body contact |
-
1997
- 1997-04-29 DE DE19718167A patent/DE19718167C1/de not_active Expired - Fee Related
-
1998
- 1998-03-25 EP EP98105421A patent/EP0875942A3/de not_active Withdrawn
- 1998-04-28 JP JP10136090A patent/JPH10321860A/ja not_active Withdrawn
- 1998-04-28 KR KR1019980015051A patent/KR19980081779A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8921205B2 (en) | 2002-08-14 | 2014-12-30 | Asm America, Inc. | Deposition of amorphous silicon-containing films |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0875942A2 (de) | 1998-11-04 |
| DE19718167C1 (de) | 1998-06-18 |
| KR19980081779A (ko) | 1998-11-25 |
| EP0875942A3 (de) | 1999-07-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4173629B2 (ja) | シリコンカーバイドに設けた自己整合パワー電界効果トランジスタ | |
| JPH0347577B2 (ja) | ||
| JPS61179567A (ja) | 自己整合積層ｃｍｏｓ構造の製造方法 | |
| JPH0923010A (ja) | 半導体素子及びその製造方法 | |
| JPH077773B2 (ja) | 半導体装置の製造方法 | |
| JP4070876B2 (ja) | Ｃｍｏｓ回路の製造方法 | |
| JPH10321860A (ja) | Ｍｏｓトランジスタ及びその製造方法 | |
| JP3116163B2 (ja) | 絶縁ゲート電界効果トランジスタの製造方法 | |
| JPH1064898A (ja) | 半導体装置の製造方法 | |
| US6743690B2 (en) | Method of forming a metal-oxide semiconductor transistor | |
| JP2001036071A5 (ja) | ||
| JPH0298142A (ja) | 絶縁ゲート型電界効果トランジスタの製造方法 | |
| JP2000311861A (ja) | 半導体膜の選択成長方法および半導体装置の製造方法 | |
| JPH0794721A (ja) | 半導体装置及びその製造方法 | |
| KR100353526B1 (ko) | 반도체 소자의 제조방법 | |
| JP2763216B2 (ja) | 半導体装置の製造方法 | |
| JPH04346476A (ja) | Ｍｏｓ型ｆｅｔの製造方法 | |
| US6362061B1 (en) | Method to differentiate source/drain doping by using oxide slivers | |
| KR0124642B1 (ko) | 반도체 소자의 제조방법 | |
| JPH11176959A (ja) | 半導体装置の製造方法 | |
| KR930007199B1 (ko) | 평판형 커패시터 제조방법 | |
| KR100463956B1 (ko) | 반도체 소자의 트랜지스터 형성 방법 | |
| JP3446378B2 (ja) | 絶縁ゲート型電界効果トランジスタの製造方法 | |
| JPH02248048A (ja) | 半導体装置の製造方法 | |
| JPH04321233A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050705 |