JP3116163B2 - 絶縁ゲート電界効果トランジスタの製造方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、コンピュータなどの電子機器に多く用い
られているMISFET（Metal−Insulator−Semiconductor
Field−Effect−Transistor）タイプの半導体装置の製
造方法に関する。

〔発明の概要〕

この発明は、MISFETのソース及びドレイン領域の形成
工程において、ソース及びドレイン領域となる不純物領
域を、半導体表面に不純物吸着層を形成する事により、
抵抗値が充分小さく、且つ、非常に浅いソース及びドレ
イン領域を形成し、その結果、信号伝達速度の速い、且
つ非常に小さな半導体装置を得る事ができる半導体装置
の製造方法である。

〔従来の技術〕

従来、半導体領域の上にゲート絶縁膜を介して形成さ
れたゲート電極から構成されている絶縁ゲート電界効果
トランジスタが知られている。この絶縁ゲート電界効果
トランジスタの従来の製造方法を説明する。まず、半導
体基板の表面に選択酸化によるフィールド酸化膜を形成
した後に、ゲート酸化膜及び多結晶シリコン膜を堆積す
る。次に多結晶シリコン膜をパターニングしてゲート電
極を設け、フィールド酸化膜上にはレジストを塗布した
後、ゲート電極をマスクにしてＰ型不純物であるボロン
をイオン注入によりゲート酸化膜を介して、Ｎ型シリコ
ン基板の表面に打ち込み、P⁺型ソース領域及びP⁺型ドレ
イン領域を形成していた。

〔発明が解決しようとする課題〕

しかし、上述した従来の半導体装置の製造方法は、ソ
ース領域及びドレイン領域の形成をイオン注入で行って
いる為に、 （１） 不純物分布がガウス分布になってしまう為に浅
い不純物領域を形成できない。

（２） ゲート酸化膜を介して、高エネルギーの原子を
基板表面に打ち込むので、ゲート絶縁膜を薄くすると、
ゲート絶縁膜が破壊されてしまう。

（３） イオン注入された半導体基板表面に結晶欠陥が
生じる。

以上の様な欠点があり、その結果、信号伝達速度の速
い小さな半導体装置を製造する事が困難であった。

〔課題を解決する為の手段〕

そこで、この発明は、従来のこの様な欠点を解決する
為に、ソース領域及びドレイン領域を、半導体基板表面
に不純物吸着層を形成しこの不純物吸着層を拡散源とし
た不純物拡散を行なって形成している。

〔作用〕

前記方法によれば非常に浅いソース・ドレイン領域を
設けた微細な高速の半導体装置を得る事ができる。

〔実 施 例〕

以下に、この発明の半導体装置の製造方法の実施例を
図面に基づいて説明する。半導体領域の表面に半導体装
置を形成する場合、半導体領域としては、半導体基板、
半導体基板表面に形成された半導体領域、あるいは絶縁
基板上に設けた半導体薄膜がある。

［第１実施例］ 第１図（ａ）〜（ｅ）は、半導体領域として、Ｎ型シ
リコン基板１を用いた場合についての本発明の第１の実
施例である。まず、第１図（ａ）の様に、Ｎ型シリコン
基板１の上にゲート酸化膜２を形成する。次に、ゲート
酸化膜２の上にゲート電極３を第１図（ｂ）の様に形成
する。次に、第１図（ｃ）の様に、ゲート電極３をマス
クにしてゲート酸化膜２をリムーブ又は除去してＮ型シ
リコン基板１の表面を露出する。次に、第１図（ｄ）に
示す様に、露出したＮ型シリコン基板１の表面にボロン
吸着層４を形成する。但し、第１図（ｄ）の工程におい
ては、ボロンの吸着層あるいはボロンを含む化合物の吸
着層の形成と同様に、ジボランガス導入時の基板温度及
びジボランガス導入圧力で決まるボロンのバルク中への
拡散もある程度同時進行しているが、この事も含めて以
下の実施例においてもすべて、第１図（ｄ）に相当する
工程を単に不純物吸着層を形成する工程と呼ぶ事にす
る。

次に800℃〜900℃の熱処理をする事により、第１図
（ｅ）の様なP⁺型ソース領域５及びP⁺型ドレイン領域６
を設けたＮ型MOS（Metal−Oxide−Semiconductor）トラ
ンジスタをつくる事ができる。Ｐ型ソース及びドレイン
領域に多くのボロンをドーピングする為には、シリコン
基板表面にボロン吸着層を形成する際、B₂H₆ガス等の導
入圧力を高めるか、導入時間を長くすればよい。

第２図は本発明の要部をなす清浄化工程、吸着工程及
び拡散工程の一連の処理を一貫して行う為の装置の概略
を示すブロック図である。

不活性膜によって被覆されたシリコン半導体基板１は
石英製の真空チャンバ12の内部中央付近にセットされ
る。基板１の温度は赤外線ランプ加熱方式あるいは抵抗
加熱方式を用いた加熱系13を制御する事により、所定の
温度に保持される。真空チャンバ12の内部はターボ分子
ポンプを主排気ポンプとした複数のポンプから構成され
た高真空排気系14により高真空に排気可能となってい
る。真空チャンバ12の内部の真空度は圧力計15を用いて
常時モニタリングされている。シリコン基板１の搬送
は、真空チャンバ12に対してゲートバルブ16aを介して
接続されたロード室17と真空チャンバ12との間で、ゲー
トバルブ16aを開いた状態で搬送機構18を駆動して行わ
れる。なお、ロード室17は、基板１のロード室17への出
入れ時と搬送時を除いて、通常はゲートバルブ16bを開
いた状態でロード室排気系19により高真空に排気されて
いる。真空チャンバ12にはガス導入制御系12を介してガ
ス供給源21が接続されている。ガス供給源21は前述した
一連の処理を行うのに必要な原料ガスを貯蔵した複数の
ガスボンベを内蔵している。ガス供給源21から真空チャ
ンバ12へ導入される原料ガスの種類、導入圧力及び導入
時間等は、ガス導入制御系20を用いてコントロールされ
る。

第３図に、ソース領域５及びドレイン領域６を形成す
る不純物ドーピング層形成工程におけるプロセスフロー
チャートを示す。まず、真空度が10^-4Pa台程度以下の雰
囲気中で半導体基板表面を850℃程度かそれ以上に加熱
する。次に、数分間の雰囲気安定化後、水素を10^-2Pa程
度導入する。この水素によって、シリコン基板１に形成
されていた約30Å以下の自然酸化膜がリムーブされ、表
面の清浄化がなされる。この結果、活性化されたシリコ
ン原子が表面に露出する。但し、上述の清浄化の方法は
ひとつの例を示すものであり、本発明の主要な工程であ
る表面清浄化工程は上述の方法に限定されるものではな
い。例えば、HFガスを導入する事によっても自然酸化膜
の除去は可能であり、Arの逆スパッタ法を用いる事も有
効である。更に、自然酸化膜の形成が抑制される様な前
処理例えば希フッ酸洗浄などを施す事により、自然酸化
膜を除去する工程が殆んどあるいは全く省略される事も
あり得る。次に、半導体基板表面を825℃程度に保ちな
がらジボランガス（B₂H₆）の様な、ボロンを含む化合物
ガスを圧力10^-2Pa程度で、100秒間導入し、シリコン基
板１の表面にボロン吸着層を形成する。

第４図は、第３図のプロセスフローによって形成され
たボロン不純物濃度の表面からの分布である。不純物濃
度のピーク及びドーズ量は、ボロン吸着層を形成する際
のジボランガスの導入圧力又は導入時間を増減する事で
加減できる。

第５図は、前記したボロン吸着層形成後、850℃で30
分の熱処理を行ってボロン吸着層を拡散源とする固相拡
散及び活性化を行った後のボロン不純物濃度の表面から
の分布である。この様に、800℃〜900℃の熱処理を行う
事により、ソース領域５及びドレイン領域６の比抵抗を
小さくする事ができる。

本発明の半導体装置の製造方法によれば、ソース領域
５及びドレイン領域６は、シリコン基板１の表面から浅
い領域に形成できる為、MOSトランジスタを小さく形成
できる。また、不純物領域の形成を化学的な吸着で行っ
ている為にトランジスタにダメージ、あるいは欠陥を形
成しない。

本発明の第１の実施例として、ボロンを不純物として
導入したＰ型MOSトランジスタの場合について説明し
た。ボロンの場合、Ｎ型の砒素に比べ拡散係数が大きい
ので、特に、本発明によるメリットが大きい。しかも、
アンチモンなどのＮ型の不純物をソース及びドレイン領
域として形成するＮ型MOSトランジスタに適用できる事
は言うまでもない。また、半導体基板としては、シリコ
ンだけでなくゲルマニウムでもよい。またゲート絶縁膜
としては、シリコン酸化膜に限定する必要はない事は言
うまでもない。

［第２実施例］ 次に、この発明の半導体装置の製造方法の第２の実施
例を工程順断面図である第６図に基づいて説明する。こ
の実施例は、ソース領域及びドレイン領域を半導体基板
表面での不純物吸着と拡散を繰り返し行う事によって形
成するものである。この方法によれば、ソース及びドレ
イン領域の接合の深さや表面近傍の不純物濃度を自由に
制御する事が可能である。まず、第６図（ａ）の様に、
Ｎ型シリコン基板101の上にゲート酸化膜102を形成す
る。次に、ゲート酸化膜102の上にゲート電極103を第６
図（ｂ）の様に形成する。次に、第６図（ｃ）の様に、
ゲート電極103をマスクにしてゲート酸化膜102をリムー
ブしてＮ型シリコン基板101の表面を露出する。次に、
第６図（ｄ）に示す様に、露出したＮ型シリコン基板10
1の表面に第１のボロン吸着層104を形成し、拡散及び活
性化の後（第６図（ｅ））、再び、第２のボロン吸着層
104を形成し、（第６図（ｆ））、拡散及び活性化を行
う事により、第６図（ｇ）の様なP⁺型ソース領域105、
及びP⁺型ドレイン領域106を設けたMOS（Metal−Oxide−
Semiconductor）トランジスタを作る事ができる。Ｐ型
ソース及びドレイン領域に多くのボロンをドーピングす
る為には、ボロン吸着層形成と拡散、活性化を繰り返し
行う事により可能になる。第６図（ａ）から（ｇ）の実
施例は、ボロン吸着層形成と拡散・活性化を２回繰り返
し形成した場合の実施例である。

第７図にソース領域及びドレイン領域を形成する不純
物ドーピング層形成工程におけるプロセスフローを示
す。先ず、真空度が１×10^-2Pa程度の雰囲気に半導体基
板をさらす。次に、数分間の雰囲気安定化後水素を導入
する。この水素によって、シリコン基板101に形成され
ていた約30Å以下の自然酸化膜がリムーブされ、表面の
清浄化がなされる。この結果、活性化されたシリコン原
子が表面に露出する。但し、表面の活性化を行う場合、
必ずしも水素が必要ではない。本質的には、表面の清浄
化の条件は真空度と基板温度との関係で決められる。次
にジボランガス（B₂H₆）の様なボロンを含む化合物を約
１×10^-2Pa程度導入し、シリコン基板101の表面にボロ
ン吸着層を形成する。次に、熱処理によってボロンを基
板内部に拡散して活性化する。

第８図は、ボロン吸着層形成と拡散を２回繰り返して
形成した第２の実施例で得られたあるサンプルに対して
測定された不純物領域表面からのボロン不純物濃度分布
である。吸着層形成と拡散を１回ずつしか行わなかった
ときには、点線で示す様に表面近傍の不純物濃度が低く
なってしまう。これに対し、１度不純物吸着と拡散を行
った後、もう１度、吸着・拡散を行ってやれば、実線で
示す様に表面近傍の不純物濃度を高くする事ができ、そ
れにより抵抗値を低くする事ができる。第９図は、第２
の実施例で得られた他のサンプルの不純物領域表面から
のボロン不純物濃度分布である。点線で示す様に１度目
の吸着・拡散で接合を表面から深く形成され、且つ２度
目もしくは３度目の吸着・拡散によって、実線で示す様
に表面近傍の不純物濃度を高くする事ができる。以上の
例以外でも、不純物吸着層形成時の導入ガス圧力及び熱
処理温度あるいは、吸着・拡散の繰り返し回数を変える
事により、ソース及びドレイン領域の不純物濃度及び接
合の深さを自由に制御できる。

この発明の第２の実施例は、以上説明した様に、MISF
ETのソース及びドレイン領域の形成の為の不純物導入に
おいて、活性化された半導体表面に不純物吸着及び拡散
を繰り返し行う事により、低抵抗で、且つ不純物の接合
深さ及び濃度が自由に制御された不純物領域を形成する
事ができる。

［第３実施例］ 次に、本発明の第３の実施例を図面に基づいて説明す
る。この実施例においては、ランプアニール及びビーム
アニールによる不純物の固相拡散及び活性化を行ってい
る。この方法によれば、非常に接合の浅いソース・ドレ
イン領域を形成でき、半導体基板表面へのダメージを生
ずる事もない。第10図（ａ）〜（ｆ）は、Ｎ型シリコン
基板にＰチャネルMOS（Metal−Oxide−Semiconductor）
トランジスタを形成する場合の本発明の半導体装置の製
造方法の第３実施例を示す工程断面図である。

第10図（ａ）は、Ｎ型シリコン基板201の上にゲート
酸化膜202を形成したところを示す。

第10図（ｂ）は、ゲート酸化膜202の上にゲート電極2
03を形成したところを示す。

第10図（ｃ）は、ゲート電極203をマスクにしてゲー
ト酸化膜202をリムーブしてＮ型シリコン基板201の表面
を露出したところを示す。

第10図（ｄ）は、Ｎ型シリコン基板201の表面を清浄
化する工程である。シリコン基板201はバックグランド
圧力が１×10^-4Paの真空中におかれ、基板表面の温度が
例えば850℃において、水素ガス204を水素の圧力が例え
ば1.3×10^-2Paとなる様な条件で一定時間導入する。こ
の工程により、シリコン基板201の表面に形成されてい
た自然酸化膜が除去され、化学的に活性なシリコン表面
が露出する。

第10図（ｅ）は、シリコン基板201の表面にボロンあ
るいはボロンを含む化合物の吸着層である不純物吸着層
206を形成する工程である。前記第10図（ｄ）における
工程で表面の清浄化が完了後、水素ガス204の導入を停
止し、基板表面の温度を例えば825℃に設定し、その設
定温度に到達後、第10図（ｅ）においてシリコン基板20
1の表面にボロンを含む化合物ガスであるジボランガス
（B₂H₆）205を、ジボランガスの圧力が例えば1.3×10^-2
Paとなる様な条件で一定時間導入する事によって、ボロ
ンあるいはボロンを含む化合物の吸着層である不純物吸
着層206を形成する。

第10図（ｆ）はランプ207によるアニールにより、不
純物吸着層206の不純物を活性化し、P⁺型ソース領域208
及びP⁺型ドレイン領域209を形成する工程である。例え
ばタングステンハロゲンランプを用いて、基板表面を加
熱し、例えば基板温度1050℃で、例えば10秒間のアニー
ルを行う。ランプアニールは、タングステンハロゲンラ
ンプでなくとも、Xeアーク系ランプ等、各種ランプでも
よい。その他、各種のレーザーや、電子ビーム等で基板
表面をスキャンしてもよい。なお、以上の様な各種のラ
ンプや各種のビームの強度及びその照射時間は、ソース
及びドレインの接合深さ狙い値によって適宜増減すれば
よい。

また、以上の様な各種ランプ又は電子ビーム、レーザ
ー等によるアニールは、この第３実施例においては、不
純物吸着層206の形成に引き続いて、真空装置内で行わ
れているが、第10図（ｅ）の工程完了後に真空装置から
取り出した後で行ってもよい。

第11図は、第10図（ａ）〜（ｆ）に示した一連の工程
に対応したプロセスシーケンスチャートの例である。第
11図において横軸は時間、縦軸は基板温度とチャンバ内
圧力を示している。第11図からわかる様に、ガスを導入
していない時のバックグラウンド圧力は常に１×10^-4Pa
以下の高真空に保たれている。ただし、１×10^-4Paのバ
ックグラウンド圧力はこの発明の前提となるものではな
く、本質的に好ましいバックグラウンド圧力は、表面清
浄化工程における基板温度、あるいは雰囲気ガスとの関
連で設定される。なお、第11図においては、不純物吸着
層形成の直後に、ランプアニールが行われた後は、基板
温度は下降しているが、ランプアニール後に、例えば70
0℃〜900℃で数分から数10分の比較的低温のアニールを
行えば、より良い電気特性をもつ接合が形成できる。

第12図は、第10図（ａ）〜（ｆ）または第11図に示す
一連の工程で得られたサンプルにおける、ボロンの深さ
方向における濃度プロファイルであり、数100Å以下の
非常に浅い接合が形成される。

以上の様に第３実施例として、ボロンを不純物として
導入したＰ型MOSトランジスタの場合について説明し
た。しかし、ホスフィンや、アルシン、五塩化アンチモ
ン、三塩化リンなどをＮ型MOSトランジスタのソース及
びドレイン領域の形成に利用できる事は言うまでもな
い。またゲート絶縁膜としても、シリコン酸化膜に限定
しなくともよい。

また、基板温度はその典型例として、表面清浄化の場
合が850℃、不純物吸着層形成の場合が825℃、ランプア
ニール時の基板温度が1050℃等の数値を示した。一般に
表面清浄化の基板温度としてはバックグラウンド圧力及
び雰囲気ガスとの関連を含めて、800℃〜1200℃なる範
囲において、また吸着層形成の基板温度としては600〜9
50℃なる範囲において、更にランプアニールについては
1000℃〜1200℃なる範囲で、その目的に応じて各工程に
おける条件を適宜選択すれば、この発明が有効に実施で
きる。

この発明の第３実施例によれば、以上説明した様に、
MISFETのソース領域及びドレイン領域の為の不純物導入
において、活性化された半導体表面に不純物吸着層を形
成後、ランプアニール又はビームアニールをする事によ
り、接合の浅い不純物層を形成する事ができる。

［第４実施例］ 次に、この発明の半導体装置の製造方法の第４実施例
を第13図に基づいて説明する。この実施例においては、
ソース領域及びドレイン領域を、半導体基板表面に不純
物吸着層と半導体エピタキシャル層とを交互に形成して
製造する事により、抵抗値が充分小さく且つ非常に浅い
ソース・ドレイン領域を設けた小さくて高速の半導体装
置を得る事を目的としている。まず、第13図（ａ）の様
に、Ｎ型シリコン基板301の上にゲート酸化膜302を形成
する。次にゲート酸化膜302の上にゲート電極303を第13
図（ｂ）の様に形成する。次に、第13図（ｃ）の様に、
ゲート電極303をマスクにしてゲート酸化膜302をリムー
ブしてＮ型シリコン基板301の表面を露出する。次に、
第13図（ｄ）に示す様に、露出したＮ型シリコン基板30
1の表面に第１のボロン吸着層304、第１のシリコンエピ
タキシャル層305、第２の、ボロン吸着層306及び第２の
シリコンエピタキシャル層307を順次形成する。次に、7
00℃〜900℃の熱処理をする事により、第13図（ｅ）の
様なP⁺型ソース領域308及びP⁺型ドレイン領域309を設け
たＰ型MOSトランジスタをつくる事ができる。Ｐ型ソー
ス及びドレイン領域に多くのボロンをドーピングする為
には、ボロン吸着層とシリコンエピタキシャル層を繰り
返し形成する事により可能になる。第13図（ａ）〜
（ｅ）の実施例は、ボロンの吸着層とシリコンエピタキ
シャル層の形成を２回繰り返した場合の例である。ま
た、ソース領域308及びドレイン領域309の形成において
は、最後の工程がボロン吸着層でも、シリコンエピタキ
シャル層どちらでもよい。さらに最初の吸着層はボロン
層でもシリコンエピタキシャル層でも良い。繰り返し数
は、ボロン吸着層とシリコンエピタキシャル層の形成膜
厚が、ゲート電極303と電気的にショートしない膜厚に
する必要がある。ゲート酸化膜302及び他の酸化膜領域
上には、ボロン吸着層及びシリコンエピタキシャル層
は、膜の形成メカニズムによって形成されない。

第14図に、ソース領域308及びドレイン領域309を形成
する不純物ドーピング層形成工程におけるプロセスフロ
ーを示す。まず、真空度が数mTorrで800℃程度の雰囲気
に半導体基板をさらす。次に、数分間の雰囲気安定化
後、水素を導入する。この水素によって、シリコン基板
301に形成されていた約30Å以下の自然酸化膜がリムー
ブされ、表面の清浄化がなされる。この結果、活性化さ
れたシリコン原子が表面に露出する。次に、ジボランガ
ス（B₂H₆）の様なボロンを含む化合物ガスを約10^-2Pa程
度導入し、シリコン基板301の表面にボロン吸着層を形
成する。なおこれに先だって下地膜としてシリコンエピ
タキシャル層を形成しても良い。次に、ジクロルシラン
（SiH₂Cl₂）及び水素（H₂）を続けて導入する事によ
り、ボロン吸着層の上にシリコン薄膜を成長する。シラ
ンガス（SiH₄）でもシリコン薄膜を成長する事ができ
る。このシリコン薄膜及びボロン吸着層は清浄化された
シリコン基板に形成され、酸化膜領域には形成されな
い。酸化膜上には、シリコン及びボロンの析出する為の
核が存在しない為に形成されない。

第15図は、第14図のプロセスフローによって形成され
たボロン不純物濃度の表面からの分布である。第１吸着
層及び第２吸着層には、多数のボロンが導入されてい
る。また、シリコンエピタキシャル層には、吸着層から
のボロンが拡散によって同様に多数入っている。第15図
の分布は、吸着層とシリコンエピタキシャル層とを２回
繰り返し形成した場合の図である。さらに、繰り返し形
成する事により、より多数のボロンを導入できる。

第16図は、導入されたボロン不純物原子数に対する活
性化不純物濃度を示した図である。導入された不純物原
子数が10²¹個程度になると、活性化不純物濃度は増加し
なくなる。従って、第15図の様に、多数のボロン原子が
吸着した層の上に、ボロン原子の少ないシリコンエピタ
キシャル層を設ける事により、吸着したボロンをエピタ
キシャル層側に拡散して活性化する事ができる。また、
吸着層上にシリコンエピタキシャル層を設ける事によ
り、吸着ボロンを内側にキャップする効果がある。導入
されたボロンは、外部に拡散せずに効率良く活性化され
る事により、ソース領域308及びドレイン領域309の比抵
抗を小さくする事ができる。第15図に示した分布を形成
後、更に、900℃程度の熱処理をすれば、ほとんど全て
のボロン原子が活性化され、抵抗率を小さくできる。

本発明の第４実施例にかかる半導体装置の製造方法に
よれば、ソース領域308及びドレイン領域309は、シリコ
ン基板301の表面から浅い領域に形成できる為、ソース
領域308とドレイン領域309との間隔を狭くする事ができ
る。即ち、MOSトランジスタを小さく形成できる。ま
た、不純物領域の形成を化学的な吸着あるいは、エピタ
キシャル法で形成している為に、トランジスタにダメー
ジ、あるいは欠陥を形成しない。

この発明の第４実施例によれば、以上説明した様に、
MISFETのソース領域及びドレイン領域の為の不純物導入
において、活性化された半導体表面に不純物吸着層及び
半導体エピタキシャル層を繰り返し形成する事により、
低抵抗の浅い不純物層を形成する事ができる。

［第５実施例］ 次に、本発明の半導体装置の製造方法の第５実施例を
第17図に基づいて以下に説明する。この実施例において
は、ソース及びドレイン領域の形成工程を、ソース及び
ドレイン領域となる半導体表面の酸化膜の除去と、不純
物吸着層の形成と、半導体エピタキシャル層の形成と、
さらに特徴部分として絶縁膜の形成と熱処理による不純
物の拡散とから成る様にした。

まず、第17図（ａ）の様に、Ｎ型シリコン基板401の
上にゲート酸化膜402を形成する。次に、ゲート酸化膜4
02の上にゲート電極403を第17図（ｂ）の様に形成す
る。次に、第17図（ｃ）の様に、ゲート電極403をマス
クにしてゲート酸化膜402をリムーブしてＮ型シリコン
基板401の表面を露出する。次に、第17図（ｄ）に示す
様に、露出したＮ型シリコン基板401の表面にボロン吸
着層404を形成する。次に、第17図（ｅ）の様に、ボロ
ン吸着層404の上にシリコンエピタキシャル層405を形成
する。次に、第17図（ｆ）の様にシリコン酸化膜層406
を形成する。次に、700℃〜900℃の熱処理をする事によ
り、第17図（ｇ）の様なP⁺型ソース領域407及びP⁺型ド
レイン領域408を設けたＰ型MOSトランジスタ（Metal−O
xide−Semiconductorトランジスタ）をつくる事ができ
る。

第18図に、前記ボロン吸着層404及び前記シリコンエ
ピタキシャル層405を形成する工程におけるプロセスフ
ローを示す。まず、Ｎ型シリコン基板401の表面を800℃
程度かそれ以上に加熱した状態で、真空度10^-4Pa台以下
の雰囲気におく。本実施例では、基板温度850℃、チャ
ンバー内圧力１×10^-5Paとした。次に、数分間の雰囲気
安定化後、水素を約10^-2Pa程度導入する。この水素によ
って、Ｎ型シリコン基板401表面に形成されていた約30
Å以下の自然酸化膜がリムーブされ、表面の清浄化がな
される。この結果、活性化されたシリコン原子が表面に
露出する。次に、Ｎ型シリコン基板401表面を700℃〜90
0℃に保持しながら、ジボランガス等のボロンを含む化
合物ガスを導入する。本実施例では、基板表面温度を82
5℃に保持しながらジボランガスを圧力１×10^-2Pa程度
で100秒間導入する事で、Ｎ型シリコン基板401表面にボ
ロン吸着層404を形成する。次に基板表面温度を700℃〜
900℃に保持しながらSiH₂Cl₂やSiH₄等シリコンを含む化
合物ガスを導入してボロン吸着層の上にシリコンエピタ
キシャル層を形成する。尚、ジクロルシラン等の塩素系
ガス又は、SiH₄とHClを混合して用いればシリコン上に
のみ選択的にシリコンエピタキシャル層を形成できる。
本実施例では、シリコン基板表面温度を825℃に保持し
ながら、ジクロルシランガス（SiH₂Cl₂）を圧力1.3×10
^-3Paで13分間導入し、膜厚約50Åのシリコンエピタキシ
ャル層を形成する。尚、シリコンエピタキシャル層の膜
厚は、シリコンエピタキシャル層がゲート電極と電気的
にショートしない膜厚にする必要があり、少なくともゲ
ート酸化膜より薄い事が望ましい。以上の様にボロン吸
着層の上にシリコンエピタキシャル層を形成する事によ
り、ボロンがエピタキシャル層の中に取り込まれて活性
化し易くなる。

第19図は、第18図のプロセスフローによって形成され
た半完成品におけるシリコンエピタキシャル層表面から
のボロン不純物濃度分布図である。不純物濃度のピーク
及びドーズ量は、ボロン吸着層を形成する際のジボラン
ガスの導入圧力や導入時間を増減する事で加減できる。

第20図は前記したシリコンエピタキシャル層形成後、
その上に、シリコン酸化膜層をCVD（化学的気相堆
積）、プラズマCVD、スパッタ等の方法を用いて堆積し
た後、850℃で30分間の熱処理を行った後の完成品にお
ける、シリコンエピタキシャル層表面からのボロン不純
物濃度分布図である。前記熱処理の温度及び時間を変化
させる事により、ソース及びドレイン領域の接合深さを
望みの値にする事ができる。

本実施例にかかる半導体装置の製造方法によれば、P⁺
ソース領域407及びドレイン領域408を非常に浅く形成す
る事ができる為、MOSトランジスタを小さく形成でき
る。また、不純物領域を化学的な吸着で形成している為
に、トランジスタにダメージあるいは欠陥を形成しな
い。

なお、ボロン吸着層の上に形成するシリコンエピタキ
シャル層の形成は、例えば、特願昭59−153978または特
願昭61−209575に開示されたジクロルシランガスと水素
ガスを交互にパルス状に導入するシリコン分子層エピタ
キシー（Si−MLE）を用いれば、原子層レベルで膜厚を
制御できるので、非常に均一に正確に形成できる。又、
不純物層形成前の半導体領域表面の酸化膜を除去する工
程は、水素を導入せずとも真空度をより良くしたり、表
面温度をより高くしたり、熱処理工程の時間を長くする
等の方法がある。

［第６実施例］ 次に本発明の第６実施例について説明する。この実施
例は、MOS型半導体装置においてソース領域及びドレイ
ン領域の大部分を基板表面よりも上方に設け、且つソー
ス領域及びドレイン領域の表面をゲート酸化膜とゲート
電極との界面より下方に設ける事により、ソース領域及
びドレイン領域の実効的な接合深さを浅くし、更にゲー
ト電極とソース・ドレイン領域との間の短絡を防止する
様にしたものである。

これに対して従来のMOS型半導体装置においては、ソ
ース領域及びドレイン領域はいずれも基板表面を含む基
板側に設けられている。従って、半導体装置の微細化に
伴いソース領域及びドレイン領域の接合を浅くしなけれ
ばならないにも拘らず、構造的に一定以上の接合深さを
有する構造となっていた。

上記の様に、本発明の第６実施例においては、ソース
領域及びドレイン領域の大部分を基板表面よりも上方に
設ける事により、接合深さxjをチャネル領域の反転層幅
と同程度あるいはそれ以下とする事ができ、ショートチ
ャネル効果、パンチスルー等が抑制される構造となって
いる。同時に寄生容量を低減した構造となっている。

すなわち、本実施例においては、半導体基板とゲート
絶縁膜との界面よりも上側にソース領域及びドレイン領
域の一部を設け、且つこの界面より上側にある領域の厚
みをゲート絶縁膜の膜厚よりも浅い構造とした。この構
造を採用することにより、半導体基板とゲート絶縁膜と
の界面より下側のソース領域及びドレイン領域の接合を
極めて浅くできる。

以下に、この発明の第６実施例を第21図〜第24図を用
いて説明する。第21図において、Ｎ型シリコン基板501
の表面にP⁺型のソース領域504及びドレイン領域505を設
け、ソース・ドレイン領域間の基板表面のチャネル領域
上にゲート酸化膜502を介してゲート電極503が設けられ
ている。この第６実施例にかかる半導体装置の構造上の
大きな特徴は、第21図におけるソース領域504及びドレ
イン領域505の表面部分が、Ｎ型シリコン基板501とゲー
ト酸化膜502との間の界面よりも上方にあり、且つゲー
ト酸化膜502とゲート電極503の間の界面よりも下方にあ
る事である。この様な構造を実現する為の方法として
は、例えば第22図（ａ）〜（ｄ）に示す様な製造方法が
有効である。即ち、第22図（ａ）において第１導電型の
シリコン基板501の表面上にゲート酸化膜502を設けたの
ちにゲート電極503を形成し、第22図（ｂ）において前
記ゲート絶縁膜502を前記ゲート電極503をマスクにして
エッチングする事により前記基板表面506を露出させ、
第22図（ｃ）において前記半導体表面の露出した領域に
第２導電型の不純物吸着層507を設け、更に前記不純物
吸着層507の上に前記ゲート酸化膜502の膜厚以下の厚さ
のエピタキシャル成長層508を設けた後に、第22図
（ｄ）において必要に応じて熱処理を施す事によって、
ソース領域504及びドレイン領域505を設ける事ができ
る。

第23図は、第22図（ａ）〜（ｄ）に示す一連の工程で
製造されたＰチャネルMOSトランジスタのソース・ドレ
イン領域におけるボロンの深さ方向での濃度プロファイ
ルである。第23図のデータは、第22図（ｃ）の工程にお
いて不純物吸着層507を形成する際のソースガスとして
ジボラン（B₂H₆）を用い、またエピタキシャル成長層50
8を形成する際にはソースガスとしてジクロルシラン（S
iH₂Cl₂）を用いて選択的にエピタキシャル成長層508を
設け、次に第22図（ｄ）において基板温度900℃でアニ
ールを施して得たものである。第23図から明らかな様
に、第６実施例にかかるMOS型半導体装置においては、
元のシリコン基板表面、即ちシリコン基板とゲート酸化
膜との界面からの接合の深さを500Å以下とする事がで
きている。

第24図は、MOS型半導体装置における短チャネル効果
を示す図であり、横軸はチャネル長、縦軸はしきい値電
圧をそれぞれ示している。また黒丸はこの発明の第６実
施例にかかるMOS型半導体装置の場合を、同じく白丸は
従来のMOS型半導体装置の場合を、それぞれ示してい
る。第24図はこの発明の第６実施例にかかるMOS型半導
体装置が、従来のMOS型半導体装置に比べて、短チャネ
ル効果を防止するうえでより有効な構造となっている事
を示している。

第６実施例の変形例を第25図（ａ），（ｂ）及び第26
図を用いて説明する。この方法は、第22図（ｃ）の不純
物吸着層507及びこの上に設けたエピタキシャル成長層5
08の代わりに、不純物ドーピングとシリコンの選択エピ
タキシャル成長を同時に行う事により、不純物ドープさ
れたエピタキシャル成長層を形成するものである。この
場合、ドーパントのソースガスとしてはジボラン（B
₂H₆）を、シリコンのソースガスとしてはジクロロシラ
ン（SiH₂Cl₂）と、これらソースガスとの反応ガス（還
元反応）として水素（H₂）ガスを用い、第25図（ａ）に
示す様なシーケンスに従ってガスを導入する。アンチモ
ン（Sb）が約５×10¹⁶cm^-3ドープされたＮ型シリコン基
板を用い、この表面にP⁺型のソース・ドレイン領域を形
成したＰチャネルMOSトランジスタの場合は、不純物ド
ープされたシリコンのエピタキシャル成長層を形成した
後、N₂雰囲気で、例えば900℃で10分のアニールを行う
ことにより、ドーパントであるボロン（Ｂ）が約800Å
だけ基板側へと拡散される（第26図）。この様にして、
Xjが約0.08ミクロンのP⁺型ソース領域及びドレイン領域
を形成するのである。ＮチャネルMOSトランジスタの場
合は、Ｐ型のシリコン基板を用い、エピタキシャル成長
時のドーピングガスとしてアルシン（AsH₃）を例えば第
25図（ｂ）に示すシーケンスに従って導入する事によ
り、同様の工程で浅い接合を有するN⁺のソース・ドレイ
ン領域を形成する事ができる。なお、エピタキシャル成
長層を形成したあとのアニールとしては、後の工程にあ
る層間絶縁膜のリフローあるいはコンタクトリフローな
どを利用してもよい。

［第７実施例］ 次に、この発明の半導体装置の製造方法の第７実施例
を第27図に基づいて説明する。本実施例は、いわゆるド
ープトエピタキシーによるソース領域及びドレイン領域
の形成に関する。

まず、第27図（ａ）の様に、Ｎ型シリコン基板601の
上にゲート酸化膜602を形成する。次に、ゲート酸化膜6
02の上にゲート電極603を第27図（ｂ）の様に形成す
る。次に、第27図（ｃ）の様に、ゲート電極603をマス
クにしてゲート酸化膜602をリムーブして、ソース形成
領域及びドレイン形成領域の表面となるＮ型シリコン基
板601の表面部分を露出する。次に第27図（ｄ）に示す
様に、露出したＮ型シリコン基板601の表面にボロンド
ープトエピタキシャル層604を形成し、700℃〜950℃の
熱処理をする事により、第27図（ｅ）の様なP⁺型ソース
領域605及びP⁺型ドレイン領域606を設けたＰ型MOS（Met
al−Oxide−Semiconductor）トランジスタをつくる事が
できる。

第28図に、ソース領域605及びドレイン領域606を形成
する不純物ドープトエピタキシャル層形成工程における
プロセスフローを示す。まず、真空度が10^-4Pa以下の85
0℃程度の雰囲気に半導体基板をさらす。次に、数分間
の雰囲気安定化後、水素を導入する。この水素によっ
て、シリコン基板601に形成されていた約30Å以下の自
然酸化膜がリムーブされ、表面の清浄化がなされる。こ
の結果、活性化されたシリコン原子が表面に露出する。
次に、ジボランガス（B₂H₆）の様な、ボロンを含む化合
物ガスとシリコン半導体成分を有する気体、例えばジク
ロロシランとの混合ガスを導入し、シリコン基板601の
表面に不純物成分元素ボロンと半導体成分元素シリコン
を含む不純物吸着層604を形成する。次に熱処理によっ
てボロンを基板内部に拡散して活性化する事によりソー
ス領域605及びドレイン領域606の比抵抗を小さくする事
ができる。

第７実施例にかかる半導体装置の製造方法によれば、
ソース領域605及びドレイン領域606は、シリコン基板60
1の表面から浅い領域に形成できる為、同じゲート長で
も、イオン注入に比べ、ソース領域605とドレイン領域6
06の実効的な間隔が狭くならない。即ち、ゲート長を短
くでき、微細で高性能なMOSトランジスタを形成でき
る。

［第８実施例］ 以下に説明する第８実施例は、半導体基板表面に不純
物吸着層を形成し、次にフィールド絶縁膜表面部分をエ
ッチングし、次に半導体エピタキシャル層を形成すると
いう工程、あるいは半導体基板表面に不純物吸着層を形
成し、次に半導体エピタキシャル層を形成し、次にフィ
ールド絶縁膜表面部分をエッチングするという工程によ
りソース領域及びドレイン領域を作るものである。この
結果、非常に浅い接合のソース及びドレイン領域を設け
た小さくて高速で、且つ完全に素子分離された半導体装
置を得る事ができる。

第29図に示す様に、Ｎ型シリコン基板701の上に、フ
ィールド絶縁膜702、ゲート酸化膜703、ゲート電極704
を形成するところまでは、従来の製造方法と同じであ
る。次に第29図（ａ）の様に、ゲート電極704をマスク
にして、ゲート酸化膜703をリムーブしてＮ型シリコン
基板701の表面を露出する。次に、第29図（ｂ）に示す
様に露出したＮ型シリコン基板701の表面にボロンを含
むガスとして、例えばジボラン（B₂H₆）を導入し、ボロ
ン吸着層705を形成する。このとき、ボロンは選択的に
表面の露出したＮ型シリコン基板701の上に吸着される
が、前記フィールド絶縁膜702にもいくらか吸着され
る。この後、第29図（ｄ）の様にボロン吸着層705の上
にシリコン吸着層707を形成させる。この時、第29図
（ｂ）の様に、前記フィールド絶縁膜702の上にボロン
が吸着されていると、多結晶シリコンが前記フィールド
絶縁膜702の上に堆積する傾向がある。その場合、隣の
トランジスタと電気的にショートする可能性があり都合
が悪い。そこで、第29図（ｂ）の様に前記ボロン吸着層
705を形成した後、第29図（ｃ）の様に前記フィールド
絶縁膜702をエッチングし、ボロンを吸着した表面層706
を取り除く。これによって前記フィールド絶縁膜702の
上に多結晶シリコンが堆積するのを防ぐ。次に、第29図
（ｄ）の様にシリコンエピタキシャル層707を形成す
る。次に700℃〜950℃の熱処理をすることにより、第29
図（ｅ）の様なP⁺型ソース領域708及びP⁺型ドレイン領
域709を設けたＰ型MOS（Metal−Oxide−Semiconducto
r）トランジスタを作る事ができる。Ｐ型ソース及びド
レイン領域に多くのボロンをドーピングする為には、ボ
ロンを含むガスの供給量を増やすかあるいはボロン吸着
層とシリコンエピタキシャル層を繰り返し形成する事が
有効である。なお、ボロン吸着層とシリコンエピタキシ
ャル層を複数回繰り返し形成する場合、フィールド絶縁
膜702のエッチングは、ボロン吸着層を１層形成するご
とに行っても、それより少ない回数でもよい。但し、１
層形成するごとに行わない場合は、最後のボロン吸着層
を形成した後、必ずエッチングする。

第30図に、ソース領域708及びドレイン領域709を形成
する不純物ドーピング層形成工程におけるプロセスフロ
ーを示す。まず、シリコン基板701を真空度が１×10^-4P
a以下の雰囲気におき、基板温度が例えば850℃において
水素ガスを、圧力が例えば1.3×10^-2Paになる様な条件
で一定時間導入する。この水素によって、シリコン基板
701に形成されていた自然酸化膜が除去され、表面の清
浄化がなされる。この結果、化学的に活性なシリコン表
面が露出する。次に、基板温度を例えば825℃に設定
し、ジボランガス（B₂H₆）の様なボロンを含む化合物ガ
スを、例えば圧力が1.3×10^-1Paとなる様な条件で一定
時間導入する。この事によって、シリコン基板701の表
面にボロン吸着層を形成する。次に、ドライエッチング
でもウェットエッチングでもよいが、フィールド酸化膜
702をエッチングし、ボロンが吸着した表面層を取り除
く。次に、ジクロルシラン（SiH₂Cl₂）及び水素（H₂）
を続けて導入する事により、ボロン吸着層の上にシリコ
ンエピタキシャル層を形成する。トリクロルシランガス
（SiHCl₃）や、シランガス（SiH₄）あるいはジシランガ
ス（Si₂H₆）でもシリコンエピタキシャル層を形成する
事ができる。

第31図は、第30図のプロセスフローによって形成され
たボロン不純物濃度の表面からの分布である。第１吸着
層及び第２吸着層には、場合によって固溶限界以上のボ
ロンが吸着されている。また、シリコンエピタキシャル
層には、吸着層からのボロンが拡散によって取り込まれ
ている。第31図の分布図は吸着層とシリコンエピタキシ
ャル層とを２回繰り返し形成した場合の図である。さら
に繰り返し形成する事により、より多数のボロンを導入
できる。

次に、フィールド絶縁膜702のエッチングとシリコン
エピタキシャル層707の形成の順序が逆の場合の変形例
について説明する。なお、この場合にも発明の効果は変
わらない。第32図に、その製造工程を示す。第32図
（ａ），（ｂ）に示す様に、ボロン吸着層705を形成す
るところまでは、先の例の場合と同じである。次に、第
32図（ｃ）の様に、シリコンエピタキシャル層707を形
成する。この場合、前工程でフィールド絶縁膜702の上
にボロンが吸着しているので、シリコン712が第32図
（ｃ）の様に前記フィールド絶縁膜702の上に堆積する
可能性がある。次に、フィールド絶縁膜702を、ドライ
エッチングでもウェットエッチングでもよいがエッチン
グし、シリコンが堆積したフィールド絶縁膜702の表面
層を取り除く。そのときの状態を示したのが第32図
（ｄ）である。エッチングは、ボロン吸着層とシリコン
エピタキシャル層を複数回繰り返し形成する場合、シリ
コンエピタキシャル層を１層形成するごとに行ってもそ
れより少ない回数でも良い。但し、１層形成するごとに
行わない場合は、最後のシリコンエピタキシャル層を形
成したあと必ずエッチングする。この後、先の例の場合
と同様の熱処理をし、第32図（ｅ）の様なP⁺型ソース領
域708及びP⁺型ドレイン領域709を設けたＰ型MOSトラン
ジスタを作る事ができる。

以上説明した様に、第８実施例によれば、フィールド
絶縁膜をエッチングする事により完全に素子分離する事
ができる。

［第９実施例］ 次に、本発明にかかる絶縁ゲート電界効果トランジス
タの製造法の第９の実施例を説明する。この実施例は、
第一導電型の半導体基板の表面にゲート絶縁膜及びN⁺ゲ
ート電極を順次形成する工程と、該N⁺ゲート電極の周囲
に酸化膜層を形成する工程と、N⁺ゲート電極によって平
面的に分離された一対の半導体基板表面領域に存在する
不活性膜を除去し半導体層の活性面を露出する工程と、
活性面に対して第二導電型の不純物成分を有する気体を
供給し、不純物成分元素あるいは少なくとも不純物成分
元素を含む化合物を吸着して不純物膜を形成する工程
と、不純物膜を拡散源として第一導電型の半導体基板に
不純物を導入しソース領域及びドレイン領域を形成する
工程とを含んでいる。

本実施例によれば、N⁺ゲート電極の周囲に酸化膜層を
設けた後に、半導体基板を覆う酸化膜が除去され、化学
的に活性な面が露出される。露出された活性面に対して
不純物成分を有する気体例えばジボランを供給する事に
よりボロンが吸着する事により不純物層を形成する。続
いて、不純物層を拡散源として第一導電型の半導体基板
中に不純物の固相拡散を行いソース領域及びドレイン領
域を形成する事ができる。ゲート電極は酸化膜層によっ
て覆われている為、活性なシリコン表面に対してのみ選
択的な不純物ドーピングを行う事ができる。

以下第33図に従って本発明の第９実施例を詳細に説明
する。まず第33図（ａ）に示す様に、Ｎ型シリコン単結
晶基板801を用意し、基板801の表面に部分的に素子分離
の為のフィールド絶縁膜802を設けた後で、膜厚が例え
ば200Åのゲート酸化膜803及び膜厚が例えば3000ÅのN⁺
型多結晶シリコンゲート電極804を形成する。

第33図（ｂ）においては例えば基板801を800℃に加熱
し且つ酸素ガス及び水素ガスを同時に導入して湿式酸化
により、新たな酸化膜層805が設けられる。この場合、
ゲート電極804はN⁺型の多結晶シリコンであり、その酸
化速度は単結晶基板801の酸化速度よりも少なくとも３
倍以上大きく、この実施例においては、ゲート電極804
の周囲に形成される酸化膜層805の膜厚が600Åであるの
に対し、それ以外の部分の膜厚は150Åであった。この
結果、ゲート酸化膜803の膜厚を考慮しても、ゲート電
極804の周囲の酸化膜厚が600Åに対し、それ以外の部分
の膜厚は350Åとなる。但し、ゲート電極804直下のゲー
ト酸化膜803の膜厚はゲート電極804にマスクされてお
り、その膜厚はエッジ部分を除いて200Åのままであ
る。

次に第33図（ｃ）において、酸化膜を少なくとも350
Å全面エッチングする。この実施例においてはほぼジャ
ストエッチングの条件でエッチングが行われ、ゲート電
極804の周囲（側壁及び表面）には250Åの酸化膜805が
残され、且つゲート電極804直下の200Åゲート酸化膜80
3が残り、それ以外の部分のゲート酸化膜は完全に除去
された状態となっている。しかしながら、通常の化学的
な酸化膜エッチングが終了した状態でも基板801の表面
は通常自然酸化膜で覆われている。第33図（ｃ）では自
然酸化膜が通常30Å以下と極めて薄い為図示を省略して
いる。

第33図（ｄ）は、基板801の表面の自然酸化膜を除去
し、Ｐ型の不純物元素の吸着層806を形成する工程であ
り、この発明の要部となるものであり、以下、この工程
を詳細に説明する。まず自然酸化膜の除去は、基板801
を例えば850℃に加熱し１×10^-4Pa以下の真空状態に保
持する事により行われる。この際、水素ガスを導入する
と自然酸化膜の除去が促進される。このあと、基板801
の活性面に対してジボランガス（B₂H₆）を供給する。な
お、この実施例において用いたジボランガスは窒素N₂で
５％に希釈されている。この時、基板801は800℃に加熱
されており、ジボランガスは３×10^-2Paの蒸気圧で100
秒間導入される。この結果、基板801の活性面には不純
物ボロンを高濃度に含む、あるいは100％のボロンから
成る不純物吸着層806が形成される。このＰ型不純物吸
着層は活性面に対して強固に吸着されており、且つ一部
のボロンは基板を加熱している為半導体中に拡散し安定
な不純物拡散層となっている。この拡散層を含めた不純
物吸着層の厚みは約300Åである。

不純物吸着層806を形成後、第33図（ｅ）に示す工程
において基板801は900℃で30分間加熱処理を施され、不
純物吸着層806からのボロンのバルク中への拡散とボロ
ンの活性化が行われソース領域807及びドレイン領域808
が形成される。なお、この加熱処理の工程は、第33図
（ａ）〜（ｅ）には省略されているところの他の熱処
理、例えば層間絶縁膜のリフロー処理などで代用する事
も可能である。こうして得られたソース807及びドレイ
ン808の接合深さは0.1μｍ以下となっている。

第34図（ａ）〜（ｆ）は、本発明にかかる第９の実施
例の変形である半導体装置の製造方法を示す工程図であ
る。第34図（ａ）は第33図（ａ）と全く同じ工程を示し
ている。第34図（ｂ）においては、ゲート電極804の直
下を除くゲート絶縁膜803をエッチングにより除去す
る。こうした状態で第34図（ｃ）において先の例と同様
の熱酸化処理を行い、基板801の表面に150Åの酸化膜80
5が、ゲート電極804の周囲（側面及び上面）には、600
Åの酸化膜805が形成されている。このあと第34図
（ｄ）において第33図（ｃ）の工程と同様に酸化膜をエ
ッチングするが、この変形例においてはエッチングすべ
き酸化膜は150Åであり、且つジャストエッチングがな
された場合、ゲート電極804の周囲には350Åの酸化膜80
5が残された状態となっている。この例の場合、ゲート
電極804の周囲に酸化膜を厚く残したい場合、先の例に
比べてより有効といえる。

本実施例にかかる製造方法によれば、ゲート電極の周
辺に形成された酸化膜をマスクとして、不純物元素の化
学吸着に基づいたドーピング方法を用いた活性なシリコ
ン表面に対してのみほぼ選択的に不純物ドーピングを行
う事ができ、その結果、ゲートに対して自己整合的にソ
ース／ドレインを形成できる。またこの様な方法によっ
て形成された半導体装置の構造上の特徴としては、浅い
接合のソース／ドレインを有し、且つゲート絶縁膜エッ
ジ部にダメージが全くないという事がある。従って従来
に比して、チャネル長さを短くする事ができ、且つパン
チスルーあるいは短チャネル効果を有効に防止できるの
で半導体装置をより微細化する事が可能となる。

［第10実施例］ 次に本発明にかかる第10実施例を説明する。本実施例
にかかる絶縁ゲート電界効果トランジスタの製造方法
は、第一導電型の半導体基板の表面にフィールド酸化
膜、ゲート絶縁膜及びゲート電極を順次形成する第一工
程と、該ゲート電極によって平面的に分離された一対の
領域を深くエッチングする第二工程と、エッチングされ
た該半導体基板の表面に存在する不活性膜を除去し活性
面を露出する第三工程と、活性面に対して第二導電型の
不純物を有する気体を供給する事により不純物吸着層を
形成する第四工程と、不純物吸着層膜を拡散源として第
一導電型の半導体基板中に不純物の固相拡散を行いソー
ス領域及びドレイン領域を形成する第五工程とを含んで
いる。

好ましくは、第二工程は、ゲート電極によって平面的
に分離された一対の領域とゲート電極をエッチングし、
このエッチングされた半導体基板表面及びゲート電極表
面を酸化し酸化膜層を設け、この後ゲート電極の周囲に
酸化膜層を残し、ゲート電極の内部へのボロンのドーピ
ングを防止する工程である。

好ましくは、第四工程は、活性面に対して半導体成分
を有する気体及び第二導電型の不純物成分を有する気体
を供給し、半導体成分及び不純物成分元素を含む吸着層
を形成する工程である。

又、第四工程の後、ソース領域及びドレイン領域を形
成している不純物層の不純物（たとえばボロン）の活性
化を促進する為にエピタキシャル成長を用いて第二半導
体層を設ける工程を有してもよい。

上述した製造方法によって製造された電界効果トラン
ジスタは、Ｎ型のシリコン半導体基板と、該半導体基板
の表面の一部に形成されたゲート絶縁膜と、該ゲート絶
縁膜上に形成されたN⁺型のゲート電極と、該電極下の半
導体基板表面より下方表面部に形成され、且つゲート電
極によって平面的に分離されたソース領域及びドレイン
領域とからなる構造を有している。

本実施例によれば、まずフィールド酸化膜、ゲート絶
縁膜及びゲート電極が形成された第一導電型の半導体基
板のうち、ソース／ドレインを形成すべき領域を異方性
エッチングによりエッチングする。次に半導体基板表面
を覆う酸化膜が除去され、化学的に活性な面が露出され
る。露出された活性面に対して不純物成分を有する気体
例えばジボランを供給し吸着してＰ型の不純物層を形成
する。この吸着は基板を加熱して行われ、極めて安定し
た薄いＰ型不純物層が形成される。不純物層の厚みは供
給される気体の蒸気圧や供給時間を調節する事あるいは
基板温度を選択する事により最適に設定する事ができ
る。続いて、不純物層を拡散源として第一導電型の半導
体基板中に不純物の固相拡散を行いソース領域及びドレ
イン領域を形成する事ができる。

第35図（ａ）〜（ｆ）は上述した第10の実施例である
半導体装置の製造方法を説明する為の製造工程順断面図
である。第35図（ａ）で半導体基板901の表面に選択酸
化によるフィールド絶縁膜902を形成した後にゲート酸
化膜903を設け、更にその上に多結晶シリコン膜904が堆
積された後にPOCl₃を用いたリンのプリデポ拡散を行いN
⁺Poly Siにする。次に第35図（ｂ）において多結晶シリ
コン膜904をパターニングしてゲート電極905を形成す
る。第35図（ｃ）においてはそのあとにくる異方性エッ
チングの為の前処理としてゲート電極905の直下を除い
た部分のゲート酸化膜が除去される。第35図（ｄ）にお
いて、ソース及びドレインを形成すべき領域を異方性選
択エッチングにより約200Åエッチングする。この場
合、装置としてはRIE（Reactive Ion Etching）装置
が、エッチングガスとして塩素（Cl₂）がそれぞれ用い
られ、単結晶シリコンに対するエッチングレートはシリ
コン酸化膜に対するそれよりも数倍以上大きく、十分に
厚いフィールド酸化膜のエッチングは殆ど問題とならな
い、という意味での選択エッチングを行う事ができてい
る。第35図（ｅ）は、ソース及びドレインを形成すべき
領域に不純物をドープする工程である。この工程は本発
明において重要な部分であり、以下にこの工程を詳細に
説明する。第35図（ｄ）の工程が完了後、洗浄された基
板は、バックグランド圧力が１×10^-4Pa以下の真空チャ
ンバ内にセットされ、例えば850℃で加熱処理される事
によって、基板表面の不活性膜911、例えば自然酸化膜
が除去（清浄化処理）される。この際に、水素ガスを導
入して還元反応を生ぜしめると、自然酸化膜を除去する
うえでより効果的である。次に同じ真空チャンバ内にお
いて基板温度を800℃に下げ、例えばＰ型のドーパント
であるボロンの化合物ガスとしてジボラン（B₂H₆）を、
ガス導入時のチャンバ内部の圧力が4.0×10^-2Paとなる
様な条件で一定時間導入する事により、第35図（ｄ）の
工程でエッチングされた基板表面部分及びゲート電極90
5の表面にボロンの吸着層あるいはボロンを含む化合物
の吸着層906を形成する。発明者の詳細な研究によれ
ば、自然酸化膜などの不活性膜上においては吸着層が殆
ど形成されていないか、あるいは後のアニール工程を含
めた熱処理の結果、少なくとも１桁以上少ない量の吸着
不純物しか残らない事が判明している。第35図（ｆ）
は、不純物吸着層906に含まれる不純物を半導体基板901
に固相拡散する事により、不純物の拡散層としてのソー
ス907及びドレイン908を形成する工程である。なおこの
工程において、ゲート電極905の露出部分に形成された
不純物吸着層906からゲート電極905内部への不純物の固
相拡散も同時に起こるが、あらかじめゲート電極には多
量のリンがドープされている為、リンとボロンの相殺の
結果、ゲート電極905はN⁺型に維持されている。この方
法によって製造された半導体装置は、ソース及びドレイ
ンの実効表面積が大きくコンタクト抵抗を小さくする事
ができる。

第36図（ａ）〜（ｅ）はゲート電極の内部へのボロン
のドープを防止し、ゲートとソース／ドレインの短絡を
防止する為にゲート電極の周囲に酸化膜層を設けた第10
実施例の変形例を示している。第36図（ａ）までの工程
は、第35図（ｃ）に示す工程と同じである。次に第36図
（ｂ）の工程において湿式酸化法を用いて酸化層909が
設けられる。この際、高濃度にリンがドープされた多結
晶シリコンゲート905の酸化速度は、基板901のそれの少
なくても３倍以上であり、この例においては多結晶シリ
コンゲート905の表面部分の酸化膜厚は400Åであるのに
対して基板901の表面部分の酸化膜厚は約100Åであっ
た。この様にして形成された酸化層を、少なくとも基板
901の表面に形成された酸化膜が完全になくなる様にエ
ッチング処理を行ったのが第36図（ｂ）の工程である。
このとき、多結晶シリコンゲート905の周囲にはまだ酸
化膜層909が残っている。この状態で第35図（ｅ）と同
じく、活性化された表面を有する基板901の表面にジボ
ランガスを導入する事によりボロンの吸着層906を形成
する（第36図（ｃ））。但し、この変形例においてはゲ
ート電極905の周囲にはマスクとしての酸化膜層909が残
されており、ゲート電極905内部へのボロンの拡散が抑
制されている。更に第36図（ｄ）においてアニールを行
ってソース形成領域907及びドレイン形成領域908が設け
ている。更に、第36図（ｅ）に示す様にボロン吸着層上
にジクロロシラン（SiH₂Cl₂）と水素（H₂）を用いた減
圧エピタキシャル成長法により、選択的にエピタキシャ
ル成長を行うと、フィールド部分902、ゲート酸化膜903
及びゲート電極905は酸化膜でマスクされているので、
ソース領域907及びドレイン領域908にのみエピタキシャ
ル成長層が設けられる。この様にボロン吸着層906の上
にシリコンエピタキシャル成長層を設けると、ボロンの
活性化が促進される。ボロン吸着層と吸着層上に設けら
れたシリコンエピタキシャル成長層の代わりに、活性面
に対してジボランと同時に半導体成分を有する気体、た
とえばジクロロシランを一緒に供給し、ボロンとシリコ
ンを含む吸着層を設け、この吸着層を拡散源として基板
中に固相拡散し、ソース領域及びドレイン領域を形成し
てもボロンの活性化が促進される。

以上に述べた実施例においては、シリコン半導体基板
表面に対してジボランガスを用いてＰ型の不純物吸着層
を形成している。しかしながらジボランガス以外にも、
例えばトリメチルガリウム（TMG）や三塩化ホウ素（BCl
₃）あるいはデカボラン（B₁₀H₁₄）等に代表されるIII族
元素の化合物気体を用いて不純物層を形成する事もでき
る。同様にＮ型の不純物層を形成するには、Ｎ型の不純
物成分を有する気体化合物例えばアルシン（AsH₃）、三
塩化リン（PCl₃）、五塩化アンチモン（SbCl₅）、ホス
フィン（PH₃）、水素化アンチモン（SbH₃）等を利用す
る事もできる。

［第11実施例］ 最後に本発明にかかる製造方法の第11実施例を説明す
る。この実施例は、MISFETソース領域、ドレイン領域及
びゲート電極の表面を金属シリサイドで形成する工程に
おいて、ソース領域、ドレイン領域及びゲート電極の上
に金属を堆積する前又は後にソース領域、ドレイン領域
及びゲート電極の主成分となる不純物を不純物吸着層と
して形成する事により、抵抗値が十分小さいソース領
域、ドレイン領域、ゲート電極を形成する事ができ、し
かも接合の深さが非常に浅いソース領域及びドレイン領
域を形成する事ができ、その結果、信号伝達速度の速
い、しかも非常に小さな半導体装置を得る事ができる半
導体装置の製造方法である。

本実施例によれば、ソース領域、ドレイン領域及びゲ
ート電極上に金属を堆積する前又は後に不純物吸着層を
形成し、熱工程により、ソース領域、ドレイン領域及び
ゲート電極表面に金属シリサイド層を設け、且つシリコ
ン表面付近に浅いソース領域及びドレイン領域を形成す
ると同時に多結晶シリコンをソース領域とドレイン領域
と同じ型の不純物から成るゲート電極とする事により、
小さくて高速のしかもトランジスタの長さによる閾値電
圧の変化の少ない半導体装置が得られる。

第37図（ａ）〜（ｄ）の工程断面図により上述した本
発明の第11実施例を詳細に説明する。第37図（ａ）にお
いて、1011はＮ型シリコン基板又はＮ型不純物から成る
Ｎウェル、1012はゲート絶縁膜、1013は多結晶シリコン
ゲート電極、1014はゲート電極の両側に形成された絶縁
膜スペーサー、1015はＰ型不純物であるボロン吸着層を
それぞれ示す。

第37図（ｂ）において、前記したボロン吸着層1015の
上に金属例えばTi（チタン）1016を堆積する。第37図
（ｃ）において、700℃程度の低温アニールによって、
ソース領域1018、ドレイン領域1019及びゲート電極1013
の表面に金属シリサイド層1017が形成される。又、ボロ
ン吸着層1015が僅かにシリコン中へ拡散し、極く浅いソ
ース領域1018及びドレイン領域1019を形成する。更に、
ゲート電極となる多結晶シリコン中にもボロン吸着層の
ボロンは拡散し、Ｐ型の不純物ボロンから成る多結晶シ
リコン層1110を形成する。

第37図（ｄ）において、金属Ti1016をエッチングし、
更に900℃程度の熱工程を加え、ソース領域、ドレイン
領域、ゲート電極の金属シリサイドを活性化し、且つ低
抵抗にする。このアニール後のソース領域及びドレイン
領域は非常に浅い接合を形成する。

又、第38図（ａ）〜（ｄ）の工程断面図により本発明
の第11実施例の変形を説明する。第38図（ａ）におい
て、1031はＮ型シリコン基板又はＮ型不純物から成るＮ
ウェル、1032はゲート絶縁膜、1033は多結晶シリコンゲ
ート電極、1034はゲート電極の両側に形成された絶縁ス
ペーサー、1035は堆積された金属例えばTi（チタン）を
示している。

第38図（ｂ）において、700℃の低温アニールによ
り、ソース領域、ドレイン領域及びゲート電極の表面に
金属シリサイド層1036が形成される。

第38図（ｃ）において、金属Ti1035をエッチングし、
ボロン吸着層1037をソース領域、ドレイン領域、ゲート
電極の上に形成する。900℃程度のアニール工程を行う
事によって、第38図（ｄ）に示す様に、ソース領域103
8、ドレイン領域1039に非常に浅い接合を持つＰ型不純
物層を形成できる。しかも、ゲート電極表面の金属シリ
サイド下の多結晶シリコン層をＰ型の多結晶シリコン層
1310にする事ができる。

以上詳細に説明した様に、ソース領域、ドレイン領域
及びゲート電極の表面を金属シリサイドで形成する本発
明の第11実施例にかかる製造方法は、接合深さの非常に
浅い、しかも欠陥のないソース領域及びドレイン領域を
形成でき、非常に小さい且つ高速のトランジスタを形成
する事ができ、又同時にソース領域及びドレイン領域の
不純物と同じ型の不純物から成る多結晶シリコンのゲー
ト電極を形成する事ができ、トランジスタの長さの変化
による閾値電圧の変化の少ないMISトランジスタを形成
する事ができる。

〔発明の効果〕

この発明は、以上説明した様に、MISFETのソース領域
及びドレイン領域の為の不純物導入において、活性化さ
れた半導体表面に不純物吸着層を形成する事により、接
合の浅い不純物層を形成する事ができる。従って、本発
明の半導体装置の製造方法によれば、高速で、且つ、小
型の半導体装置を達成できる効果がある。

【図面の簡単な説明】

第１図（ａ）〜（ｅ）は本発明の半導体装置の製造方法
の第１実施例を示した工程順断面図、第２図は本発明に
かかる半導体装置の製造工程においてソース／ドレイン
領域への不純物ドーピングを行う為に用いる装置のブロ
ック図、第３図は本発明の第１実施例に関する不純物吸
着層形成工程におけるプロセスフロー図、第４図は第１
実施例において不純物吸着層形成後の不純物原子の表面
からの分布図、第５図は同じく熱処理後の不純物原子の
表面からの分布図である。 第６図（ａ）〜（ｇ）はこの発明の第２実施例のMISFET
の工程順断面図であり、第７図はこの発明の第２実施例
における不純物ドーピング層形成工程のプロセスフロー
図である。第８図は第２実施例で得られたサンプルの不
純物原子の表面からの分布図である。第９図は第２実施
例で得られた別のサンプルの不純物原子の表面からの分
布図である。 第10図（ａ）〜（ｆ）は本発明の半導体装置の製造方法
の第３実施例を示す工程断面図、第11図は本発明の第３
実施例に関し不純物吸着層及びランプアニール工程にお
けるプロセスシーケンスチャートの例であり、第12図は
ランプアニール後のボロンの深さ方向における濃度プロ
ファイルである。 第13図（ａ）〜（ｅ）は、本発明の半導体装置の製造方
法の第４実施例を示した工程順断面図であり、第14図は
本発明の第４実施例に関し、不純物ドーピング層形成工
程におけるプロセスフロー図であり、第15図は第４実施
例により得られたサンプルにおいて、不純物原子の表面
からの分布図である。第16図は導入不純物原子数密度に
対する活性化不純物濃度特性図である。 第17図（ａ）〜（ｇ）は本発明の半導体装置の製造方法
の第５実施例を示した工程断面図であり、第18図は第５
実施例の不純物吸着層及びエピタキシャル層形成工程に
おけるプロセスフロー図である。第19図は第５実施例に
おいてエピタキシャル層形成後の半完成品に関する、不
純物原子の表面からの分布図である。第20図は同じく熱
処理後の完成品に関する不純物原子の表面からの分布図
である。 第21図はこの発明の第６実施例にかかるMOS型半導体装
置の構造断面図、第22図（ａ）〜（ｄ）はこの発明の第
６実施例であるMOS型半導体装置の製造方法を示す製造
工程順断面図、第23図はこの発明の第６実施例にかかる
MOS型半導体装置のソース・ドレイン領域における深さ
方向での不純物濃度分布図、第24図は短チャネル効果に
関して本発明の第６実施例にかかるMOS型半導体装置と
従来のMOS型半導体装置とを比較した図である。第25図
（ａ）及び（ｂ）は本発明の半導体装置の製造方法の第
６実施例の変形例において、不純物ドープされたエピタ
キシャル成長層を形成する時のガス導入バルブのシーケ
ンスチャート図、第26図はこの製法によって製造したMO
S FETのソート・ドレイン領域における深さ方向のボロ
ン濃度のプロファイル図である。 第27図（ａ）〜（ｅ）は、本発明の半導体装置の製造方
法の第７実施例を示した工程順断面図、及び第28図は第
７実施例の不純物ドーピング層形成工程におけるプロセ
スフロー図である。 第29図（ａ）〜（ｅ）は本発明の半導体装置の製造方法
の第８実施例の工程断面図、第30図は本発明の第８実施
例の不純物ドーピング層形成工程におけるプロセスフロ
ー図、第31図は第８実施例における不純物原子の表面か
らの分布図、第32図は本発明の半導体装置の製造方法の
第８実施例の変形工程断面図である。 第33図（ａ）〜（ｅ）は第９実施例である半導体装置の
製造工程図、第34図（ａ）〜（ｆ）は第９の実施例の変
形である半導体装置の製造工程図である。 第35図（ａ）〜（ｆ）は本発明にかかる第10実施例の製
造工程順断面図、第36図（ａ）〜（ｅ）は本発明にかか
る第10実施例の変形製造工程順断面図である。 第37図（ａ）〜（ｄ）は本発明の半導体装置の製造方法
の第11実施例を示す工程断面図、第38図（ａ）〜（ｄ）
は本発明の半導体装置の製造方法の第11実施例の変形例
を示す工程断面図である。 １……Ｎ型シリコン基板、２……ゲート酸化膜 ３……ゲート電極、４……ボロン吸着層 ５……P⁺型ソース領域 ６……P⁺型ドレイン領域

フロントページの続き (31)優先権主張番号 特願平1−209291 (32)優先日 平成１年８月11日(1989．8．11) (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平1−213192 (32)優先日 平成１年８月18日(1989．8．18) (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平1−231276 (32)優先日 平成１年９月６日(1989．9．6) (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平1−231277 (32)優先日 平成１年９月６日(1989．9．6) (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平1−231279 (32)優先日 平成１年９月６日(1989．9．6) (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平1−231280 (32)優先日 平成１年９月６日(1989．9．6) (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平1−318557 (32)優先日 平成１年12月６日(1989．12．6) (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平1−318558 (32)優先日 平成１年12月６日(1989．12．6) (33)優先権主張国 日本（ＪＰ） (72)発明者 斎藤 直人 東京都江東区亀戸６丁目31番１号 セイ コー電子工業株式会社内 (72)発明者 赤嶺 忠男 東京都江東区亀戸６丁目31番１号 セイ コー電子工業株式会社内 (72)発明者 金原 昌彦 東京都江東区亀戸６丁目31番１号 セイ コー電子工業株式会社内 (56)参考文献 特開 昭63−58823（ＪＰ，Ａ) 特開 平１−134932（ＪＰ，Ａ) 特開 昭63−160324（ＪＰ，Ａ) 特開 昭60−183771（ＪＰ，Ａ) 特開 昭63−179575（ＪＰ，Ａ) 特開 平２−172218（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78 H01L 21/225 H01L 21/336

Claims (14)

(57)【特許請求の範囲】
1. 【請求項１】ａ）第１の導電型の半導体領域の上にゲー
   ト絶縁フィルムとゲート電極とを順次に形成するととも
   に、前記半導体領域は、前記ゲート電極によって互いに
   分離された２つの区域を具備し、 ｂ）前記２つの区域を露出させるために前記ゲート絶縁
   フィルムの一部分をエッチングし、 ｃ）活性な表面を露出させるために、還元反応および熱
   処理のうちの少なくともひとつを含む工程によって、前
   記半導体領域の前記２つの区域の上に配置された不活性
   フィルムを取り除き、 ｄ）不純物原子を含む不純物吸着層を形成するために、
   第１の導電型とは反対の第２の導電型の不純物構成成分
   を含むガスを前記活性な表面に作用させ、 ｅ）前記不純物吸着層を拡散源として、熱拡散により、
   前記第１の導電型の前記半導体領域の中に不純物原子を
   導入し、それによって、前記２つの区域において前記第
   ２の導電型のソース区域およびドレイン区域を形成する
   絶縁ゲート電界効果トランジスタを製造する方法におい
   て、 前記ステップｄ）の不純物吸着層の形成は、Ｎ型のシリ
   コン基板から構成される前記第１の導電型の半導体基板
   の活性な面に、前記基板を加熱しつつ、Ｐ型不純物のボ
   ロンを含んでいるジボランガスを作用させることによ
   り、ボロン吸着層を形成することを特徴とする絶縁ゲー
   ト電界効果トランジスタを製造する方法。
2. 【請求項２】前記ステップｂ）は、前記ゲート電極によ
   って、お互いに分離された前記２つの区域内において、
   前記ゲート絶縁フィルムおよび前記半導体領域をエッチ
   ングすることを有する請求項１記載の絶縁ゲート電界効
   果トランジスタを製造する方法。
3. 【請求項３】前記ステップｂ）は、前記２つの区域と前
   記ゲート電極とを酸化して酸化膜を形成し、前記半導体
   領域と前記ゲート電極の前記２つの区域に形成された前
   記酸化膜を同時にエッチングして、前記ゲート電極を取
   り囲むために前記ゲート電極を覆う前記酸化膜の一部分
   を残す工程である請求項１記載の絶縁ゲート電界効果ト
   ランジスタを製造する方法。
4. 【請求項４】前記ステップｄ）は、前記不純物吸着層の
   上に半導体エピタキシャル層を形成する請求項１記載の
   絶縁ゲート電界効果トランジスタを製造する方法。
5. 【請求項５】前記ステップｄ）は、前記不純物吸着層の
   上に半導体エピタキシャル層を形成するとともに、前記
   半導体エピタキシャル層の上に絶縁層を形成する請求項
   １記載の絶縁ゲート電界効果トランジスタを製造する方
   法。
6. 【請求項６】前記ステップｅ）は、ランプアニール又は
   放射ビームアニールによって不純物を拡散し活性化する
   ことを有する請求項１記載の絶縁ゲート電界効果トラン
   ジスタを製造する方法。
7. 【請求項７】前記ステップｄ）とｅ）は、少なくとも２
   度繰り返し実行される請求項６記載の絶縁ゲート電界効
   果トランジスタを製造する方法。
8. 【請求項８】前記ステップｂ）は、前記２つの区域にお
   ける前記第１の導電型の半導体領域の表面を露出させる
   ために、前記ゲート電極から構成されるマスクを通して
   前記ゲート絶縁フィルムを選択的にエッチングすること
   を含んでいる請求項１記載の絶縁ゲート電界効果トラン
   ジスタを製造する方法。
9. 【請求項９】前記ゲート電極は、Ｎ＋型ゲート電極であ
   って、ステップａ）およびｂ）をさらに有し、前記ゲー
   ト電極を囲み覆うための酸化物を形成するという請求項
   ８記載の絶縁ゲート電界効果トランジスタを製造する方
   法。
10. 【請求項１０】前記ステップａ）は、装置領域と絶縁領
    域とを画定するために前記第１の導電型の半導体基板の
    表面の上にフィールド絶縁フィルムを局所的に形成する
    ことと、前記ゲート絶縁フィルムと前記フィールド絶縁
    フィルムとともに形成された前記半導体基板の上のポリ
    シリコンフィルムとを順次に形成し、不純物で前記ポリ
    シリコンフィルムをドーピングし、前記装置領域の中に
    Ｎ＋型ゲート電極を形成するために前記不純物ドーピン
    グ済みのポリシリコンフィルムをパターニングすること
    とを有するという請求項９記載の絶縁ゲート電界効果ト
    ランジスタを製造する方法。
11. 【請求項１１】前記ステップｂ）は、酸化層を形成する
    ために前記絶縁フィルムで形成された前記装置領域と前
    記絶縁領域とを同時に熱的に酸化し、その後に、前記装
    置領域の中にあるＮ＋型のゲート電極によって互いに分
    離された前記２つの区域から前記酸化フィルムを取り除
    くという請求項10記載の絶縁ゲート電界効果トランジス
    タを製造する方法。
12. 【請求項１２】前記ステップｂ）は、前記装置領域の中
    にあるＮ＋型のゲート電極によって互いに分離された前
    記２つの区域から前記絶縁フィルムを選択的に取り除
    き、次に、熱酸化によって前記装置領域と絶縁領域との
    上に酸化フィルムを形成し、その後に、前記Ｎ＋型のゲ
    ート電極によって互いに分離された前記２つの区域から
    前記酸化フィルムの一部分を選択的に取り除くことを有
    する請求項10記載の絶縁ゲート電界効果トランジスタを
    製造する方法。
13. 【請求項１３】前記ステップａ）は、前記第１の導電型
    の半導体領域の表面の上にフィールド絶縁フィルムと、
    ゲート絶縁フィルムと、ゲート電極とを順次形成するこ
    とを有し、前記ステップｄ）は、前記半導体領域の表面
    の上に露出された活性な表面の上に前記不純物吸着層を
    形成し、前記フィールド絶縁フィルムの表面部分をエッ
    チングで取り除き、その後に、前記不純物吸着層の上に
    半導体エピタキシャル層を形成することを有する請求項
    ８記載の絶縁ゲート電界効果トランジスタを製造する方
    法。
14. 【請求項１４】半導体装置を製造する方法において、 ａ）第１の導電型の半導体領域の上にゲート絶縁フィル
    ムとゲート電極とを順次に形成するとともに、前記半導
    体領域は、前記ゲート電極によって互いに分離された２
    つの区域を具備し、 ｂ）活性な表面を露出させるために、還元反応および熱
    処理のうちの少なくともひとつを含む工程によって、前
    記２つの区域の上に配置された不活性なフィルムを取り
    除き、 ｃ）前記ゲート電極の対向面の上に絶縁フィルムスペー
    サを形成し、 ｄ）熱拡散による不純物拡散の拡散源としての不純物原
    子を含む不純物吸着層を形成するために、第１の導電型
    とは反対の第２の導電型の不純物構成成分を含むガスを
    前記活性な表面と前記ゲート電極の表面とに作用させ、 ｅ）前記不純物吸着層の上に金属フィルムを堆積させ、
    前記ゲート電極と、前記ゲート電極によって互いに分離
    された前記２つの区域におけるソース領域と、ドレイン
    領域との上に金属シリサイド層を形成するために前記金
    属フィルムを加熱し、 ｆ）前記金属シリサイドの上の金属フィルムをエッチン
    グで取り除き、ｇ）前記ソース領域と、ドレイン領域
    と、ゲート電極との上に形成された前記金属シリサイド
    を活性化するために熱処理を実行する半導体装置を製造
    する方法。